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CN116917991A - 存储器芯片及其控制方法 - Google Patents

存储器芯片及其控制方法 Download PDF

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CN116917991A
CN116917991A CN202180091677.9A CN202180091677A CN116917991A CN 116917991 A CN116917991 A CN 116917991A CN 202180091677 A CN202180091677 A CN 202180091677A CN 116917991 A CN116917991 A CN 116917991A
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焦慧芳
周国名
应成伟
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Huawei Technologies Co Ltd
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Huawei Technologies Co Ltd
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Abstract

提供了一种存储器芯片、电路组件、电子设备和用于控制存储器芯片的方法。存储器芯片(220‑11)包括复位引脚(204)、多个命令地址引脚(202)、存储器单元(240)和模式设置电路(230)。在复位引脚(204)接收到低电平时，进入复位模式。模式设置电路(230)根据在复位模式下多个命令地址引脚(202)接收到的电平图案，生成用于将存储器芯片(220‑11)设置为标准模式或是镜像模式的模式设置信号，并且在复位结束时，使得存储器芯片(220‑11)按照设置的模式操作。通过在复位期间使用多个命令地址引脚(202)接收到的电平图案来设置操作模式并且在复位结束之后使得存储器芯片(220‑11)按照设置的模式操作，可以节省原本在正常操作模式期间设置和维持操作模式的镜像引脚。因此，可以减少存储器芯片(220‑11)的引脚数量以使得存储器更小型化，或是将其留作他用以增强存储器芯片(220‑11)的性能。

Description

存储器芯片及其控制方法 技术领域
本公开涉及集成电路领域，更具体而言涉及存储器芯片及其控制方法。
背景技术
在诸如计算机之类的电子设备中通常具有一个或多个存储器以存储数据和/或命令。在众多类型的存储器中，易失性(volatile)存储器因其快速的性能而被广泛应用。易失性存储器可以进一步分为静态随机存取存储器(SRAM)和动态随机存取存储器(DRAM)两大类。DRAM的成本、集成度、功耗等明显优于SRAM。广泛使用的一种DRAM是双倍数据传输率(double data rate,DDR)存储器。
2020年7月，负责计算机内存技术标准的JEDEC协会正式公布了最新的第五代DDR标准，与第四代标准相比，第五代DDR标准将使实际带宽提高36％。然而，第五代DDR存储器的尺寸和/或性能等方面仍不理想。
发明内容
鉴于上述问题，本公开的实施例旨在一种存储器、电路组件、电子设备和用于控制存储器的方法，用于减少引脚数量。
根据本公开的第一方面，提供一种存储器芯片。存储器芯片包括第一引脚、一个或多个第二引脚、存储器单元和模式设置电路。模式设置电路被配置为在第一引脚上的电平为第一电平期间，基于一个或多个第二引脚上的电平图案，生成用于设置存储器芯片的操作模式的模式设置信号；以及响应于第一引脚上的电平从第一电平转变为第二电平，存储器芯片按照由模式设置信号设置的模式操作。通过在第一电平期间使用多个第二引脚接收到的电平图案来设置操作模式并且在第一电平结束之后使得存储器芯片按照所设置的模式操作，可以节省原本在正常操作模式期间设置和维持操作模式的第三引脚。因此，可以减少存储器芯片的引脚数量以使得存储器芯片更小型化，或是将第三引脚留作他用以增强存储器芯片的性能。
在一种可能的实现方式中，存储器芯片是DDR存储器芯片，第一引脚是复位引脚，并且一个或多个第二引脚是命令地址(command/address,CA)引脚。通过在复位引脚上的电平为低电平的复位期间，使用一个或多个CA引脚上的电平图案或电平图案的组合来设置存储器芯片的操作模式，例如标准模式或是镜像模式，可以避免使用专用于设置存储器芯片的镜像模式或标准模式的镜像(mirror,MIR)引脚，从而可以减少DDR存储器芯片的引脚数量。在另一些实现方式中，在MIR引脚不被省略，并且不被用于设置DDR存储器芯片的操作模式的情形下，MIR引脚也可以用于其它用途，从而增强DDR存储器芯片的性能。
在一种可能的实现方式中，存储器芯片被配置为在所述第一引脚上的电平转变为第二电平之后，通过所述一个或多个第二引脚获取命令或地址信号。通过在结束之后使用第二引脚获取命令和地址信号，可以在不同阶段复用第二引脚以减少引脚数量。
在一种可能的实现方式中，操作模式包括镜像模式和标准模式；以及模式设置信号用于将存储器芯片的操作模式设置为镜像模式或标准模式。通过使用不同的电平图案来设置镜像模式或标准模式，可以以简化的方案来设置存储器芯片的镜像模式或标准模式。
在一种可能的实现方式中，一个或多个第二引脚包括第一命令地址引脚和第二命令地址引脚。模式设置电路被进一步配置为在第一引脚上的电平为第一电平期间，如果第一命令地址引脚的电平为低电平并且第二命令地址引脚的电平为高电平，则将存储器芯片的操作模式设置为镜像模式；以及在第一引脚上的电平为第一电平期间，如果第一命令地址引脚的电平为高电平并且第二命令地址引脚的电平为低电平，则将存储器芯片的操作模式设置为标准模式。通过在复位期间使用多个命令地址引脚接收到的电平图案来设置操作模式并且在复位结束之后按照所设置的模式操作，可以节省原本在正常操作模式期间设置和维持操作模式的镜像引脚。因此，可以减少存储器芯片的引脚数量以使得存储器芯片更小型化，或是将其留作他用以增强存储器芯片的性能。此外，由于使用多个第二引脚的电平图案的组合来设置操作模式，可以使得操作模式的设置更为准确、安全和可靠。
在一种可能的实现方式中，模式设置电路包括判决器和锁存器。判决器，被配置为基于第一引脚上的第一电平和一个或多个第二引脚上的电平图案，生成判决信号；以及锁存器，被配置为在第一引脚上的电平为第一电平期间基于判决信号生成模式设置信号并且响应于第一引脚上的电平从第一电平转变为第二电平，存储器芯片按照由模式设置信号设置的模式操作。通过使用判决器，可以将原本由第三引脚提供的操作模式设置电平变为由存储器芯片内的判决器提供，由此减少第三引脚的使用或是将其用作其它目的。通过使用锁存器，可以在第一电平结束之后，将第二引脚上的电平与模式设置不再关联，从而避免在正常操作时第二引脚上的电平对于操作模式产生影响。
在一种可能的实现方式中，判决器包括第一判决电路、第二判决电路和逻辑门。第一判决电路，被配置为基于一个或多个第二引脚上的电平图案生成第一判决输出。第二判决电路，被配置为基于一个或多个第二引脚上的电平图案生成第二判决输出。逻辑电路，耦合至第一判决电路和第二判决电路，并且被配置为在第一电平期间基于第一判决输出或第二判决输出生成判决信号通过将判决器实现为第一判决电路、第二判决电路和逻辑门，相比于DDR颗粒，判决器的尺寸几乎不带来影响。例如，对于25纳米的工艺节点而言，包括判决器和锁存器的模式设置电路的尺寸可以低于10平方微米，而例如4Gb的DDR芯片颗粒尺寸则在数十平方毫米。
在一种可能的实现方式中，第一判决电路包括串联连接在电源电平和接地之间的第一P型场效应晶体管、第二P型场效应晶体管、第一N型场效应晶体管和第二N型场效应晶体管。第二P型场效应晶体管和第一N型场效应晶体管的栅极接地，第一P型场效应晶体管的栅极耦合至一个或多个第二引脚的一个第二引脚，并且第二N型场效应晶体管的栅极耦合至一个或多个第二引脚的另一第二引脚。通过使用如此设置的第一判决电路，判决信号的产生和传输的延迟很小，因此可以准确和及时地设置存储器芯片的操作模式。
在一种可能的实现方式中，第二判决电路包括串联连接在电源电平和接地之间的第三P型场效应晶体管、第四P型场效应晶体管、第三N型场效应晶体管和第四N型场效应晶体管。第四P型场效应晶体管和第三N型场效应晶体管的栅极耦合至电源电平，第三P型场效应晶体管的栅极耦合至一个或多个第二引脚的另一第二引脚，并且第四N型场效应晶体管的栅极耦合至一个或多个第二引脚的一个第二引脚。通过使用如此设置的第二判决电路，判决信号的产生和传输的延迟很小，因此可以准确和及时地设置存储器芯片的操作模式。
在一种可能的实现方式中，模式设置电路被进一步配置为在第一引脚上的电平为第一电平期间，如果一个或多个第二引脚中的一个第二引脚的电平为第三电平，则生成用于将存储 器芯片的操作模式设置为镜像模式的第一模式控制信号；以及在第一引脚上的电平为第一电平期间，如果一个或多个第二引脚中的一个第二引脚的电平为不同于第三电平的第四电平，则生成用于将存储器芯片的操作模式设置为标准模式的第二模式控制信号。通过使用单个第二引脚上的电平图案来设置存储器芯片的操作模式，相比于多个第二引脚上的电平图案的组合，这可以进一步简化模式设置电路并且进一步减少占用面积和成本。
在一种可能的实现方式中，模式设置电路被进一步配置为响应于第一引脚上的电平从第一电平转变为第二电平，断开与一个或多个第二引脚的电连接。。通过使用开关在退出例如复位模式时断开电连接，可以确保第二引脚上的后续电平不干扰所设置的模式。
根据本公开的第二方面，提供一种电路组件。该电路组件包括电路板和根据第一方面的存储器芯片。该存储器芯片被安装在电路板上。通过使用该电路组件，可以在第一电平期间使用多个第二引脚接收到的电平图案来设置电路组件中的存储器芯片的操作模式并且在第一电平结束之后存储器芯片按照由模式设置信号设置的模式操作。这样，可以节省原本在正常操作模式期间设置和维持操作模式的第三引脚。因此，可以减少存储器芯片的引脚数量以使得存储器芯片更小型化，或是将第三引脚留作他用以增强存储器芯片的性能。
根据本公开的第三方面，提供一种电子设备。该电子设备包括处理器和根据第二方面的电路组件。通过使用该电子设备，可以在第一电平期间使用多个第二引脚接收到的电平图案来设置电子设备中的存储器芯片的操作模式并且在第一电平结束之后存储器芯片按照由模式设置信号设置的模式。这样，可以节省原本在正常操作模式期间设置和维持操作模式的第三引脚。因此，可以减少存储器芯片的引脚数量以使得存储器芯片更小型化，或是将第三引脚留作他用以增强存储器芯片的性能。
根据本公开的第四方面，提供一种用于控制存储器芯片的方法。该方法包括经由存储器芯片的第一引脚接收电平；在第一引脚上的电平为第一电平期间，基于存储器芯片的一个或多个第二引脚上的电平图案，生成用于设置存储器芯片的操作模式的模式设置信号；以及响应于第一引脚上的电平从第一电平转变为第二电平，存储器芯片按照由模式设置信号所设置的模式操作。通过在第一电平期间使用多个第二引脚接收到的电平图案来设置操作模式并且在第一电平结束之后维持所设置的模式，可以节省原本在正常操作模式期间设置和维持操作模式的第三引脚。因此，可以减少存储器芯片的引脚数量以使得存储器芯片更小型化，或是将第三引脚留作他用以增强存储器芯片的性能。
在一种可能的实现方式中，方法还包括在第一引脚上的电平从第一电平转变为第二电平之后，存储器芯片通过一个或多个第二引脚获取命令或地址信号。通过在结束之后使用第二引脚获取命令和地址信号，可以在不同阶段复用第二引脚以减少引脚数量。
在一种可能的实现方式中，第一引脚包括复位引脚，并且第一电平包括置低的电平。通过在复位期间使用一个或多个第二引脚接收到的电平图案来设置操作模式并且在复位结束之后使得存储器芯片按照由模式设置信号设置的模式操作，可以节省原本在正常操作模式期间设置和维持操作模式的镜像引脚。因此，可以减少存储器芯片的引脚数量以使得存储器芯片更小型化，或是将其留作他用以增强存储器芯片的性能。
在一种可能的实现方式中，一个或多个第二引脚包括第一命令地址引脚和第二命令地址引脚。生成用于设置存储器芯片的操作模式的模式设置信号包括在第一引脚上的电平为第一电平期间，如果第一命令地址引脚的电平为低电平并且第二命令地址引脚的电平为高电平，则生成用于将存储器芯片的操作模式设置为镜像模式的第一模式设置信号；以及在第一引脚 上的电平为第一电平期间，如果第一命令地址引脚的电平为高电平并且第二命令地址引脚的电平为低电平，则生成用于将存储器芯片的操作模式设置为标准模式的第二模式设置信号。通过在复位期间使用多个命令地址引脚接收到的电平图案来设置操作模式并且在复位结束之后使得存储器芯片按照由模式设置信号设置的模式操作，可以节省原本在正常操作模式期间设置和维持操作模式的镜像引脚。因此，可以减少存储器芯片的引脚数量以使得存储器芯片更小型化，或是将其留作他用以增强存储器芯片的性能。此外，由于使用多个第二引脚的电平图案的组合来设置操作模式，可以使得操作模式的设置更为准确、安全和可靠。
在一种可能的实现方式中，生成用于设置存储器芯片的操作模式的模式设置信号包括在第一引脚上的电平为第一电平期间，如果一个或多个第二引脚中的一个第二引脚的电平为第三电平，则生成用于将存储器芯片的操作模式设置为镜像模式的第一模式设置信号；以及在第一引脚上的电平为第一电平期间，如果一个或多个第二引脚中的一个第二引脚的电平为不同于第三电平的第四电平，则生成用于将存储器芯片的操作模式设置为标准模式的第二模式设置信号。通过使用单个第二引脚上的电平图案来设置存储器芯片的操作模式，相比于多个第二引脚上的电平图案的组合，这可以进一步简化模式设置电路并且进一步减少占用面积和成本。
在一种可能的实现方式中，使得存储器芯片按照由模式设置信号设置的模式操作包括：响应于第一引脚上的电平从第一电平转变为第二电平，断开存储器芯片中的模式设置电路与一个或多个第二引脚的电连接。通过使用开关在退出例如复位模式时断开电连接，可以确保第二引脚上的后续电平不干扰所设置的模式。
根据本公开的第五方面，提供一种封装结构。封装结构包括根据第一方面的存储器芯片以及封装壳体。封装壳体包封存储器芯片。
根据本公开的第六方面，提供一种存储器芯片。存储器芯片包括第一引脚、一个或多个第二引脚、存储器单元和模式设置电路。模式设置电路被配置为在第一引脚上的电平为第一电平期间，基于一个或多个第二引脚上的电平图案，生成用于设置存储器芯片的操作模式的模式设置信号；以及存储器芯片被配置为在所述第一引脚上的电平转变为第二电平之后，通过所述一个或多个第二引脚获取命令或地址信号。通过在第一电平期间使用多个第二引脚接收到的电平图案来设置操作模式并且在第一电平结束之后使得存储器芯片按所设置的模式操作，可以节省原本在正常操作模式期间设置和维持操作模式的第三引脚。因此，可以减少存储器芯片的引脚数量以使得存储器芯片更小型化，或是将第三引脚留作他用以增强存储器芯片的性能。
应当理解，发明内容部分中所描述的内容并非旨在限定本公开的实施例的关键或重要特征，亦非用于限制本公开的范围。本公开的其它特征将通过以下的描述变得容易理解。
附图说明
结合附图并参考以下详细说明，本公开各实施例的上述和其他特征、优点及方面将变得更加明显。在附图中，相同或相似的附图标记表示相同或相似的元素，其中：
图1示出了根据本公开的一个实施例的电子设备的示意图；
图2示出了根据本公开的一个实施例的存储器的示意图；
图3示出了根据本公开的一个实施例的存储器芯片的信号时序的时序图；
图4示出了根据本公开的一个实施例的存储器芯片的部分示意框图；
图5示出了根据本公开的一个实施例的存储器芯片的模式设置电路的示意框图；
图6示出了根据本公开的一个实施例的判决器的电路示意图；
图7示出了根据本公开的另一实施例的判决器的电路示意图；以及
图8示出了根据本公开的一个实施例的存储器芯片的模式控制方法的流程图。
具体实施方式
下面将参照附图更详细地描述本公开的实施例。虽然附图中显示了本公开的某些实施例，然而应当理解的是，本公开可以通过各种形式来实现，而且不应该被解释为限于这里阐述的实施例，相反提供这些实施例是为了更加透彻和完整地理解本公开。应当理解的是，本公开的附图及实施例仅用于示例性作用，并非用于限制本公开的保护范围。
在本公开的实施例的描述中，术语“包括”及其类似用语应当理解为开放性包含，即“包括但不限于”。术语“基于”应当理解为“至少部分地基于”。术语“一个实施例”或“该实施例”应当理解为“至少一个实施例”。术语“第一”、“第二”等等可以指代不同的或相同的对象。术语“和/或”表示由其关联的两项的至少一项。例如“A和/或B”表示A、B、或者A和B。下文还可能包括其他明确的和隐含的定义。
应理解，本申请实施例提供的技术方案，在以下具体实施例的介绍中，某些重复之处可能不再赘述，但应视为这些具体实施例之间已有相互引用，可以相互结合。
第五代DDR标准所使用的电源电压降至1.1V，允许的波动范围为3％(即±0.033V)。相比上第四代DDR标准，具有更低的功耗。此外，第五代DDR标准使用了改进的CA引脚并且新引入镜像引脚。命令信号与地址信号在CA引脚上复用，并且通过向MIR引脚提供固定的电平来将存储器芯片的操作模式设置为标准模式(standard mode)或是镜像模式(mirror mode)。关于标准模式和镜像模式，可以参见由联合电子设备工程委员会(joint electron device engineering council,JEDEC)发布的第五代DDR SDRAM标准JESD79-5，该标准在此通过全文引用被并入本文。为满足以上改变的需求，第五代DDR标准相对于第四代DDR标准在引脚上有较大改动。例如，为了获得更大的带宽，而采用了命令地址信号复用的引脚策略。为了在低电压、高频率运行条件下达到系统稳定性的要求，第五代DDR标准增加了更多的接地信号，以满足最短电流返回路径的要求。
为了达到功能和性能增加的需求，DDR存储器芯片所需的数据信号和控制信号需要更多的引脚来传输。然而，引脚数量增多又违背了电子产品小型化的趋势。第五代DDR标准在增加了一些必要引脚的情况下，依旧做到了使用与第四代DDR标准相同数量的外引脚。但是可以预见，下一代标准DDR接口传输速率还会继续增长，引脚资源会更加紧张，所以期望能够在增加传输速率和功能的同时减少或者至少维持现有引脚的数量。
在本公开的实施例中，将通过不同引脚传输的控制信号和/或数据信号在一些引脚上时分复用(即这些引脚上的电平信号在第一时段期间可以执行第一功能，并且在与第一时段不同的第二时段期间执行与第一功能不同的第二功能)，可以减少控制信号和数据信号占用的引脚数目，节省下来的引脚可以用于传输其他功能的信号，从而使得DDR存储器芯片具有更多的功能设置灵活性的空间。例如，通过设置在存储器内部的模式设置电路，并且通过CA引脚在存储器芯片的例如上电复位期间设置存储器的操作模式，可以省略第五代DDR标准中的MIR引脚，或是将该引脚留作他用以增强双倍数据传输率存储器的性能。这样，可以在不影响原有时序，不引入额外延时，并且不增加系统带载负担的情形下，节约引脚资源。
图1示出了根据本公开的一个实施例的电子设备100的示意图。在一个实施例中，电子设备100可以是计算机、服务器或是其它具有诸如DDR存储器之类的存储器的现有电子设备、或未来出现的电子设备。电子设备100内包括图1中未示出的一个或多个电路组件，例如处理器、主板、显卡和电源等。一个或多个电路组件可以包括一个或多个电子部件，并且彼此接合或组装以形成另一组件。例如，主板上可以安装处理器、DDR存储器或显卡等以形成经安装的主板组件。DDR存储器可以是符合当前第五代DDR标准或未来的DDR标准的DDR存储器。虽然在本公开中以DDR存储器为例进行说明，但是本公开的实施例不局限于DDR存储器。例如，本公开的一些实施例也可以适用于四倍数据速率(quad data rate,QDR)存储器。
图2示出了根据本公开的一个实施例的存储器200的示意图。在一个实施例中，存储器200例如是DDR存储器。存储器200是以插接在印刷电路板上的连接器插槽中的板载存储器为例示出，然而本公开不限于此。在该实施例中，存储器200包括以芯片形态存在的多个存储器芯片220-11，220-12…220-1N以及220-21,220-22…220-2N，其中N表示正整数并且上述存储器以标记220统一表示。虽然在图2中以板载存储器芯片的形式示出了存储器芯片220，但是这仅是示意而非对本公开的范围进行限制。存储器芯片220也可以是其他类型带有存储功能的设备或者芯片的一部分。例如，在片上系统芯片(system on chip,SoC)中，存储器200可以是SoC芯片的一部分。SoC芯片除了包括存储器200之外，还可以包括处理器和接口电路等。此外，存储器芯片可以是包含单一晶粒结构存储器芯片，也可以是多个晶粒或存储器芯片叠加后一并封装得到的封装体或其一部分，例如系统级封装(system in package,SiP)芯片。每个存储器芯片包括多个引脚以用于传递地址、数据和/或命令等电信号。存储器的引脚可以是存储器芯片或者芯片封装体上的以接线、互连线、焊垫、凸点(Bump)或者焊球等连接接口为代表的芯片接口。
DDR存储器200的存储器芯片，例如存储器芯片220-11，具有复位引脚以用于在例如上电时传输复位(RESET_n)信号。存储器芯片还具有例如多个CA引脚以用于在正常操作期间传输命令和/或地址。通过时分复用的方式，一个CA引脚可以既用于传输命令，也用于传输地址。但这样会带来命令或地址的额外延时。例如，在第一个上升沿来临时，先采样CA引脚上的信号来解析命令，再在第二个上升沿来临时，再次采样CA引脚上的信号来解析地址信息。
另一方面，CA引脚在一些时间段期间不被使用。例如，在复位引脚接收的复位信号RESET_n为低期间，CA引脚上的电平只要维持在VSS和VDD之间即可，而并不用于传输有意义的数据。换言之，常规存储器芯片的CA引脚在复位期间的电平并不会导致任何操作。在本公开的一个实施例中，通过在复位信号RESET_n为低期间使用一个或多个CA引脚接收特定电平图案，可以设置DDR存储器的操作模式。在本公开的实施例中，电平图案可以包括一个或多个引脚在一段时间内所呈现的电平或电平组合，例如单个引脚上的单个恒定电平、单个引脚上的随时间变化的多个电平、多个引脚上的彼此可以相同或不同的多个相应恒定电平的组合、以及多个引脚上的彼此可以相同或不同的多个随时间变化的相应电平的组合。此外，存储器芯片的操作模式表示存储器芯片按照预定的规范或规则进行操作的模式。例如，镜像模式表示存储器芯片的CA引脚可以镜像切换进行数据传输的模式，而标准模式则表示对CA引脚不执行镜像切换的模式。
在一个实施例中，DDR存储器具有镜像模式和标准模式这两种操作模式。具体而言，DDR 存储器芯片单独提供了一个镜像(MIR)引脚来接收设置电平，并且根据所接收的电平而以对应的操作模式进行操作。具体而言，当MIR引脚接收到高电平VDDQ时，DDR存储器芯片进入镜像模式，而当MIR引脚接收到低电平VSSQ时，DDR存储器芯片进入标准模式。
图3示出了根据本公开的一个实施例的存储器芯片的信号时序300的时序图。CK_T和CK_C表示是DDR存储器芯片所接收的时钟信号，VPP表示DRAM激活电源信号，VDD/VDDQ表示电源信号，RESET_N表示复位信号，并且CA<1>和CA<0>分别表示引脚CA<1>和引脚CA<0>上的电平信号。在T A，RESET_N被设置为低电平，DDR存储器芯片由此进入复位阶段。引脚CA<1>和引脚CA<0>上的电平相应地呈现电平图案，以用于设置存储器芯片的操作模式。随着RESET_N在T B被拉高，引脚CA<1>和引脚CA<0>上的电平开始表征命令和/或地址。虽然在此使用引脚CA<1>和引脚CA<0>来描述，但是可以理解，其它CA引脚也相似并且可以用于设置操作模式或是执行其它操作。
在本公开的一个实施例中，在复位期间，也就是RESET_N处于低电平时，通过在一个或多个CA引脚上施加特定电平图案，DDR存储器芯片可以被设置为镜像模式或是标准模式。此外，当RESET_N被拉高以结束复位时，DDR存储器芯片可以保持在所设置的模式并且CA引脚与模式设置功能解耦合，从而CA引脚可以执行命令和/或地址的传输并且CA引脚上的电平不会改变所设置的模式。虽然在此使用CA引脚来描述，但是存储器芯片的其它引脚，只要该引脚上的电平原本在复位期间不用于执行特定功能或对于存储器的操作无实际意义，则这些引脚在复位期间也可以被用于设置DDR存储器芯片的操作模式。此外，上述引脚也可以被时分复用以用于设置DDR存储器芯片的其它一些功能或操作。下面结合图4-图7来具体描述本公开的一些具体示例性实施例。
图4示出了根据本公开的一个实施例的存储器芯片220-11的部分示意框图。为了不影响本公开的描述，图4中仅示出一些与本公开的实施例相关的部分，而其它一些部分在此省略。可以理解，存储器芯片220-11可以包括比图4所示的更多的部件。存储器芯片220-11包括第一引脚204、一个或多个第二引脚202、模式设置电路210、控制器230和存储器单元240。备选地，控制器230可以位于存储器芯片220-11之外并且与存储器芯片220-11耦合以控制存储器芯片220-11的操作。一个或多个第二引脚202包括第二引脚202-1……第二引脚202-M，其中M表示大于0的整数。在一个实施例中，第一引脚204是复位引脚。备选地，第一引脚也可以是除复位引脚之外的其它引脚，只要在该引脚处于特定电平期间，一个或多个第二引脚202上的电平可以用于设置包括存储器单元的存储器芯片的操作模式并且在第一引脚处于不同于特定电平的其它电平期间，一个或多个第二引脚202上的电平可以用于执行不同于设置存储器芯片220-11的操作模式的其它功能。在一个实施例中，第二引脚202是CA引脚。备选地，如上所述的诸如DQ引脚、DQS_c引脚和/或DQS_t引脚之类的其它引脚也可作为第二引脚。
在模式设置电路210接收到经由第一引脚204传输的表示存储器芯片220-11进入复位阶段的、被置低的电平时，模式设置电路210可以基于一个或多个第二引脚202上的电平图案来生成用于设置存储器芯片220-11的操作模式的模式设置信号。在一个实施例中，可以基于一个第二引脚(例如第二引脚202-1)上的电平图案来设置操作模式。例如，如果第二引脚202-1上的电平在复位阶段为低电平，则存储器芯片220-11进入镜像模式。如果第二引脚202-1上的电平在复位阶段为高低电平，则存储器芯片220-11进入标准模式。又例如，如果第二引脚202-1上的电平在复位阶段从低变高，则将存储器芯片220-11设置为镜像模式。如果第二 引脚202-1上的电平在复位阶段从高变低，则将存储器芯片220-11设置为标准模式。
在另一些实施例中，可以基于多个第二引脚上的电平图案的组合来设置操作模式。例如，如果第二引脚202-1和第二引脚202-2上的电平在复位阶段分别为低电平和高电平，则将存储器芯片220-11设置为镜像模式。如果第二引脚202-1和第二引脚202-2上的电平在复位阶段为分别高低电平和低电平，则将存储器芯片220-11设置为标准模式。其它电平图案的组合和变化是可能的，只要各个电平图案能够对应于唯一的操作模式。
在模式设置电路210接收到第一引脚204上的表示复位阶段结束的、被拉高的电平时，模式设置电路210使得存储器芯片220-11按照由模式设置信号所设置的操作模式操作，例如模式设置电路210持续或周期性地提供模式设置信号以使得存储器芯片220-11按照由模式设置信号所设置的操作模式操作，或者模式设置电路210停止提供模式设置信号并且控制器响应于停止接收到模式设置信号而由控制器自身提供替代的电平信号以使得存储器芯片220-11按照所设置的操作模式操作。本公开对于在第一引脚204上的表示复位阶段结束的、被拉高的电平之后由模式设置电路210使得存储器芯片220-11按照由模式设置信号所设置的操作模式操作的方式不做限制。在一个实施例中，存储器芯片220-11还包括耦合在模式设置电路210和一个或多个第二引脚202之间的一个或多个开关S1，例如P型金属氧化物场效应(MOSFET)开关，其中一个或多个开关S1的控制端子被耦合至第一引脚204。当第一引脚204上的电平被拉高时，该高电平使得一个或多个开关S1断开，以断开模式设置电路210与一个或多个第二引脚202的电连接，从而模式设置电路210不再进一步根据一个或多个第二引脚202的电平输入来生成用于设置存储器芯片220-11的操作模式的模式设置信号，并且存储器芯片220-11由此可以维持所设置的操作模式。在另一些实施例中，一个或多个开关S1可以位于模式设置电路210内部并且是模式设置电路210的一部分。其它维持操作模式的方式是可能的，例如如图5和图6所示。备选地，也可以使用N型MOSFET作为开关S1。在此情形下，可以在N型MOSFET的栅极耦合一个反相器以对置低的复位信号反相，经反相的高电平信号可以导通N型MOSFET，以使得一个或多个第二引脚202上的电平图案可以用于设置存储器芯片的操作模式。
在另一实施例中，也可以在第一引脚204传输高电平时，模式设置电路210可以基于一个或多个第二引脚202上的电平图案来生成用于设置存储器芯片220-11的操作模式的模式设置信号。例如，第一引脚204耦合至一个反相器，该反相器在接收到第一引脚204上的高电平输入之后输出低电平。该低电平可以与上面针对第一引脚204被置低进入复位模式时的操作相同，在此不再赘述。相对应地，在第一引脚204的电平被调整为低电平时，反相器输出高电平，结束复位阶段，并且模式设置电路210不再进一步根据一个或多个第二引脚202的电平输入生成用于设置存储器芯片220-11的操作模式的模式设置信号。
图5示出了根据本公开的一个实施例的存储器芯片的模式设置电路211的示意框图。在一个实施例中，模式设置电路211是图4的模式设置电路210的一种实现方式，其中模式设置电路211包括判决器212和锁存器214。判决器212被配置为基于第一引脚204上的第一电平和一个或多个第二引脚202上的电平图案生成判决信号，并且锁存器214将该判决信号进行锁存以提供用于设置存储器芯片的操作模式的模式设置信号。在位于存储器芯片中的、与锁存器214耦合的存储器芯片控制器可以基于该模式设置信号来设置存储器芯片的操作模式。备选地，也可以由存储器芯片外部的、与模式设置电路211电耦合耦合的控制器来接收该模式设置信号以设置存储器芯片的操作模式。在一个实施例中，第一引脚204上的第一电 平例如为复位引脚上的低电平，并且一个或多个第二引脚202上的电平图案是例如图3中的第二引脚202-1、202-2……202-N中的202-1和202-2引脚上的电平图案。在一个实施例中，第二引脚202-1可以是DDR存储器芯片中的多个CA引脚中的CA<0>引脚，并且第二引脚202-2可以是多个CA引脚中的CA<1>引脚。其它CA引脚在复位期间不被使用，或是用于设置除设存储器芯片的操作模式之外的其它功能。
在一个实施例中，如果CA<0>和CA<1>引脚上的电平分别为低电平和高电平，则判决器212基于该低电平和高电平以及来自复位引脚上的被置低的信号生成第一判决信号，并且锁存器214基于该第一判决信号和来自复位引脚上的被置低的信号生成用于将存储器芯片的操作模式设置为标准模式的第一模式设置信号，而如果CA<0>和CA<1>引脚上的电平分别为高电平和低电平，则判决器212基于该高电平和低电平以及来自复位引脚上的被置低的信号生成第二判决信号，并且锁存器214基于该第二判决信号和来自复位引脚上的被置低的信号生成用于将存储器芯片的操作模式设置为镜像模式的第二模式设置信号。在第一引脚上的电平被拉高之后，无论判决器212的输出电平图案如何，锁存器214都输出或维持之前(即，复位期间)输出的模式设置信号。控制器由于接收到被维持的模式设置信号，因此模式设锁存器214使得存储器芯片按照当前设置的操作模式操作。如果需要改变存储器芯片的操作模式，则需要等待第一电平(例如复位信号)的下一次的到来。因此，存储器芯片可以以稳定的操作模式进行操作。通过使用多引脚的电平图案的方案，可以确保引脚时分复用的准确性、安全性和可靠性。备选地，其它CA引脚也可以用作第二引脚来传输用于设置存储器芯片的操作模式的电平图案。
在另一个实施例中，可以仅由单个CA引脚上的电平图案来设置标准模式。例如，如果在复位期间，CA<1>引脚上的电平为高电平，则模式设置电路211基于来自复位引脚上的被置低的电平和该高电平生成用于将存储器芯片的操作模式设置为标准模式的第一模式设置信号，而在复位期间如果CA<1>引脚上的电平为低电平，则模式设置电路211基于来自复位引脚上的被置低的电平和该低电平生成用于将存储器芯片的操作模式设置为镜像模式的第二模式设置信号。此时，未被选择的CA引脚，例如除了CA<1>之外的其它CA引脚，仍不参与设置存储器芯片的操作模式，或者可以用于其它功能，本公开对此不进行限制。可以理解，也可以选择任何其它的CA引脚作为CA<1>的替代引脚以在复位期间设置存储器芯片的操作模式。相比于使用多个引脚上的电平图案，这种设置方式使用更少的电路器件，例如更少的晶体管，可以相应地减少判决器212在DDR存储器芯片上的占用面积。
虽然以锁存器214示出了在第一电平结束时将第二引脚的电平与模式设置电学分离，但是可以理解这仅是示意而非对本公开的范围进行限制。也可以如上所述地使用开关S1将第二引脚的电平与模式设置电学分离。例如，在一个实施例中，用于设置存储器芯片的操作模式的控制器具有状态记忆电路，该状态记忆电路在接收到输入信号时实时生成响应输出以用于设置存储器芯片的操作模式，而在未接收到输入信号时，该状态记忆电路可以维持先前的相应输出。开关S1在第一引脚上的电平为高时，图4中的开关S1导通，存储器模式设置电路210经由开关S1接收第二引脚202上的电平图案，并且存储器模式设置电路210基于该电平图案和第一引脚上的电平生成用于设置存储器芯片的操作模式的模式设置信号。例如，存储器模式设置电路210可以包括判决器211以生成判决信号，并且将该判决信号直接用作模式设置信号。控制器的状态记忆电路在接收到该模式设置信号时设置存储器芯片的操作模式。而在第一引脚上的电平为低时，图4中的开关S1断开，存储器模式设置电路210无法接收第 二引脚202上的电平图案，并且因此不生成用于设置存储器芯片的操作模式的模式设置信号。此时，控制器的状态记忆电路将存储器芯片维持在之前的所设置的操作模式。由此可以在存储器芯片的操作期间提供稳定的模式设置电平给DDR存储器芯片中的控制器，使得DDR存储器芯片以标准模式或是镜像模式操作，而无需来自MIR引脚的持续的电平供应。这减少了DDR存储器芯片对于引脚的需求。在另一些实施例中，如果不去除MIR引脚，则可以将本该作为MIR引脚的引脚留作他用，例如通过该引脚给存储器芯片引入新的功能或是提升存储器芯片的存取性能，该新的功能和存储性能与镜像功能无关。虽然以MIR引脚为例描述了本公开的一个实施例，但是可以理解这仅是示意，而非对本公开的范围进行限制。
图6示出了根据本公开的一个实施例的判决器212的电路示意图。判决器212包括第一判决电路212-1、第二判决电路212-2、反相器216和与非门217。反相器216被配置为将第一电平反相以生成第一反相电平。在一个实施例中，反相器216接收复位输入RESET_N。因此，当复位输入RESET_N为低电平时，反相器216输出高逻辑电平“1”。由于与非门217接收反相器216的输出，因此仅在反相器216接收到低电平时，与非门217才可能输出低电平。因此，在第一电平期间，判决器212生成用于设置存储器芯片的操作模式的判决信号。可以理解，非复位输入的高电平的情形也可以适用，例如判决器212不包括反相器216而是将高电平直接提供给与非门217。
第一判决电路212-1被配置为基于一个或多个第二引脚上的电平图案生成第一判决输出。在一个实施例中，第一判决电路212-1被配置为基于第二引脚CA<1>和第二引脚CA<0>上的电平图案生成第一判决输出。第一判决电路212-1包括串联连接在电源电平VDD和接地GND之间的第一P型场效应晶体管M1、第二P型场效应晶体管M2、第一N型场效应晶体管M3和第二N型场效应晶体管M4。第二P型场效应晶体管M2和第一N型场效应晶体管M3的栅极接地，第一P型场效应晶体管的栅极M1耦合至第二引脚CA<1>，并且第二N型场效应晶体管的栅极耦合至第二引脚CA<0>。
第二判决电路212-2被配置为基于一个或多个第二引脚上的电平图案生成第二判决输出。在一个实施例中，第二判决电路212-2被配置为基于第二引脚CA<1>和第二引脚CA<0>上的电平图案生成第二判决输出。第二判决电路212-1包括串联连接在电源电平VDD和接地GND之间的第三P型场效应晶体管M5、第四P型场效应晶体管M6、第三N型场效应晶体管M7和第四N型场效应晶体管M8。第四P型场效应晶体管M6和第三N型场效应晶体管M7的栅极耦合至电源电平VDD，第三P型场效应晶体管M5的栅极耦合至第二引脚CA<0>，并且第四N型场效应晶体管M8的栅极耦合至第二引脚CA<1>。
在第二引脚CA<1>上的电平为低电平并且第二引脚CA<0>上的电平为高电平时，第一判决电路212-1的上半支路中的第一P型场效应晶体管M1和第二P型场效应晶体管M2导通，而第一判决电路212-1的下半支路中的第一N型场效应晶体管M3和第二N型场效应晶体管M4断开。第一判决电路212-1因此提供为高电平的第一判决输出。第二判决电路212-2的上半支路中的第三P型场效应晶体管M5关断，并且第二判决电路212-2的下半支路中的第四N型场效应晶体管M8关断。第二判决电路212-2此时并不提供第二判决输出。因此，与非门217被配置为基于第一判决输出和第一反相电平生成模式设置信号以设置存储器芯片的操作模式。在一个实施例中，与非门217基于为均为高电平的输入在输出端OUT生成低电平的输出。存储器模式设置电路210因此输出低电平，例如将存储器芯片设置为镜像模式。
相反，在第二引脚CA<1>上的电平为高电平并且第二引脚CA<0>上的电平为低电平时， 第一判决电路212-1的上半支路中的第一P型场效应晶体管M1断开，而第一判决电路212-1的下半支路中的第二N型场效应晶体管M4断开。第一判决电路212-1因此不提供第一判决输出。第二判决电路212-2的上半支路中的第三P型场效应晶体管M5关断，并且第二判决电路212-2的下半支路中的第三N型场效应晶体管M7和第四N型场效应晶体管M8导通。第二判决电路212-2此时提供低电平的第二判决输出。因此，与非门217被配置为基于第二判决输出和第一反相电平生成模式设置信号以设置存储器芯片的操作模式。在一个实施例中，与非门217基于为均为低电平的第二判决输出和高电平的反相输入在输出端OUT生成高电平的输出。存储器模式设置电路210因此输出高电平，例如将存储器芯片设置为标准模式。
通过使用图6所示的判决器212，除了能够如上所述地在复位期间设置存储器芯片的操作模式之外，判决器212还具有优良的抗噪声性能。在一些情形下，在第一引脚CA<1>、第二引脚CA<0>、接地引脚GND和电源引脚VDD上可能会有噪声。混有噪声的电平信号会容易越过第一P型场效应晶体管M1、第二P型场效应晶体管M2、第三N型场效应晶体管M7和第四N型场效应晶体管M8的开关阈值电压，使得第一P型场效应晶体管M1、第二P型场效应晶体管M2、第三N型场效应晶体管M7和第四N型场效应晶体管M8无法完全打开，进而无法完全达到全0或全1的电平摆幅。通过添加第一N型场效应晶体管M3、第二N型场效应晶体管M4、第三P型场效应晶体管M5和第四P型场效应晶体管M6，可以使得在第一引脚CA<1>、第二引脚CA<0>、接地引脚GND和电源引脚VDD上存在噪声的情形下协助实现全0或全1的电平摆幅，从而可以克服噪声的影响并且避免判决器212提供错误输出电平。
虽然在图6中示出了一种具体的判决器212的判决电路的配置，但是这仅是示意而非对本公开的范围进行限制。其它配置是可能的。图7示出了另一种具体的判决器213的电路配置。判决器213可以使用一个第二引脚来生成判决信号。在一个实施例中，判决器213包括依次串联在电源电压VDD和接地GND之间的第一P型场效应晶体管M1、第二P型场效应晶体管M2、第三N型场效应晶体管M7和第四N型场效应晶体管M8。第一P型场效应晶体管M1和第四N型场效应晶体管M8的栅极接收CA<1>，第二P型场效应晶体管M2的栅极接地，第三N型场效应晶体管M7的栅极耦合至电源电压VDD，并且第二P型场效应晶体管M2和第三N型场效应晶体管M7之间的节点耦合至与非门217。当CA<1>为“1”时，与非门217中的第一输入N1接收低电平，而当CA<1>为“0”时，与非门217中的第一输入N1接收高电平。判决器213中的与非门217和反相器216的操作与上面图6中的与非门217和反相器216的操作相同，在此不再赘述。相比于图6中示出的配置，上述单个判决电路可以使用更少的晶体管，并且占用了更少的芯片面积并且减少了成本。
图8示出了根据本公开的一个实施例的存储器芯片的模式控制方法800的流程图。可以理解，上面针对图1-图7所描述的各个方面可以选择性地应用于方法800。在802，经由存储器芯片的第一引脚接收电平。在804，在第一引脚上的电平为第一电平期间，基于存储器芯片的一个或多个第二引脚上的电平图案，生成用于设置存储器芯片的操作模式的模式设置信号。在806，响应于检测到第一引脚上的电平从第一电平转变为第二电平，使得存储器芯片按照由模式设置信号所设置的操作模式操作。
尽管已经采用特定于结构特征和/或方法逻辑动作的语言描述了本主题，但是应当理解所附权利要求书中所限定的主题未必局限于上面描述的特定特征或动作。相反，上面所描述的特定特征和动作仅仅是实现权利要求书的示例形式。

Claims (18)

  1. 一种存储器芯片，包括：
    第一引脚；
    一个或多个第二引脚；
    存储器单元；
    模式设置电路，被配置为：
    在所述第一引脚上的电平为第一电平期间，基于所述一个或多个第二引脚上的电平图案，生成用于设置所述存储器芯片的操作模式的模式设置信号；以及
    响应于所述第一引脚上的电平从第一电平转变为第二电平，所述存储器芯片按照由所述模式设置信号设置的模式操作。
  2. 根据权利要求1所述的存储器芯片，其中所述存储器芯片被配置为在所述第一引脚上的电平转变为第二电平之后，通过所述一个或多个第二引脚获取命令或地址信号。
  3. 根据权利要求1或2所述的存储器芯片，其中所述操作模式包括镜像模式和标准模式；以及
    所述模式设置信号用于将所述存储器芯片的操作模式设置为所述镜像模式或标准模式。
  4. 根据权利要求1-3中任一项所述的存储器芯片，其中所述模式设置电路包括：
    判决器，被配置为基于所述第一引脚上的所述第一电平和所述一个或多个第二引脚上的电平图案，生成判决信号；以及
    锁存器，被配置为在所述第一引脚上的电平为所述第一电平期间基于所述判决信号生成所述模式设置信号并且响应于所述第一引脚上的电平从所述第一电平转变为第二电平，生成所述模式设置信号。
  5. 根据权利要求4所述的存储器芯片，其中所述判决器包括：
    第一判决电路，被配置为基于所述一个或多个第二引脚上的电平图案生成第一判决输出；
    第二判决电路，被配置为基于所述一个或多个第二引脚上的电平图案生成第二判决输出；以及
    逻辑电路，耦合至所述第一判决电路和所述第二判决电路，并且被配置为在所述第一电平期间基于所述第一判决输出或所述第二判决输出生成所述判决信号。
  6. 根据权利要求5所述的存储器芯片，其中所述第一判决电路包括：
    串联连接在电源电平和接地之间的第一P型场效应晶体管、第二P型场效应晶体管、第一N型场效应晶体管和第二N型场效应晶体管，所述第二P型场效应晶体管和所述第一N型场效应晶体管的栅极接地，所述第一P型场效应晶体管的栅极耦合至所述一个或多个第二引脚中的一个第二引脚，并且第二N型场效应晶体管的栅极耦合至所述一个或多个第二引脚中的另一第二引脚。
  7. 根据权利要求6所述的存储器芯片，其中所述第二判决电路包括：
    串联连接在所述电源电平和所述接地之间的第三P型场效应晶体管、第四P型场效应晶体管、第三N型场效应晶体管和第四N型场效应晶体管，所述第四P型场效应晶体管和所述第三N型场效应晶体管的栅极耦合至所述电源电平，所述第三P型场效应晶体管的栅极耦合至所述一个或多个第二引脚中的所述另一第二引脚，并且所述第四N型场效应晶体管的栅极耦合至所述一个或多个第二引脚中的所述一个第二引脚。
  8. 根据权利要求1-3中任一项所述的存储器芯片，其中所述模式设置电路被进一步配置为：
    在所述第一引脚上的电平为第一电平期间，如果所述一个或多个第二引脚中的一个第二引脚的电平为第三电平，则生成用于将所述存储器芯片的操作模式设置为镜像模式的第一模式控制信号；以及
    在所述第一引脚上的电平为第一电平期间，如果所述一个或多个第二引脚中的所述一个第二引脚的电平为不同于所述第三电平的第四电平，则生成用于将所述存储器芯片的操作模式设置为标准模式的第二模式控制信号。
  9. 根据权利要求1-8中任一项所述的存储器芯片，其中所述模式设置电路被进一步配置为响应于所述第一引脚上的电平从所述第一电平转变为所述第二电平，断开与所述一个或多个第二引脚的电连接。
  10. 一种电路组件，包括：
    电路板；以及
    根据权利要求1-9中任一项所述的存储器芯片，被安装在所述电路板上。
  11. 一种电子设备，包括：
    处理器；以及
    根据权利要求10所述的电路组件。
  12. 一种封装结构，包括：
    根据权利要求1-9中任一项所述的存储器芯片，以及
    封装壳体，所述封装壳体包封所述存储器芯片。
  13. 一种用于控制存储器芯片的方法，包括：
    经由所述存储器芯片的第一引脚接收电平；
    在所述第一引脚上的电平为第一电平期间，基于所述存储器芯片的一个或多个第二引脚上的电平图案，生成用于设置所述存储器芯片的操作模式的模式设置信号；以及
    响应于所述第一引脚上的电平从第一电平转变为第二电平，使得所述存储器芯片按照由所述模式设置信号设置的模式操作。
  14. 根据权利要求13所述的方法，其中所述第一引脚包括复位引脚，并且所述第一电平包括置低的电平。
  15. 根据权利要求13或14所述的方法，还包括：
    在所述第一引脚上的电平从所述第一电平转变为所述第二电平之后，所述存储器芯片通过所述一个或多个第二引脚获取命令或地址信号。
  16. 根据权利要求13-15中的任一项所述的方法，其中所述一个或多个第二引脚包括第一命令地址引脚和第二命令地址引脚；以及
    生成用于设置所述存储器芯片的操作模式的模式设置信号包括：
    在所述第一引脚上的电平为第一电平期间，如果所述第一命令地址引脚的电平为低电平并且所述第二命令地址引脚的电平为高电平，则生成用于将所述存储器芯片的操作模式设置为镜像模式的第一模式设置信号；以及
    在所述第一引脚上的电平为第一电平期间，如果所述第一命令地址引脚的电平为高电平并且所述第二命令地址引脚的电平为低电平，则生成用于将所述存储器芯片的操作模式设置为标准模式的第二模式设置信号。
  17. 根据权利要求13-15中的任一项所述的方法，其中生成用于设置所述存储器芯片的操作模式的模式设置信号包括：
    在所述第一引脚上的电平为第一电平期间，如果所述一个或多个第二引脚中的一个第二引脚的电平为第三电平，则生成用于将所述存储器芯片的操作模式设置为镜像模式的第一模式设置信号；以及
    在所述第一引脚上的电平为第一电平期间，如果所述一个或多个第二引脚中的所述一个第二引脚的电平为不同于所述第三电平的第四电平，则生成用于将所述存储器芯片的操作模式设置为标准模式的第二模式设置信号。
  18. 根据权利要求13-17中的任一项所述的方法，其中使得所述存储器芯片按照由所述模式设置信号设置的模式操作包括：响应于所述第一引脚上的电平从所述第一电平转变为所述第二电平，断开所述存储器芯片中的模式设置电路与所述一个或多个第二引脚的电连接。
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