CN116844964A - 一种屏蔽栅沟槽mos结构及其制备方法 - Google Patents

Abstract

本发明提供一种屏蔽栅沟槽MOS结构及其制备方法，该屏蔽栅沟槽MOS结构包括半导体层、屏蔽栅层、隔离层、栅介质层、栅导电层、顶层导电层、体区、源区、各电极及第一、二介电层，其中，半导体层包括多个第一沟槽；屏蔽栅层填充第一沟槽，第一介电层位于第一沟槽的内壁和底面，隔离层覆盖屏蔽栅层显露表面；栅介质层覆盖第一沟槽显露内壁；栅导电层覆盖第一沟槽内壁上的栅介质层显露表面，两个栅导电层之间的间隙作为第二沟槽；第二介电层覆盖第二沟槽内壁，顶层导电层填充第二沟槽；体区位于半导体层上表层，源区位于体区上表层；各电极与器件对应部分电连接。本发明通过顶层导电层的设置，使器件可以应用多种电路中，提升了器件的应用范围。

Description

一种屏蔽栅沟槽MOS结构及其制备方法

技术领域

本发明属于半导体集成电路制造领域，涉及一种屏蔽栅沟槽MOS结构及其制备方法。

背景技术

在功率MOS(金属-氧化物半导体场效应晶体管)器件中，由于屏蔽栅功率器件比传统沟槽MOS更低的导通电阻、更快的开关速度等优点，被广泛应用。在屏蔽栅沟槽MOS器件中，器件的栅源寄生电容对器件的性能影响明显，而不同性能的器件适用于不同的应用场景，如图1所示，为屏蔽栅沟槽MOS结构的剖面结构示意图，包括半导体层01、沟槽011、场氧层012、屏蔽栅层013、隔离层014、栅介质层02及栅导电层03，该器件的栅源寄生电容适中，器件的性能较为均衡，器件可以应用于中低频电路中，当器件的栅源寄生电容较小时，器件的开关速度快，从而可以将器件应用于高频电路中，而增大器件的栅源寄生电容较大，且器件的反馈传输电容与输入电容的比值较小时，器件的栅极电压峰值较小，且器件的开关震荡性能及器件的稳定性较好，器件可以应用于对稳定性要求较高的电路中，但是由于器件结构的限制，目前应用于各种电路中的器件的结构多不相同，每种电路中的MOS器件多是通过改变MOS器件的栅源寄生电容来改变器件的性能，以适应该种电路的需求，且每种结构的MOS器件的栅源寄生电容值难以发生改变，导致每种结构的MOS器件的应用范围比较单一，一种器件只能应用于对应要求的电路中，而不能同时应用于多种不同需求的电路中，使器件的应用范围较小，应用场景单一。

因此，急需寻找一种器件能够改变器件的栅源寄生电容的屏蔽栅沟槽MOS结构。

发明内容

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种屏蔽栅沟槽MOS结构及其制备方法，用于解决现有技术中屏蔽栅沟槽器件的栅源寄生电容难以发生改变导致器件的应用场景单一的问题。

为实现上述目的及其他相关目的，本发明提供了一种屏蔽栅沟槽MOS结构的制备方法，包括以下步骤：

提供一半导体层，于所述半导体层的上表层形成多个间隔设置的第一沟槽，并于所述第一沟槽中形成第一介电层、屏蔽栅层及隔离层，所述屏蔽栅层填充所述第一沟槽且上表面与所述半导体层的上表面间隔预设距离，所述第一介电层位于所述第一沟槽的内壁和底面且包裹所述屏蔽栅层的侧壁与底面，所述隔离层覆盖所述屏蔽栅层的显露表面且与所述半导体层的上表面间隔预设距离；

形成覆盖所述第一介电层上方的所述第一沟槽的显露内壁的栅介质层，形成填充所述第一沟槽的栅导电材料层；

形成贯穿所述栅导电材料层且沿X方向的内壁与所述第一沟槽内壁间隔预设距离的第二沟槽，所述第二沟槽以外的所述栅导电材料层作为栅导电层，并形成至少覆盖所述第二沟槽内壁的第二介电层及填充所述第二沟槽的顶层导电层；

于所述半导体层的上表层形成第二导电类型体区及位于所述体区上表层的第一导电类型源区；

形成与所述源区及所述屏蔽栅层电连接的源极、与所述栅导电层电连接的栅极、与所述顶层导电层电连接的选择电极及与所述半导体层的底面电连接的漏极。

可选地，形成所述屏蔽栅层包括以下步骤：

形成覆盖所述第一沟槽内壁及底面的介电材料层，并形成填充所述第一沟槽的屏蔽栅材料层；

刻蚀所述屏蔽栅材料层以得到所述屏蔽栅层。

可选地，刻蚀所述屏蔽栅材料层的方法包括化学机械研磨、干法刻蚀、湿法刻蚀。

可选地，形成所述第一介电层及所述隔离层包括以下步骤：

于形成所述屏蔽栅层之后，形成填充所述第一沟槽并覆盖所述屏蔽栅层显露上表面的隔离材料层；

同步刻蚀所述介电材料层及所述隔离材料层以得到所述第一介电层和所述隔离层。

可选地，所述第二沟槽的底面不高于所述隔离层的上表面。

可选地，形成所述体区及所述源区之后，形成所述栅极、源极、选择电极之前，还包括形成覆盖所述栅介质层、所述第二介电层及所述顶层半导体层显露上表面的层间介质层的步骤。

可选地，所述选择电极与所述栅极电连接。

可选地，所述选择电极与所述源极电连接。

可选地，所述选择电极浮空。

本发明还提供了一种屏蔽栅沟槽MOS结构，包括：

半导体层，包括多个间隔设置的第一沟槽，所述第一沟槽位于所述半导体层的上表层；

第一介电层、屏蔽栅层及隔离层，所述屏蔽栅层填充所述第一沟槽且上表面与所述半导体层的上表面间隔预设距离，所述第一介电层位于所述第一沟槽的内壁和底面且包裹所述屏蔽栅层的侧壁与底面，所述隔离层覆盖所述屏蔽栅层的显露表面且与所述半导体层的上表面间隔预设距离；

栅介质层，至少覆盖所述第一介电层上方的所述第一沟槽的显露内壁；

栅导电层，覆盖所述第一沟槽内壁上的所述栅介质层显露表面，且位于所述第一沟槽中的两个所述栅导电层之间的间隙作为第二沟槽；

第二介电层及顶层导电层，所述第二介电层至少覆盖所述第二沟槽的内壁，所述顶层导电层填充所述第二沟槽；

第二导电类型体区及第一导电类型源区，所述体区位于所述半导体层的上表层，所述源区位于所述体区的上表层；

源极、栅极、选择电极及漏极，所述源极与所述源区及所述屏蔽栅层电连接，所述栅极与所述栅导电层电连接，所述选择电极与所述顶层导电层电连接，所述漏极与所述半导体层的底面电连接。

如上所述，本发明的屏蔽栅沟槽MOS结构及其制备方法通过改进器件的结构，于所述栅导电层中形成所述第二沟槽及填充所述第二沟槽的所述顶层导电层，所述栅导电层与所述顶层导电层通过所述第二介电层隔离，并利用所述选择电极将所述顶层导电层单独引出，由于所述第二沟槽贯穿所述栅导电材料层，所述栅导电层填充所述第二沟槽，使所述栅导电层的尺寸减小，导致所述栅极与所述源极之间的寄生电容均相对较小，所述选择电极与所述顶层导电层电连接，当所述选择电极与所述栅极电连接时，所述顶层导电层相当于所述栅导电层的一部分，器件的栅源寄生电容适中且性能均衡，适用于中低频电路；当所述选择电极与所述源极电连接时，所述顶层导电层相当于所述屏蔽栅层的一部分，器件的栅源寄生电容较大，使器件的反向传输电容与输入电容之间比值降低，继而降低器件的栅源电压峰值，提升器件的抗冲击能力，减小器件的开关震荡，提升器件的稳定性，适用于对稳定性要求高的BMS及电机控制电路中；当所述选择电极浮空时，所述顶层导电层对器件的寄生电容无贡献，器件的栅源寄生电容较小，可以提升器件的开关速度，使器件可以应用于高频电路中，从而通过选择所述选择电极的接电方式可以改变器件的栅源寄生电容，使器件应用于不同的应用场景，扩大器件的应用范围，具有高度产业利用价值。

附图说明

图1显示为屏蔽栅沟槽MOS结构的剖面结构示意图。

图2显示为本发明的屏蔽栅沟槽MOS结构的制备方法的工艺流程图。

图3显示为本发明的屏蔽栅沟槽MOS结构的制备方法的形成第一沟槽后的剖面结构示意图。

图4显示为本发明的屏蔽栅沟槽MOS结构的制备方法的形成介电材料层后的剖面结构示意图。

图5显示为本发明的屏蔽栅沟槽MOS结构的制备方法的形成屏蔽栅材料层后的剖面结构示意图。

图6显示为本发明的屏蔽栅沟槽MOS结构的制备方法的形成屏蔽栅层后的剖面结构示意图。

图7显示为本发明的屏蔽栅沟槽MOS结构的制备方法的形成隔离材料层后的剖面结构示意图。

图8显示为本发明的屏蔽栅沟槽MOS结构的制备方法的形成隔离层后剖面结构示意图。

图9显示为本发明的屏蔽栅沟槽MOS结构的制备方法的形成栅介质层后的剖面结构示意图。

图10显示为本发明的屏蔽栅沟槽MOS结构的制备方法的形成栅导电材料层后的剖面结构示意图。

图11显示为本发明的屏蔽栅沟槽MOS结构的制备方法的形成掩膜层后的剖面结构示意图。

图12显示为本发明的屏蔽栅沟槽MOS结构的制备方法的形成第二沟槽后的剖面结构示意图。

图13显示为本发明的屏蔽栅沟槽MOS结构的制备方法的形成顶层导电层后的剖面结构示意图。

附图标号说明

01 半导体层

011 沟槽

012 场氧层

013 屏蔽栅层

014 隔离层

02 栅介质层

03 栅导电层

1 半导体层

11 第一沟槽

12 第一介电层

121 介电材料层

13 屏蔽栅层

131 屏蔽栅材料层

14 隔离层

141 隔离材料层

2 栅介质层

3 栅导电层

30 栅导电材料层

31 第二沟槽

32 第二介电层

33 顶层导电层

34 掩膜层

具体实施方式

以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。

请参阅图2至图13。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。

实施例一

本实施例提供一种屏蔽栅沟槽MOS结构的制备方法，如图2所示，为所述屏蔽栅沟槽MOS结构的制备方法的工艺流程图，包括以下步骤：

S1：提供一半导体层，于所述半导体层的上表层形成多个间隔设置的第一沟槽，并于所述第一沟槽中形成第一介电层、屏蔽栅层及隔离层，所述屏蔽栅层填充所述第一沟槽且上表面与所述半导体层的上表面间隔预设距离，所述第一介电层位于所述第一沟槽的内壁和底面且包裹所述屏蔽栅层的侧壁与底面，所述隔离层覆盖所述屏蔽栅层的显露表面且与所述半导体层的上表面间隔预设距离；

S2：形成覆盖所述第一介电层上方的所述第一沟槽的显露内壁的栅介质层，形成填充所述第一沟槽的栅导电材料层；

S3：形成贯穿所述栅导电材料层且沿X方向的内壁与所述第一沟槽内壁间隔预设距离的第二沟槽，所述第二沟槽以外的所述栅导电材料层作为栅导电层，并形成至少覆盖所述第二沟槽内壁的第二介电层及填充所述第二沟槽的顶层导电层；

S4：于所述半导体层的上表层形成第二导电类型体区及位于所述体区上表层的第一导电类型源区；

S5：形成与所述源区及所述屏蔽栅层电连接的源极、与所述栅导电层电连接的栅极、与所述顶层导电层电连接的选择电极及与所述半导体层的底面电连接的漏极。

请参阅图3至图10，执行所述步骤S1及所述步骤S2及所述步骤S3：提供一半导体层1，于所述半导体层1的上表层形成多个间隔设置的第一沟槽11，并于所述第一沟槽11中形成第一介电层12、屏蔽栅层13及隔离层14，所述屏蔽栅层13填充所述第一沟槽11且上表面与所述半导体层1的上表面间隔预设距离，所述第一介电层12位于所述第一沟槽11的内壁和底面且包裹所述屏蔽栅层12的侧壁与底面，所述隔离层14覆盖所述屏蔽栅层13的显露表面且与所述半导体层1的上表面间隔预设距离；形成覆盖所述第一介电层12上方的所述第一沟槽11的显露内壁的栅介质层2，形成填充所述第一沟槽11的栅导电材料层30。

具体的，所述半导体层1包括依次层叠的第一导电类型衬底(未图示)及第一导电类型外延层(未图示)，在保证器件性能的情况下，所述衬底的厚度、尺寸、掺杂浓度及形状可以根据实际情况进行选择，这里不再限制；所述外延层的厚度、尺寸、掺杂浓度及形状可以根据实际情况进行选择，这里不再限制。

具体的，所述第一导电类型包括N型或者P型中的一种，所述第二导电类型包括N型或者P型中的一种，且所述第一导电类型与所述第二导电类型的导电类型相反。本实施例中，所述第一导电类型为N型，所述第二导电类型为P型。

具体的，如图3所示，为形成所述第一沟槽11后的剖面结构示意图，所述第一沟槽11位于所述外延层的上表层，在保证器件性能的情况下，所述半导体层1中所述第一沟槽11的数量及相邻两个所述第一沟槽11之间的距离可以根据实际情况进行选择，这里不再限制。

作为示例，如图4、图5及图6所示，分别为形成介电材料层121后的剖面结构示意图、形成屏蔽栅材料层131后的剖面结构示意图及形成屏蔽栅层13后的剖面结构示意图，形成所述屏蔽栅层13包括以下步骤：

形成覆盖所述第一沟槽11内壁及底面的介电材料层121，并形成填充所述第一沟槽11的屏蔽栅材料层131；

刻蚀所述屏蔽栅材料层131以得到所述屏蔽栅层13。

具体的，形成所述介电材料层121的方法包括化学气相沉积、物理气相沉积、热氧化或者其他适合的方法。

具体的，在保证器件性能的情况下，所述介电材料层121的厚度可以根据实际情况进行选择，这里不再限制。

具体的，所述介电材料层121的材质包括氧化硅、氮化硅、氮氧化硅或者其他适合的介电材料。

具体的，所述屏蔽栅材料层131还覆盖所述介电材料层121的显露上表面，形成所述屏蔽栅材料层131的方法包括化学气相沉积、物理气相沉积或者其他适合的方法。

作为示例，刻蚀所述屏蔽栅材料层131的方法包括化学机械研磨、干法刻蚀、湿法刻蚀。本实施例中，先利用化学机械研磨工艺去除覆盖所述介电材料层121上表面的所述屏蔽栅材料层131，再采用湿法刻蚀工艺刻蚀位于所述第一沟槽11中的所述屏蔽栅材料层131，以得到所述屏蔽栅层13。

作为示例，如图7及图8所示，分别为形成隔离材料层141后的剖面结构示意图及形成所述隔离层14后的剖面结构示意图，形成所述第一介电层12及所述隔离层14包括以下步骤：

于形成所述屏蔽栅层13之后，形成填充所述第一沟槽11并覆盖所述屏蔽栅层13显露上表面的隔离材料层141；

同步刻蚀所述介电材料层121及所述隔离材料层141以得到所述第一介电层12和所述隔离层14。

具体的，形成所述隔离材料层141的方法包括化学气相沉积、物理气相沉积或者其他适合的方法。本实施例中，采用高密度等离子体增强化学气相沉积(HDP-CVD)工艺在所述第一沟槽11中沉积填充所述第一沟槽11的所述隔离材料层141。

具体的，所述隔离材料层141的材质包括氧化硅、氮化硅、氮氧化硅或者其他适合的介电材料。本实施例中，所述隔离层材料层141与所述介电材料层121均为氧化硅层。

具体的，所述隔离材料层141还覆盖所述介电材料层121的显露上表面，同步刻蚀所述介电材料层121及所述隔离材料层141的方法包括化学机械研磨、干法刻蚀、湿法刻蚀或者其他适合方法。本实施例中，首先采用化学机械研磨工艺去除位于所述半导体层1上方的所述介电材料层121与所述隔离材料层141，再采用湿法刻蚀工艺同步刻蚀所述第一沟槽11中的所述介电材料层121和所述隔离材料层141，以得到预设厚度的所述隔离层14，同时所述隔离层14的上表面与所述第一介电层12的上表面齐平。

具体的，如图9所示，为形成所述栅介质层2后的剖面结构示意图，所述栅介质层2的材质包括氧化硅、氮化硅或者其他适合的介电材料。

具体的，形成所述栅介质层2的方法包括化学气相沉积、物理气相沉积、热氧化或者其他适合的方法。本实施例中，采用热氧化工艺于所述第一沟槽11的显露内壁上形成所述栅介质层2，同时所述半导体层1的显露上表面也形成有覆盖所述半导体层1显露上表面的所述栅介质层2。

具体的，如图10所示，为形成所述栅导电材料层30后的剖面结构示意图，所述栅导电材料层30还覆盖位于所述半导体层1上表面的所述栅介质层2的显露表面，形成所述栅导电材料层30的方法包括化学气相沉积、物理气相沉积或者其他适合的方法。

具体的，所述栅导电材料层30的材质包括多晶硅或者其他适合的导电材料。

再请参阅图11至图13，执行所述步骤S3、所述步骤S4及所述步骤S5：形成贯穿所述栅导电材料层30且沿X方向的内壁与所述第一沟槽11内壁间隔预设距离的第二沟槽31，所述第二沟槽31以外的所述栅导电材料层30作为栅导电层3，并形成至少覆盖所述第二沟槽31内壁的第二介电层32及填充所述第二沟槽31的顶层导电层33；于所述半导体层1的上表层形成第二导电类型体区(未图示)及位于所述体区上表层的第一导电类型源区(未图示)；形成与所述源区及所述屏蔽栅层13电连接的源极(未图示)、与所述栅导电层3电连接的栅极(未图示)、与所述顶层导电层33电连接的选择电极(未图示)及与所述半导体层1的底面电连接的漏极(未图示)。

具体的，如图11及图12所示，分别为形成图案化的掩膜层34后的剖面结构示意图及形成所述第二沟槽31后的剖面结构示意图，形成所述第二沟槽31包括以下步骤：去除覆盖所述半导体层1上方的所述栅导电材料层30，并于所述栅介质层2的上表面形成图案化的掩膜层34；基于图案化的所述掩膜层34形成所述第二沟槽31。

具体的，去除覆盖所述半导体层1上方的所述栅导电材料层30的方法包括化学机械研磨、干法刻蚀、湿法刻蚀或者其他适合的方法。

具体的，形成图案化的所述掩膜层34的方法为常用的掩膜材料的形成、光刻胶涂覆、光刻胶曝光、光刻胶显影及基于显影后的光刻胶刻蚀所述掩膜层34工艺，这里不再赘述。

具体的，所述掩膜层34的材质包括氧化硅、氮化硅或者其他适合的掩膜材料。

具体的，形成所述第二沟槽31的方法包括干法刻蚀、湿法刻蚀或者其他适合的方法。

具体的，在保证器件性能的情况下，所述第二沟槽31沿X方向的侧壁与所述第一沟槽11沿X方向之间的距离可以根据实际情况进行选择，这里不再限制；所述第二沟槽31的开口尺寸可以根据实际情况进行选择，这里不再限制。

作为示例，所述第二沟槽31的底面不高于所述隔离层14的上表面，即所述第二沟槽31的底面可以延伸至与所述隔离层14中，也可以与所述隔离层14的上表面齐平。

具体的，形成所述第二沟槽31之后，形成所述第二介电层32之前，还包括去除所述掩膜层34的步骤。

具体的，去除所述掩膜层34的方法包括湿法刻蚀、干法刻蚀或者其他适合的方法。

具体的，如图13所示，为形成所述顶层导电层33后的剖面结构示意图，形成所述第二介电层32的方法包括化学气相沉积、物理气相沉积、热氧化或者其他适合的方法。本实施例中，采用热氧化工艺形成所述第二介电层32，继而使形成的所述第二介电层32仅覆盖所述栅导电层3的显露表面。

作为示例，所述第二介电层32的厚度不小于所述栅介质层2的厚度。

具体的，在保证器件性能及所述第二介电层32的厚度小于所述栅介质层2的情况下，所述第二介电层32的厚度可以根据实际情况进行选择，这里不再限制。

具体的，形成所述第二介电层32之后，形成所述顶层导电层33之前，还包括形成填充所述第二沟槽31并覆盖所述栅介质层2及所述栅导电层3上方的所述第二介电层32上表面的顶层导电材料层(未图示)的步骤。

具体的，形成所述顶层导电材料层的方法包括化学气相沉积、物理气相沉积或者其他适合的方法。

具体的，形成所述顶层导电材料层之后，形成所述顶层导电层33之前，还包括去除覆盖所述栅介质层2及所述栅导电层3上方的所述第二介电层32上表面的所述顶层导电材料层的步骤。

具体的，去除所述半导体层1及所述栅导电层3上方的所述顶层导电材料层的方法包括化学机械研磨、干法刻蚀、湿法刻蚀或者其他适合的方法。

具体的，形成所述体区(未图示)的方法包括离子注入或者其他适合的方法。

具体的，所述体区位于所述第一沟槽11沿X方向两侧的所述半导体层1上表层，所述体区的侧壁与所述第一沟槽11在X方向的侧壁邻接。

具体的，所述体区的底面不低于所述栅导电层3的底面，在保证器件性能及所述体区的底面不低于所述栅导电层3的底面的情况下，所述体区的尺寸、厚度、形状及掺杂浓度可以根据实际情况进行选择，这里不再限制。这里的厚度是指所述体区的底面与所述体区的上表面(所述半导体层1的上表面)之间的距离。

具体的，形成所述源区(未图示)的方法包括离子注入或者其他适合的方法。

具体的，在保证器件性能的情况下，所述源区的掺杂浓度、尺寸、形状及厚度可以根据实际情况进行选择，这里不再限制。这里的厚度是指所述源区的上表面与所述源区的底面之间的距离。

具体的，在保证器件性能的情况下，所述体区的上表层还形成有与所述源区邻接的第二导电类型接触区(未图示)，所述接触区与所述源极形成欧姆接触。

具体的，形成所述接触区的方法包括离子注入或者其他适合的方法。

具体的，在保证器件性能及所述接触区与所述源极形成欧姆接触的情况下，所述接触区的掺杂浓度、尺寸、形状及厚度可以根据实际情况进行选择，这里不再限制。这里的厚度是指所述接触区的上表面与所述接触区的底面之间的距离。

作为示例，形成所述体区及所述源区之后，形成所述源极、所述栅极及所述选择电极之前，还包括形成覆盖所述栅介质层2、所述第二介电层32及所述顶层半导体层33显露上表面的层间介质层(未图示)的步骤。

具体的，形成所述层间介质层的方法包括化学气相沉积、物理气相沉积或者其他适合的方法。

具体的，所述层间介质层的材质包括氧化硅、氮化硅、氮氧化硅或者其他适合的介电材料。

具体的，在保证器件性能的情况下，所述层间介质层的厚度可以根据实际情况进行选择，这里不再限制。

具体的，形成所述层间介质层之后，形成所述源极、所述栅极及所述选择电极之前，还包括形成贯穿所述层间介质层的栅极接触孔、第一接触孔及第二接触孔的步骤，所述栅极接触孔的底面显露出所述栅导电层3，所述第一接触孔的底面分别显露出所述源区与所述屏蔽栅层13，且底面显露出所述源区的所述第一接触孔的底面还显露出所述接触区，所述第二接触孔的底面显露出所述顶层导电层33。

具体的，形成所述第一接触孔的方法包括干法刻蚀、湿法刻蚀或者其他适合的方法；形成所述第二接触孔的方法包括干法刻蚀、湿法刻蚀或者其他适合的方法；形成所述栅极接触孔的方法包括干法刻蚀、湿法刻蚀或者其他适合的方法。

具体的，在保证器件性能的情况下，所述第一接触孔的开口尺寸及开口形状可以根据实际情况进行选择，这里不再限制；所述第二接触孔的开口尺寸及开口形状可以根据实际情况进行选择，这里不再限制；所述栅极接触孔的开口尺寸及开口形状可以根据实际情况进行选择，这里不再限制。

具体的，所述源极填充所述第一接触孔，以实现与所述源区、所述接触区及所述屏蔽栅层13的电连接，所述栅极填充所述栅极接触孔，以实现与所述栅导电层的电连接，所述选择电极填充所述第二接触孔，以实现与所述顶层导电层的电连接。

具体的，形成所述源极的方法包括磁控溅射、物理气相沉积、化学气相沉积、金属化合物气相沉积、分子束外延、原子气相沉积、原子层沉积或者其他适合的方法；形成所述栅极的方法包括磁控溅射、物理气相沉积、化学气相沉积、金属化合物气相沉积、分子束外延、原子气相沉积、原子层沉积或者其他适合的方法；形成所述选择电极的方法包括磁控溅射、物理气相沉积、化学气相沉积、金属化合物气相沉积、分子束外延、原子气相沉积、原子层沉积或者其他适合的方法；形成所述漏极的方法包括磁控溅射、物理气相沉积、化学气相沉积、金属化合物气相沉积、分子束外延、原子气相沉积、原子层沉积或者其他适合的方法。

具体的，所述漏极与所述半导体层1的底面形成欧姆接触，即所述漏极与所述衬底的底面形成欧姆接触。

作为示例，所述选择电极与所述栅极电连接。

具体的，所述栅极与所述选择电极进行电连接时，所述顶层导电层33相当于所述栅导电层3的一部分，使器件的栅源寄生电容适中且器件的性能较为均衡，适用于中低频应用场景。

作为示例，所述选择电极与所述源极电连接。

具体的，通过将所述源极与所述选择电极进行电连接，相当于所述顶层导电层33与所述源极电连接，所述顶层导电层33相当于所述屏蔽栅层13的一部分，继而使器件中的栅源寄生电容相对较大，从而使器件开关过程中的开关震荡减少，同时还可以降低器件的栅漏寄生电容与栅源寄生电容(即反向传输电容Crss与输入电容Ciss)之间的比值，降低器件的栅源电压的峰值，增强器件的抗冲击能力，提升器件的稳定性，从而可以将器件应用于对器件稳定性要求较高的电路中，例如可以应用到电池管理系统(BMS)及电机控制电路中。

作为示例，所述选择电极浮空，即所述选择电极不接电，所述顶层导电层33对器件的寄生电容无贡献，所述栅导电层3的尺寸相对较小，使器件的栅源寄生电容相对较小，继而可以提升器件的开关速度，使器件可以应用到高频电路中。

具体的，通过于所述隔离层14的上方的所述栅导电材料层30中形成所述第二沟槽31，所述第二沟槽31贯穿所述栅导电材料层30，并形成覆盖所述栅导电层显露表面的所述第二介电层32及填充所述第二沟槽31的所述顶层导电层33，再通过所述选择电极将所述顶层导电层33单独引出，基于应用场景的需求，将所述选择电极进行不同接电方式，使所述顶层导电层33对器件的寄生电容的贡献不同，继而改变器件的栅源寄生电容，使器件表现出不同的性能，从而可以基于所述选择电极的接电方式实现器件的多种场景的灵活应用，提升了器件的应用范围。

本实施例的屏蔽栅沟槽MOS结构的制备方法通过优化器件的结构，于所述隔离层上方形成所述栅导电材料层30之后，形成贯穿所述栅导电材料层30的所述第二沟槽31，同时得到覆盖所述第一沟槽11内壁上的所述栅介质层2的所述栅导电层3，并形成覆盖所述栅导电层3显露表面的所述第二介电层32及填充所述第二沟槽31的所述顶层导电层33，利用所述选择电极将所述顶层导电层33单独引出，由于所述顶层导电层33位于所述隔离层14上方的所述栅导电层3之间，且所述选择电极与所述栅极电连接时，器件栅源寄生电容适中，可以应用于中低频电路中，所述选择电极与所述源极电连接时，器件的栅极寄生电容较大，导致器件的反向传输电容与输入电容的比值降低，继而降低器件的栅源电压的峰值，提升器件的抗冲击能力，同时减少器件的开关震荡，使器件可以应用于稳定性要求高的电路中，将所述选择电极浮空时，使器件的栅源寄生电容较小，可以提高器件的开关性能，使器件适用于高频电路中，通过所述选择电极不同接电方式，使所述顶层导电层33对器件的寄生电容的贡献不同，继而改变器件的栅源寄生电容，使器件表现出不同的性能，基于所述选择电极的接电方式可以实现器件的多种应用场景的灵活应用，提升了器件的应用范围。

实施例二

本实施例提供一种屏蔽栅沟槽MOS结构，如图13所示，为所述屏蔽栅MOSFET结构的剖面结构示意图，所述屏蔽栅沟槽MOS结构包括半导体层1、第一介电层12、屏蔽栅层13、隔离层14、栅介质层2、栅导电层3、第二介电层32、顶层导电层33、第二导电类型体区、第一导电类型源区、源极、栅极及选择电极，其中，所述半导体层1包括多个间隔设置的第一沟槽11，所述第一沟槽11位于所述半导体层1的上表层；所述屏蔽栅层13填充所述第一沟槽11且上表面与所述半导体层1的上表面间隔预设距离，所述第一介电层12位于所述第一沟槽11的内壁和底面且包裹所述屏蔽栅13层的侧壁与底面，所述隔离层14覆盖所述屏蔽栅层13的显露表面且与所述半导体层1的上表面间隔预设距离；所述栅介质层2至少覆盖所述第一介电层12上方的所述第一沟槽11的显露内壁；所述栅导电层3覆盖所述第一沟槽11内壁上的所述栅介质层2的显露表面，且位于所述第一沟槽11中的两个所述栅导电层3之间的间隙作为第二沟槽31；所述第二介电层32至少覆盖所述第二沟槽31的内壁，所述顶层导电层33填充所述第二沟槽31；所述体区位于所述半导体层1的上表层，所述源区位于所述体区的上表层；所述源极与所述源区及所述屏蔽栅层13电连接，所述栅极与所述栅导电层3电连接，所述选择电极与所述顶层导电层33电连接，所述漏极与所述半导体层1的底面电连接。

具体的，所述半导体层1包括依次层叠的第一导电类型衬底及第一导电类型外延层。

具体的，所述第一沟槽11位于所述外延层的上表层，所述衬底的掺杂浓度高于所述外延层的掺杂浓度。

具体的，在保证器件性能的情况下，所述第一沟槽11的深度、开口形状及开口尺寸可以根据实际情况进行选择，这里不再限制。这里的深度是指所述第一沟槽11的底面到所述第一沟槽11的开口之间的距离。

具体的，所述第一介电层12的材质包括氧化硅、氮化硅、氮氧化硅或者其他适合的介电材料，在保证器件性能的情况下，所述第一介电层12的厚度可以根据实际情况进行选择，这里不再限制。

具体的，所述屏蔽栅层13的材质包括多晶硅或者其他适合的导电材料。

具体的，在保证器件性能的情况下，所述屏蔽栅层13的上表面与所述半导体层1的上表面之间的距离可以根据实际情况进行选择，这里不再限制。

具体的，在保证器件性能的情况下，所述隔离层14的厚度可以根据实际情况进行选择，这里不再限制。

具体的，在保证器件性能的情况下，所述栅介质层2的厚度可以根据实际情况进行选择，这里不再限制。

具体的，所述栅导电层3的材质包括多晶硅或者其他适合的导电材料。

具体的，在保证器件性能的情况下，所述第二沟槽31的开口尺寸及形状可以根据实际情况进行选择，这里不再限制。

具体的，所述第二介电层32的材质包括氧化硅、氮化硅或者其他适合的介电材料，所述第二介电层32的厚度不小于所述栅介质层2的厚度。

具体的，所述顶层导电层33的材质包括多晶硅或者其他适合的导电材料。

具体的，所述体区与所述第一沟槽11的内壁邻接，所述源区靠近所述第一沟槽11的侧壁与所述第一沟槽11间隔预设距离，在保证器件性能的情况下，所述源区与所述第一沟槽11之间的距离可以根据实际情况进行选择，这里不再限制。

具体的，所述体区的上表层还设有与所述源区远离所述第一沟槽11的侧壁邻接的第二导电类型接触区。

具体的，所述半导体层1的上方还设有层间介质层及贯穿所述层间介质层的栅极接触孔、第一接触孔和第二接触孔，所述层间介质层覆盖所述半导体层1上方的所述栅介质层2、所述顶层导电层33及所述栅导电层3上方的所述第二介电层32的显露表面，所述栅极接触孔贯穿所述层间介质层且底面显露出所述栅导电层3，所述第一接触孔贯穿所述层间介质层且底面分别显露出所述源区及所述屏蔽栅层，底面显露出所述源区的所述第一接触孔的底面还显露出所述接触区，所述第二接触孔贯穿所述层间介质层且底面显露出所述顶层导电层。

具体的，所述源极填充所述第一接触孔且与所述源区及所述接触区形成欧姆接触，所述选择电极填充所述第二接触孔，所述栅极填充所述栅极接触孔，所述漏极覆盖所述半导体层1的底面且与所述半导体层1的底面形成欧姆接触。

具体的，所述源极的材质包括钛、氮化钛、银、金、铜、铝、钨或者其他适合的导电材料；所述栅极的材质包括钛、氮化钛、银、金、铜、铝、钨或者其他适合的导电材料；所述选择电极的材质包括钛、氮化钛、银、金、铜、铝、钨或者其他适合的导电材料；所述漏极的材质包括钛、氮化钛、银、金、铜、铝、钨或者其他适合的导电材料。

具体的，所述选择电极与所述栅极电连接时，器件的栅源寄生电容适中且性能均衡，可以将器件应用于中低频电路中，所述选择电极与所述源极电连接时，器件的栅源寄生电容较大，使器件的反向传输电容与器件的输入电容之间的比值降低，可以降低器件的栅源电压峰值，提升器件的抗冲击能力，改善器件的开关震荡，提升器件的稳定性，使器件可应用与对稳定性要求高的电路中，所述选择电极浮空时，器件的栅源寄生电容较小，器件的栅漏寄生电容也减小，可以提升器件的开关速度，使器件应用于高频电路中。

具体的，于所述隔离层14的上方设置位于所述栅导电层3之间的所述顶层导电层33，所述栅导电层3与所述顶层导电层33通过所述第二介电层32隔离，并利用所述选择电极将所述顶层导电层33单独引出，所述顶层导电层33的设置减少了所述栅导电层的尺寸，通过所述选择电极的不同接电方式，使所述顶层导电层33对器件的寄生电容的贡献不同，继而使器件表现出不同的性能，从而使器件可以灵活应用于不同电路中。

本实施例的屏蔽栅沟槽MSOFET结构通过改进器件的结构，于所述隔离层14的上方的所述栅导电层3之间设置所述第二沟槽31及填充所述第二沟槽31的所述顶层导电层33，所述栅导电层3与所述顶层导电层33通过所述第二介电层32隔离，并利用所述选择电极将所述顶层导电层33单独引出，所述顶层导电层33的设置使所述栅导电层3的尺寸减小，通过所述选择电极的不同接电方式，所述顶层导电层33对器件的寄生电容的贡献不同，使器件表现出不同的性能，继而使器件可以灵活应用于不同电路中。

综上所述，本发明的屏蔽栅沟槽MOS结构及其制备方法通过改进器件的结构，于器件的隔离层的上方形成填充第二沟槽的顶层导电层，第二沟槽贯穿栅导电材料层，顶层导电层与栅导电层通过第二介电层隔离，通过选择电极将顶层导电层单独引出，由于第二沟槽贯穿栅导电材料层，导致栅导电层的尺寸相对较小，选择电极与栅极电连接时，顶层导电层相当于栅导电层的一部分，器件的栅源寄生电容适中，器件的性能均衡，适用于中低频电路中；选择电极与源极电连接时，顶层导电层相当于屏蔽栅层的一部分，器件的栅源寄生电容较大，使器件的反向传输电容与输入电容之间比值降低，继而降低器件的栅源电压峰值，提升器件的抗冲击能力，减小器件的开关震荡，提升器件的稳定性，使适用于对稳定性要求高的BMS及电机控制电路中；选择电极浮空时，顶层导电层对器件的寄生电容无贡献，器件的栅源寄生电容较小，可以提升器件的开关速度，使器件可以应用于高频电路中，通过选择电极的接电方式可以改变器件的栅源寄生电容，使器件灵活应用于不同的应用场景，扩大器件的应用范围。所以，本发明有效克服了现有技术中的种种缺点而具有高度产业利用价值。

上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (10)

1.一种屏蔽栅沟槽MOS结构的制备方法，其特征在于，包括以下步骤：

提供一半导体层，于所述半导体层的上表层形成多个间隔设置的第一沟槽，并于所述第一沟槽中形成第一介电层、屏蔽栅层及隔离层，所述屏蔽栅层填充所述第一沟槽且上表面与所述半导体层的上表面间隔预设距离，所述第一介电层位于所述第一沟槽的内壁和底面且包裹所述屏蔽栅层的侧壁与底面，所述隔离层覆盖所述屏蔽栅层的显露表面且与所述半导体层的上表面间隔预设距离；

形成覆盖所述第一介电层上方的所述第一沟槽的显露内壁的栅介质层，形成填充所述第一沟槽的栅导电材料层；

形成贯穿所述栅导电材料层且沿X方向的内壁与所述第一沟槽内壁间隔预设距离的第二沟槽，所述第二沟槽以外的所述栅导电材料层作为栅导电层，并形成至少覆盖所述第二沟槽内壁的第二介电层及填充所述第二沟槽的顶层导电层；

于所述半导体层的上表层形成第二导电类型体区及位于所述体区上表层的第一导电类型源区；

形成与所述源区及所述屏蔽栅层电连接的源极、与所述栅导电层电连接的栅极、与所述顶层导电层电连接的选择电极及与所述半导体层的底面电连接的漏极。

2.根据权利要求1所述的屏蔽栅沟槽MOS结构的制备方法，其特征在于：形成所述屏蔽栅层包括以下步骤：

形成覆盖所述第一沟槽内壁及底面的介电材料层，并形成填充所述第一沟槽的屏蔽栅材料层；

刻蚀所述屏蔽栅材料层以得到所述屏蔽栅层。

3.根据权利要求2所述的屏蔽栅沟槽MOS结构的制备方法，其特征在于：刻蚀所述屏蔽栅材料层的方法包括化学机械研磨、干法刻蚀、湿法刻蚀。

4.根据权利要求2所述的屏蔽栅沟槽MOS结构的制备方法，其特征在于：形成所述第一介电层及所述隔离层包括以下步骤：

于形成所述屏蔽栅层之后，形成填充所述第一沟槽并覆盖所述屏蔽栅层显露上表面的隔离材料层；

同步刻蚀所述介电材料层及所述隔离材料层以得到所述第一介电层和所述隔离层。

5.根据权利要求1所述的屏蔽栅沟槽MOS结构的制备方法，其特征在于：所述第二沟槽的底面不高于所述隔离层的上表面。

6.根据权利要求1所述的屏蔽栅沟槽MOS结构的制备方法，其特征在于：形成所述体区及所述源区之后，形成所述栅极、源极、选择电极之前，还包括形成覆盖所述栅介质层、所述第二介电层及所述顶层半导体层显露上表面的层间介质层的步骤。

7.根据权利要求1所述的屏蔽栅沟槽MOS结构的制备方法，其特征在于：所述选择电极与所述栅极电连接。

8.根据权利要求1所述的屏蔽栅沟槽MOS结构的制备方法，其特征在于：所述选择电极与所述源极电连接。

9.根据权利要求1所述的屏蔽栅沟槽MOS结构的制备方法，其特征在于：所述选择电极浮空。

10.一种屏蔽栅沟槽MOS结构，其特征在于，包括：

半导体层，包括多个间隔设置的第一沟槽，所述第一沟槽位于所述半导体层的上表层；

第一介电层、屏蔽栅层及隔离层，所述屏蔽栅层填充所述第一沟槽且上表面与所述半导体层的上表面间隔预设距离，所述第一介电层位于所述第一沟槽的内壁和底面且包裹所述屏蔽栅层的侧壁与底面，所述隔离层覆盖所述屏蔽栅层的显露表面且与所述半导体层的上表面间隔预设距离；

栅介质层，至少覆盖所述第一介电层上方的所述第一沟槽的显露内壁；

栅导电层，覆盖所述第一沟槽内壁上的所述栅介质层的显露表面，且位于所述第一沟槽中的两个所述栅导电层之间的间隙作为第二沟槽；

第二介电层及顶层导电层，所述第二介电层至少覆盖所述第二沟槽的内壁，所述顶层导电层填充所述第二沟槽；

第二导电类型体区及第一导电类型源区，所述体区位于所述半导体层的上表层，所述源区位于所述体区的上表层；

源极、栅极、选择电极及漏极，所述源极与所述源区及所述屏蔽栅层电连接，所述栅极与所述栅导电层电连接，所述选择电极与所述顶层导电层电连接，所述漏极与所述半导体层的底面电连接。