CN116798496A - 一种芯片及其电子设备 - Google Patents

Abstract

本申请涉及集成电路设计领域，涉及一种芯片及其电子设备，芯片包括熔丝修整电路，其特征在于，熔丝修整电路可以包括：反相延时单元、熔丝读取单元，熔丝烧录单元，以及锁存单元。芯片上电过程中，熔丝读取单元读取熔丝电阻的烧录状态，读取结果通过锁存单元锁存，芯片正常工作后，反相延时单元发出使能信号关闭熔丝读取单元，熔丝读取通路不会再有电流经过，不会产生功耗，能够减小整个集成电路的功耗。熔丝修整电路还包括共栅放大器，将参考电阻和熔丝电阻比较的结果进行放大，用于判断熔丝是否已熔断，可自己设定烧断阈值。

Description

一种芯片及其电子设备

技术领域

本申请涉及集成电路设计领域，特别涉及一种芯片及其电子设备。

背景技术

熔丝电阻或称电可编程熔丝(electrically programmable fuse，eFUSE)或电熔丝，是一种广泛应用于集成电路或芯片的一次性可编程存储器，它可用于修改集成电路的标识、功能等，比如，在熔丝电阻熔断的情况下，实现一些集成电路的参数的固化。

现有的熔丝修整电路，在芯片正常工作，熔丝未被烧录时，会有电流流过熔丝电阻，产生电流功耗；还有的技术在熔丝电阻烧断后，虽然默认为开路，但烧录时存在熔丝电阻烧不完全的情况，阻值可能只有几千欧姆，仍然会有漏电流的存在，特别是对于芯片中设置有多个熔丝电路时，会增加电路功耗。因此，需要一种应用于集成电路或芯片的熔丝修整电路，电源上电完成后，熔丝修整电路中读熔丝电阻的通路都不会有电流通路。

除此之外，采用共栅放大器，将参考电阻和熔丝电阻比较的结果进行放大，用于判断熔丝电阻是否已熔断，可自己设定熔丝“烧断”的阈值。在熔丝电阻处于测试模式下，判断熔丝电阻“烧断”的阈值高于正常工作时电阻“烧断”的阈值，为其提供更严格条件以验证熔丝电阻是否熔断，实现经过工厂测试筛选后的熔丝电阻，在用户使用时均能够准确可靠的判断熔丝电阻是否熔断，使可靠性更高。

发明内容

本申请的目的在于提供一种芯片。

本申请的第一方面提供了一种芯片，芯片包括熔丝修整电路，其特征在于，熔丝修整电路包括：反相延时单元、熔丝读取单元，熔丝烧录单元，以及锁存单元。芯片上电过程中，熔丝读取单元读取熔丝电阻的烧录状态，读取结果通过锁存单元锁存，芯片正常工作后，反相延时单元发出使能信号关闭熔丝读取单元。

即在本申请实施例中，这里的第一熔丝电阻可以是图2中的熔丝电阻，这里的反相延时单元也可以称为开关控制单元，熔丝读取单元可以是图2中的反相器传输单元，熔丝烧录单元可以是图2中的控制熔丝烧录单元。在熔丝修整电路中，对经过熔丝电阻形成的熔丝读取通路，设置对应的开关单元，该开关单元能够实现各个熔丝读取通路的导通和关闭。对各个开关单元设置开关控制单元，用于控制开关单元的开启和断开，在在芯片正常工作时，开关控制单元控制各个开关单元处于断开状态，使得熔丝读取通路关闭，也就是，能够读取熔丝电阻状态对应的通路都会关闭，在集成电路的运行过程中，熔丝读取通路不会再有电流经过，不会产生功耗，能够减小整个集成电路的功耗。

在上述第一方面的一种可能的实现中，熔丝修整电路还包括：共栅放大器单元，共栅放大器单元用于根据第一熔丝电阻的熔断状态确定第一逻辑信号；

反相器传输单元，反相器传输单元连接共栅放大器单元，用于反转第一逻辑信号得到第二逻辑信号；

锁存单元，锁存单元连接反相器传输单元，用于锁存第二逻辑信号。

在上述第一方面的一种可能的实现中，开关单元包括第一开关单元，第二开关单元和第三开关单元，其中，第一开关单元包括第一开关管，第二开关单元包括第二开关管，第三开关单元包括第三开关管。

在上述第一方面的一种可能的实现中，共栅放大器单元包括第四开关管、第五开关管、第六开关管和第七开关管，其中，第四开关管和第五开关管的栅极连接于第一节点，第六开关管和第七开关管的栅极连接于第二节点，第五开关管的输入端和第一熔丝电阻连接于第三节点，第五开关管的输出端和第七开关管的输入端连接于第四节点。

在上述第一方面的一种可能的实现中，反相器传输单元包括第八开关管和第九开关管，其中，第八开关管的输出端和第九开关管的输入端连接于第五节点。

在上述第一方面的一种可能的实现中，还包括：第一开关控制单元用于根据芯片上电过程中的信号，生成第一开关信号、第二开关信号和第三开关信号。

在上述第一方面的一种可能的实现中，在第一开关信号为低电平，第一开关单元的第一开关管导通，第二开关信号为高电平，第二开关单元的第二开关管导通，第三开关信号为低电平，第三开关单元的第三开关管截止。

在上述第一方面的一种可能的实现中，在第一开关单元的第一开关管和第二开关管导通时，第一节点为高电平，第二节点为低电平，第五开关管和第七开关管断开，使得熔丝读取通路关闭。

在上述第一方面的一种可能的实现中，在第三开关单元的第三开关管截止时，反相器传输单元的第八开关管和第九开关管截止，使得第四节点与第五节点断开。

在上述第一方面的一种可能的实现中，还包括：控制熔丝烧录单元，用于控制烧录第一熔丝电阻，其中，控制熔丝烧录单元包括第十开关管和第一电阻，第十开关管的输入端和第一熔丝电阻连接于第三节点，第一熔丝电阻、第十开关管形成熔丝烧录通路。

在上述第一方面的一种可能的实现中，在未对第十开关管的栅极施加熔丝烧录信号时，第十开关管截止，使得熔丝烧录通路关闭，在对第十开关管的栅极施加熔丝烧录信号时，第十开关管导通，第一熔丝电阻进行烧录。

在上述第一方面的一种可能的实现中，在芯片上电过程中的信号为低电平，信号调整单元的第一反相器、第二反相器和第三反相器调整第一开关信号为高电平，第一开关单元的第一开关管截止，调整第二开关信号为低电平，第二开关单元的第二开关管截止，调整第三开关信号为高电平，第三开关单元的第三开关管导通。

在上述第一方面的一种可能的实现中，在第一开关单元的第一开关管和第二开关管截止时，第一节点为低电平，第二节点为高电平，第一熔丝电阻、第五开关管和第七开关管形成第一通路，使得第三节点和第四节点的逻辑信号相同，得到第四节点对应的第一逻辑信号。

在上述第一方面的一种可能的实现中，在第三开关单元的第三开关管导通时，反相器传输单元的第八开关管和第九开关管导通，使得第一逻辑信号从第四节点传输至第五节点，锁存单元保存第五节点对应的第二逻辑信号，其中，第二逻辑信号与第一逻辑信号的逻辑值相反。

在上述第一方面的一种可能的实现中，还包括：偏置电流源，偏置电流源包括第十一开关管，第十一开关管的栅极与第六开关管和第七开关管的栅极连接于第二节点。

在上述第一方面的一种可能的实现中，还包括：参考电阻单元，参考电阻单元包括：第一参考电阻、第二参考电阻和第十二开关管，第二参考电阻与第四开关管的输入端连接。

在上述第一方面的一种可能的实现中，在测试模式中，在第一开关单元的第一开关管和第二开关管截止时，偏置电流源，第一熔丝电阻、第五开关管和第七开关管形成第三通路，偏置电流源，参考电阻单元、第四开关管和第六开关管形成第四通路，其中，第三通路和第四通路分别流过第一偏置电流和第二偏置电流，第一偏置电流和第二偏置电流相同。

在上述第一方面的一种可能的实现中，在第十二开关管的栅极的电压为高电平时，第一熔丝电阻的熔断阈值为第一参考电阻和第二参考电阻的电阻值总和。

在上述第一方面的一种可能的实现中，在第十二开关管的栅极的电压为低电平时，第一熔丝电阻的熔断阈值为第一参考电阻的电阻值。

本申请的第二方面提供了一种电子设备，电子设备包括如前述第一方面的芯片。

附图说明

为了更清楚地说明本发明具体实施方式或现有技术中的技术方案，下面将对具体实施方式或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施方式，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1根据本申请的实施例示出了一种熔丝修整电路的电路示意图；

图2根据本申请的实施例示出了一种熔丝修整电路的电路示意图；

图3根据本申请的实施例示出了一种熔丝修整电路的时序图；

图4根据本申请的实施例示出了本申请提供的一种包括具有熔丝修整电路的芯片的电子设备的架构示意图；

图5根据本申请的实施例示出了一种SoC的结构示意框图。

具体实施方式

本申请的说明性实施例包括但不限于一种电子设备及其熔丝修整电路。

为使本申请的目的、技术方案和优点更加清楚，下面将结合附图对本申请实施例中的技术方案进行清楚、详尽的描述。其中，在本申请实施例的描述中，除非另有说明，“/”表示或的意思，例如，A/B可以表示A或B；文本中的“和/或”仅仅是一种描述关联对象的关联关系，表示可以存在三种关系，例如，A和/或B，可以表示：单独存在A，同时存在A和B，单独存在B这三种情况。

以下，术语“第一”、“第二”仅用于描述目的，而不能理解为暗示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多该特征，在本申请实施例的描述中，除非另有说明，“多个”的含义是两个或两个以上。

在本申请中提及“实施例”意味着，结合实施例描述的特定特征、结构或特性可以包含在本申请的至少一个实施例中。在说明书中的各个位置出现该短语并不一定均是指相同的实施例，也不是与其它实施例互斥的独立的或备选的实施例。本领域技术人员显式地和隐式地理解的是，本申请所描述的实施例可以与其它实施例结合。

为使本申请技术方案和优点更加清楚，下面将结合附图对本申请实施例中的技术方案进行清楚、详尽的描述。

请参见图1，图1示出了一种本申请实施例的熔丝修整电路100的示例。如图1所示，熔丝修整电路100包括电源VDD(Voltage Drain Drain，漏极电源电压)、第一熔丝电路部分101、第二熔丝电路部分102和控制电路(CONTROL CIRCUIT)。第一熔丝电路部分101包括：熔丝电阻F1、开关管MN0、开关管MN3、开关管MN4和二输入与非门U4。第二熔丝电路部分102包括：熔丝电阻F2、开关管MN6、开关管MN7、开关管MN8和二输入与非门U8。

由于第一熔丝电路部分101和第二熔丝电路部分102的电路结构相同，故下文以第一熔丝电路部分101为例进行说明。如图1所示，熔丝电阻F1一端接电源VDD(Voltage DrainDrain，漏极电源电压)，另一端接NMOS管(开关管)MN0，开关管MN0的栅极由TRIM信号经过反相器U1和U2控制，TRIM信号控制MN0的导通和关断，MN0的另一端接地。当开关管MN0导通时，电源VDD、熔丝电阻F1、开关管MN0和接地端GND形成通路，流过熔丝电阻F1的电流足以使熔丝电阻F1熔断。

开关管MN4为OUT信号控制导通或截止的一个开关晶体管，与提供电流偏置的开关管MN3相连。熔丝电阻F1、MN0的漏极、MN4的漏极共同连接到一个二输入与非门U4，二输入与非门U4的另一端为复位信号RESET。

当复位信号RESET为低电平时，输出信号OUT为高电平，开关管MN4导通，当熔丝电阻F1未被熔断时，电源VDD、熔丝电阻F1、开关管MN4、开关管MN3和接地端GND形成通路，由于熔丝电阻F1未被熔断时，阻值较小，例如：几十欧姆，因此熔丝电阻F1两端压差较低，二输入与非门U4的一端I0为高电平。当复位信号RESET由低变高时，输出信号OUT由I0信号电平决定。熔丝未被熔断时，I0为高电平，输出信号OUT输出为低电平，开关管MN4截止，熔丝电阻F1的通路关闭，不会有电流流过熔丝电阻F1，减小了电路功耗。

然而，当熔丝电阻F1被熔断时，I0信号为低电平，输出信号OUT为高电平，由于电源VDD、熔丝电阻F1、开关管MN0和接地端GND形成的熔丝通路并未关闭，也就是，开关管MN0并未完全截止，尽管熔断的熔丝电阻F1存在几千欧姆的电阻，还是会有漏电流存在于熔丝电阻F1、开关管MN4、开关管MN3和接地端GND形成的熔丝通路中。

对于图1所示的熔丝修整电路100来说，在熔丝电阻F1未被熔断时，熔丝通路不会产生电流功耗，但是熔丝电阻F1熔断后，能够读取熔丝电阻F1的熔丝读取通路中仍然会有漏电流的存在，也就是说，图1所示的熔丝修整电路100中，熔丝读取通路未被完全关闭，即，未关闭读取熔丝电阻F1的状态对应的相关通路。在熔丝修整电路100包括多个熔丝电阻的情况下，或者，集成电路中包括多个熔丝修整电路100的情况下，会增加集成电路的功耗。

在一些实施例中，这里的熔丝电阻F1在熔丝修整电路100里面可以是一段电阻或者是一段金属连线，一般可以是一段很窄的连线，这样其本身的过直流电流的能力较弱。当这样的连线通过大电流时候其会被熔断。示例性地，熔断可以是熔丝电阻F1被烧断或者因为电迁移而电阻变得较大，例如，远大于特定参考电阻的阻值。

在一些实施例中，通过在熔丝电阻F1两端加压将熔丝电阻F1熔断的动作叫做烧录或者编程。其中，熔丝电阻F1的烧录过程不可逆。在一些实施例中，可以根据熔丝电阻的阻值、熔丝电阻的状态判断熔丝电阻是否已熔断，熔丝电阻未熔断前的低阻值状态可以是逻辑状态“0”，熔断后的高阻值状态可以是逻辑状态“1”。

为了解决图1所涉及的熔丝电阻熔断后，熔丝电阻对应的熔丝通路存在漏电流的问题，本申请实施例提供了一种熔丝修整电路，在熔丝修整电路中，对经过熔丝电阻形成的熔丝读取通路，也就是，能够读取熔丝电阻的状态对应的通路，设置对应的开关单元，该开关单元能够实现各个熔丝读取通路的导通和关闭。对各个开关单元设置开关控制单元，用于控制开关单元的开启和断开，在芯片上电完成后，开关控制单元根据芯片上电后的信号控制各个开关单元处于断开状态，使得各个熔丝读取通路关闭，也就是，能够读取熔丝电阻的状态对应的通路都会关闭，在集成电路的运行过程中，熔丝读取通路不会再有电流经过，不会产生功耗，能够减小整个集成电路的功耗。

在一些实施例中，在包括熔丝修整电路的集成电路(芯片)进行上电的过程中，开关控制单元能够根据集成电路生成的信号控制各个开关单元处于连接状态，使得熔丝读取通路导通，通过熔丝读取通路得到熔丝电阻对应的逻辑信号或者判断熔丝电阻是否熔断。

下面参考图2，图2示出了一种本申请实施例的熔丝修整电路200的示例。图2所示的熔丝修整电路200包括：电源VDD、接地VSS(Voltage Series Series，公共接地端电压)、熔丝电阻201、反相延时单元202、共栅放大器单元203、参考电阻单元204、控制熔丝烧录单元205、第一开关单元206、第二开关单元207、第三开关单元208、反相器传输单元209、锁存单元210以及参考电流源211和偏置电流源212。

图2所示的熔丝修整电路200中，熔丝修整电路200的熔丝电阻201熔断后，反相延时单元202能够通过变换时序信号，控制第一开关单元206、第二开关单元207、第三开关单元208断开，使得熔丝修整电路200中能够读取熔丝电阻201的的状态对应的通路都会关闭，即使在熔丝电阻201熔断后，也不会再有电流经过熔丝修整电路200中能够读取熔丝电阻201的状态对应的通路。

示例性地，熔丝电阻R_FUSE201具有阻值R_FUSE，例如：熔丝电阻R_FUSE201的阻值在未熔断时可以是几十欧姆，熔断后可以是兆欧姆量级或者千欧姆量级。

示例性地，控制熔丝烧录单元205包括开关管PM4(作为第十开关管)以及电阻R1，用于控制烧录或熔断熔丝电阻201。熔丝电阻201与控制熔丝烧录单元205，熔丝电阻201与控制熔丝烧录单元205的一端相接节点C(作为第三节点)，熔丝电阻201的另一端与电源VDD连接。当需要烧录熔丝电阻201时，通过设置控制信号FUSE_EN在开关管PM4上加电压，电源VDD、熔丝电阻201、开关管PM4和接地VSS形成通路，使得流过熔丝电阻201的电流熔断熔丝电阻201，熔丝电阻201的阻值变得非常大，即，熔丝电阻201处于开路。当不需要烧断熔丝电阻201时，通过设置控制信号FUSE_EN悬空，由于电阻R1的存在，开关管PM4的栅极接地，开关管PM4截止，也就是，电源VDD、熔丝电阻201、开关管PM4和接地VSS不会形成通路。

示例性地，反相延时单元202，包括：延时器2021、延时器2022、反相器2023、反相器2024和反相器2025。用于对包括熔丝修整电路200的集成电路对应的上电复位信号RST进行反相和延时，输出时钟信号CLK和使能读信号READ_EN、控制开关管NM3的信号EN_BAR。如图3所示，在包括熔丝修整电路200的集成电路进行缓慢上电过程中，上电复位信号RST一直为低电平，输出时钟信号CLK为低电平，READ_EN为高电平，EN_BAR为低电平；当集成电路的电源VDD上升到一稳定值时，RST信号为高，经过一段延时之后，CLK信号变高，再经过一段延时，使能读信号READ_EN为低电平，EN_BAR变高，之后一直保持信号电平不变。

示例性地，参考电阻单元204，包括：参考电阻R_REF、电阻R_MR和开关管PM0(作为第十二开关管)，用于通过测试信号EN_MR控制开关管PM0，调节参考电阻R_REF和电阻R_MR得到不同的熔丝电阻201对应的熔断阈值。在测试信号EN_MR为1时，开关管PM0截止，熔断阈值＝参考电阻R_REF+电阻R_MR，这样熔断后的熔断阈值的电阻值至少要大于参考电阻R_REF+电阻R_MR才能确定熔丝电阻201熔断。在测试信号EN_MR为0时，开关管PM0导通，使得开关管PM0短路一部分电阻R_MR，熔断阈值＝参考电阻R_REF。

示例性地，共栅放大器单元203包括开关管PM2、开关管PM3、开关管NM1、开关管NM2。偏置电流源212。

示例性地，偏置电流源212包括开关管NM0(作为第十一开关管)。开关管NM0的栅极和共栅放大器单元203的开关管PM2(作为第四开关管)、开关管PM3(作为第五开关管)的栅极相接节点B(作为第二节点)，在参考电阻单元204、开关管PM2、开关管NM1(作为第六开关管)形成通路以及熔丝电阻201、开关管PM3、开关管NM2(作为第七开关管)形成通路时，在上述两个通路上产生偏置电流I_B1，偏置电流I_B1由偏置电流IB镜像得到。

共栅放大器单元203用于根据参考电阻单元204中的参考电阻R_REF和电阻R_MR对应的电阻值(R_ref)以及偏置电流I_B1确定熔丝电阻201对应的熔断阈值(R_FUSE)。共栅放大器单元203的输入端为S1和S2，输入端电压差为ΔV_IN＝I_B1(R_ref-R_FUSE)。共栅放大器单元203的增益为：

示例性地，若开关管PM2、开关管PM3的沟道调制因子λ_p为0.01，V_GS-V_TH为过驱动电压，例如：当驱动电压为0.2时，V_GS-V_TH可以为0.2，则得到共栅放大器单元203的增益约为500。

示例性地，共栅放大器单元203的信号输出为ΔV_OUT＝A_V×ΔV_IN，假如熔丝电阻201熔断时，节点D(作为第四节点)的电压为0.2V，熔丝电阻201未熔断时为2.5V，那么假设翻转点位于中间即 其中，过驱动电压为0.2V，电源电压VDD＝2.75V，偏置电流I_B1为10uA，参考电阻R_REF和电阻R_MR对应的电阻值(R_ref)为2千欧姆，计算得到R_FUSE＝1.77KΩ。熔丝电阻201烧录后的电阻只要大于1.77KΩ，就默认为熔丝电阻201已熔断。

可以看出，通过共栅放大器单元203使得熔丝电阻201烧录的电阻值由兆欧姆量级降低为千欧姆量级，降低了对熔丝电阻201熔断程度的要求，并且可以通过调节参考电阻R_REF和电阻R_MR对应的电阻值(R_ref)得到不同的熔丝电阻201对应的熔断阈值。也就是说，通过本申请实施例的熔丝修整电路200中的共栅放大器单元203可以配置熔丝电阻201熔断阈值，将熔丝电阻201的熔断阈值从兆欧姆量级变为千欧姆量级，使烧录熔丝电阻201更容易，且可靠性较高。

示例性地，第一开关单元206，包括：开关管PM1(作为第一开关管)，开关管PM1由读信号EN_BUF控制，在包括熔丝修整电路200的集成电路进行缓慢上电过程中，反相延时单元202控制读信号EN_BUF为高电平，开关管PM1截止，即，读取熔丝电阻201的电阻值时开关管PM1截止，在集成电路正常工作时开关管PM1导通，将节点A(作为第一节点)与电源VDD相接，使共栅放大器单元203的开关管PM2和开关管PM3截止。示例性地，关闭了参考电阻单元204、开关管PM2、开关管NM1形成的通路以及熔丝电阻201、开关管PM3、开关管NM2形成的通路。

示例性地，第二开关单元207，包括：开关管NM3(作为第二开关管)，开关管NM3由信号EN_BAR控制，在包括熔丝修整电路200的集成电路进行缓慢上电过程中，反相延时单元202控制读信号EN_BAR为低电平，开关管NM3截止，即，读取熔丝电阻201的电阻值时关断，在集成电路正常工作时开关管NM3导通，将节点B与接地VSS相接，即，将节点B接地，使共栅放大器单元203的开关管NM1和开关NM2管子截止。

示例性地，第三开关单元208，包括：开关管NM5(作为第三开关管)，开关管NM5由信号READ_EN控制，在包括熔丝修整电路200的集成电路进行缓慢上电过程中，反相延时单元202控制读信号READ_EN为高电平，开关管NM5导通，在集成电路正常工作时开关管NM5截止，将节点D传递到节点E(作为第五节点)的通路关闭。

示例性地，反相器传输单元209，包括：开关管NM4(作为第九开关管)和开关管PM5(作为第八开关管)。用于将节点D逻辑值传递到E点。在包括熔丝修整电路200的集成电路进行缓慢上电过程中，READ_EN为高电平，开关管NM5导通，节点D为高电平时，传递到节点E为低电平，节点D为低电平，传递到节点E为高电平。在集成电路正常工作时，即，读取熔丝电阻201的电阻值结束，READ_EN为低电平，第三开关单元208的开关管NM5截止，将节点D传递到节点E的通路关闭，节点D由电源VDD直接拉到高电平。

示例性地，锁存单元210，用于在时钟信号CLK的上升沿到来时，锁存节点E的逻辑电平，输出OUT信号给其他电路。

示例性地，上述开关管NM0至开关管NM5为NMOS管，开关管PM0至开关管PM4为PMOS管。

在一些实施例中，具体地，继续参考图2，当包括熔丝修整电路200的集成电路接通电源VDD时，也就是，集成电路进行上电的过程中，上电复位信号RST为低，输出时钟信号CLK为低，使能读信号READ_EN为高，EN_BAR为低，此时，如果熔丝电阻201的电阻值大于熔断阈值时，即，通过参考电阻单元204和共栅放大器单元203确定的熔断阈值，则默认熔丝电阻201已被熔断，节点D为低电平，通过反相器传输单元209输出节点E为高电平；如果熔丝电阻201的电阻值小于熔断阈值时，则确定熔丝电阻201未被熔断，节点D为高电平，通过反相器传输单元209输出节点E为低电平。示例性地，可以通过熔丝电阻201是否被熔断来确定节点D和节点E的逻辑电平。

当上电复位信号RST由低电平变为高电平时，通过反相延时单元202的一个延时器2021控制时钟信号CLK变为高电平，锁存单元210根据时钟信号CLK的上升沿锁存住节点E的逻辑电平。时钟信号CLK再通过一个延时器2022和反相器2023，使能读信号READ_EN变为低电平，第三开关单元208的开关管NM5截止，切断节点D传递到节点E的通路，此时，节点E被参考电流源211拉到高电平并一直保持高电平。

示例性地，使能读信号READ_EN经过一个反相器2024输出EN_BAR为高电平，控制第二开关单元207的开关管NM3导通，将节点B接地，使共栅放大器单元203的开关管NM1和开关NM2管子截止。信号EN_BAR经过一个反相器2025输出EN_BUF为低电平，第一开关单元206的开关管PM1导通，将节点A与电源VDD相接，使共栅放大器单元203的开关管PM2和开关管PM3截止。

示例性地，电源VDD、熔丝电阻201、开关管PM4和接地VSS形成的通路关闭，电源VDD、熔丝电阻201、开关管PM3、开关管NM2和接地VSS形成的通路关闭。通过反相延时单元202控制信号READ_EN延迟于时钟CLK信号，EN_BAR、EN_BUF延迟于READ_EN信号，可以保证锁存单元210锁存的是熔丝电阻201确定的逻辑值，再依次关闭读锁存单元210的状态对应的通路。通过本申请实施例的熔丝修整电路200，集成电路或芯片的上电复位信号RST由低电平变为高电平信号并经过一段延时后，除锁存单元210外，熔丝修整电路200中读熔丝电阻201的通路全部关闭，不会有电流通过熔丝电阻201，降低了熔丝修整电路200，也就是集成电路的功耗。

在一些实施例中，在包括图2所示的熔丝修整电路200的集成电路处于测试模式时，可以控制使能信号EN_MR为1，调节参考电阻单元204的参考电阻R_REF和电阻R_MR得到的熔丝电阻201对应的熔断阈值＝参考电阻R_REF+电阻R_MR，这样，烧录后的熔丝电阻201的电阻值至少要大于参考电阻R_REF+电阻R_MR才能被确认为熔断。在集成电路上电时，如果熔丝电阻201的电阻值小于熔断阈值时，也就是，节点D为高电平，通过反相器传输单元209输出节点E为低电平，这时，可以确定熔丝修整电路200中烧录后的熔丝电阻201的电阻值不满足熔断阈值，在测试模式下，可以确定熔丝修整电路200的熔丝电阻201不合格。

可以看出，现有的电路可能出现测试时，熔丝逻辑判断为“烧断”，但是烧断的熔丝可能出现回退现象，或者受电压和温度的影响，到客户手中，熔丝逻辑可能误判为未“烧断”，降低芯片可靠性。本发明公开一种电熔丝状态检测电路，以在电熔丝处于测试模式下，判断电阻“烧断”的阈值高于正常工作时电阻“烧断”的阈值，为其提供更严格条件以验证电熔丝是否熔断，实现经过工厂测试筛选后的电熔丝，在用户使用时均能够准确可靠的判断电熔丝是否熔断。

图4为本申请实施例的电子设备10的实施方式的结构示意图。如图4所示，本申请实施例提供了一种电子设备10，其包括：芯片11、熔丝修整电路12和底板13。

熔丝修整电路12设置于芯片11内，熔丝修整电路12用于记录芯片11的产生的逻辑值。示例性地，芯片11设置于电子设备10的底板13，这里的底板13可以是PCB(PrintedCircuit Board，印制电路板)。

图5根据本申请实施例示出了一种SoC(System on Chip，片上系统)500的结构示意框图。在图5中，相似的部件具有同样的附图标记。另外，虚线框是更先进的SoC的可选特征。在图5中，SoC 500包括：互连单元550，其被耦合至应用处理器510，这里的应用处理器510可以包括本申请实施例的熔丝修整电路；系统代理单元570；总线控制器单元580；集成存储器控制器单元540；一组或一个或多个协处理器520，其可包括集成图形逻辑、图像处理器、音频处理器和视频处理器；静态随机存取存储器(SRAM)单元530；直接存储器存取(DMA)单元560。在一个实施例中，协处理器520包括专用处理器，诸如例如网络或通信处理器、压缩引擎、GPGPU、高吞吐量MIC处理器、或嵌入式处理器等等。

在附图中，可以以特定布置和/或顺序示出一些结构或方法特征。然而，应该理解，可能不需要这样的特定布置和/或排序。而是，在一些实施例中，这些特征可以以不同于说明性附图中所示的方式和/或顺序来布置。另外，在特定图中包括结构或方法特征并不意味着暗示在所有实施例中都需要这样的特征，并且在一些实施例中，可以不包括这些特征或者可以与其他特征组合。此外，在附图中图示的各个特征可以不是按比例绘制的。相应地，为了清楚起见，各个特征的尺寸可以任意地扩大或缩小。另外，一些附图可能并没有描绘出给定系统、方法或装置的所有部件。贯穿说明书和附图，同样的附图标记可以用于表示同样的特征。

在本申请实施例中，出于描述的目的，“多工器”、“多工”等可以包括“双工器”、“双工”等。

本申请各设备实施例中提到的各单元/模块都是逻辑单元/模块，在物理上，一个逻辑单元/模块可以是一个物理单元/模块，也可以是一个物理单元/模块的一部分，还可以以多个物理单元/模块的组合实现，这些逻辑单元/模块本身的物理实现方式并不是最重要的，这些逻辑单元/模块所实现的功能的组合才是解决本申请所提出的技术问题的关键。此外，为了突出本申请的创新部分，本申请上述各设备实施例并没有将与解决本申请所提出的技术问题关系不太密切的单元/模块引入，这并不表明上述设备实施例并不存在其它的单元/模块。

在本申请实施例中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。

虽然通过参照本申请的某些优选实施例，已经对本申请进行了图示和描述，但本领域的普通技术人员应该明白，可以在形式上和细节上对其作各种改变，而不偏离本申请的精神和范围。

Claims (20)

1.一种芯片，所述芯片包括熔丝修整电路，其特征在于，所述熔丝修整电路包括熔丝读取通路、熔丝烧录通路和开关控制单元；

所述熔丝读取通路包括第一熔丝电阻、共栅放大器单元、反相器传输单元、锁存单元和至少一个开关单元；

在芯片上电过程中，所述开关控制单元导通所述熔丝读取通路，确定经过所述第一熔丝电阻的第一逻辑信号；芯片上电完成后，所述开关控制单元关闭所述熔丝读取通路；

芯片正常工作时，在所述芯片无需烧录时，所述熔丝烧录通路断开；

芯片正常工作时，在所述芯片烧录时，所述熔丝烧录通路导通熔断所述第一熔丝电阻。

2.根据权利要求1所述的芯片，其特征在于，包括：所述共栅放大器单元用于根据所述第一熔丝电阻的熔断状态确定所述第一逻辑信号；

所述反相器传输单元连接所述共栅放大器单元，用于反转所述第一逻辑信号得到第二逻辑信号；

所述锁存单元连接所述反相器传输单元，用于锁存所述第二逻辑信号。

3.根据权利要求2所述的芯片，其特征在于，所述开关单元包括第一开关单元，第二开关单元和第三开关单元，其中，所述第一开关单元包括第一开关管，所述第二开关单元包括第二开关管，所述第三开关单元包括第三开关管。

4.根据权利要求3所述的芯片，其特征在于，所述共栅放大器单元包括第四开关管、第五开关管、第六开关管和第七开关管，其中，所述第四开关管和第五开关管的栅极连接于第一节点，所述第六开关管和第七开关管的栅极连接于第二节点，所述第五开关管的输入端和所述第一熔丝电阻连接于第三节点，所述第五开关管的输出端和所述第七开关管的输入端连接于第四节点。

5.根据权利要求4所述的芯片，其特征在于，所述反相器传输单元包括第八开关管和第九开关管，其中，所述第八开关管的输出端和第九开关管的输入端连接于第五节点。

6.根据权利要求5所述的芯片，其特征在于，还包括：所述开关控制单元用于根据所述芯片上电过程中的信号，生成第一开关信号、第二开关信号和第三开关信号。

7.根据权利要求6所述的芯片，其特征在于，在所述第一开关信号为低电平，所述第一开关单元的第一开关管导通，所述第二开关信号为高电平，所述第二开关单元的第二开关管导通，所述第三开关信号为低电平，所述第三开关单元的第三开关管截止。

8.根据权利要求7所述的芯片，其特征在于，在所述第一开关单元的第一开关管和第二开关管导通时，所述第一节点为高电平，所述第二节点为低电平，所述第五开关管和所述第七开关管断开，使得所述熔丝读取通路关闭。

9.根据权利要求8所述的芯片，其特征在于，在所述第三开关单元的第三开关管截止时，所述反相器传输单元的第八开关管和第九开关管截止，使得所述第四节点与所述第五节点断开。

10.根据权利要求9所述的芯片，其特征在于，还包括：控制熔丝烧录单元，用于控制烧录所述第一熔丝电阻，其中，所述控制熔丝烧录单元包括第十开关管和第一电阻，所述第十开关管的输入端和所述第一熔丝电阻连接于所述第三节点，所述第一熔丝电阻、所述第十开关管形成所述熔丝烧录通路。

11.根据权利要求10所述的芯片，其特征在于，在未对所述第十开关管的栅极施加熔丝烧录信号时，所述第十开关管截止，使得所述熔丝烧录通路关闭，在对所述第十开关管的栅极施加熔丝烧录信号时，所述第十开关管导通，所述第一熔丝电阻进行烧录。

12.根据权利要求6所述的芯片，其特征在于，在所述芯片上电过程中的信号为低电平，所述信号调整单元的第一反相器、第二反相器和第三反相器调整所述第一开关信号为高电平，所述第一开关单元的第一开关管截止，调整所述第二开关信号为低电平，所述第二开关单元的第二开关管截止，调整所述第三开关信号为高电平，所述第三开关单元的第三开关管导通。

13.根据权利要求12所述的芯片，其特征在于，在所述第一开关单元的第一开关管和第二开关管截止时，所述第一节点为低电平，所述第二节点为高电平，所述第一熔丝电阻、所述第五开关管和所述第七开关管形成第一通路，使得所述第三节点和所述第四节点的逻辑信号相同，得到所述第四节点对应的所述第一逻辑信号。

14.根据权利要求13所述的芯片，其特征在于，在所述第三开关单元的第三开关管导通时，所述反相器传输单元的第八开关管和第九开关管导通，使得所述第一逻辑信号从所述第四节点传输至所述第五节点，锁存单元保存所述第五节点对应的所述第二逻辑信号，其中，所述第二逻辑信号与所述第一逻辑信号的逻辑值相反。

15.根据权利要求8所述的芯片，其特征在于，还包括：偏置电流源，所述偏置电流源包括第十一开关管，所述第十一开关管的栅极与所述第六开关管和第七开关管的栅极连接于所述第二节点。

16.根据权利要求15所述的芯片，其特征在于，还包括：参考电阻单元，所述参考电阻单元包括：第一参考电阻、第二参考电阻和第十二开关管，所述第二参考电阻与所述第四开关管的输入端连接。

17.根据权利要求16所述的芯片，其特征在于，在测试模式中，所述第一开关单元的第一开关管和第二开关管截止时，所述第十二开关管导通，所述偏置电流源，所述第一熔丝电阻、所述第五开关管和所述第七开关管形成第三通路，所述偏置电流源，所述参考电阻单元、所述第四开关管和所述第六开关管形成第四通路，其中，所述第三通路和所述第四通路分别流过第一偏置电流和第二偏置电流，所述第一偏置电流和所述第二偏置电流相同。

18.根据权利要求17所述的芯片，其特征在于，在所述第十二开关管的栅极的电压为高电平时，所述第一熔丝电阻的熔断阈值为所述第一参考电阻和所述第二参考电阻的电阻值总和。

19.根据权利要求18所述的芯片，其特征在于，在所述第十二开关管的栅极的电压为低电平时，所述第一熔丝电阻的熔断阈值为所述第一参考电阻的电阻值。

20.一种电子设备，其特征在于，包括权利要求1-19中任一项所述的芯片。