CN116682468A - 灵敏放大模块、读出电路及存储器 - Google Patents

Abstract

本发明提供一种灵敏放大模块、读出电路及存储器，包括：锁存单元、传输门、第一传输单元及第二传输单元；锁存单元的第一存锁存节点通过第一传输单元连接第一位线，第二锁存节点通过第二传输单元连接第二位线；传输门的一端连接锁存结构的零电位参考点，另一端接地，用于拉低零电位参考点，放大输入的信号；第一传输单元、第二传输单元及传输门受控于灵敏放大模块的使能信号。本发明采用传输门作为下拉开关，导通电阻小，在增加导通能力的同时也能减小导通功耗，提供高效的输出驱动能力；可采用单端读出的方式，减小反相器数量，进而减小面积；同时还可从反相器级数较少的一端读出数据，进一步提高速度、减小面积。

Description

灵敏放大模块、读出电路及存储器

技术领域

本发明涉及集成电路设计领域，特别是涉及一种灵敏放大模块、读出电路及存储器。

背景技术

静态随机存取存储器(Static Random-Access Memory，SRAM)是一种设置于CPU与主存间的高速缓存，这种存储器只要保持通电，里面储存的数据就可以恒常保持。灵敏放大器(Sense Amplifier，SA)广泛适用于需要高速读出的存储电路中，如SRAM，用于读出数据的放大处理；灵敏放大器是存储器中的关键电路，它的性能直接影响存储器的读取速度。

因此，如何改进灵敏放大器以进一步提高现有存储器的读取速度，已成为本领域技术人员亟待解决的技术问题之一。

应该注意，上面对技术背景的介绍只是为了方便对本申请的技术方案进行清楚、完整的说明，并方便本领域技术人员的理解而阐述的。不能仅仅因为这些方案在本申请的背景技术部分进行了阐述而认为上述技术方案为本领域技术人员所公知。

发明内容

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种灵敏放大模块、读出电路及存储器，用于解决现有技术中存储器的读取速度有待进一步提高的问题。

为实现上述目的及其他相关目的，本发明提供一种灵敏放大模块，所述灵敏放大模块至少包括：

锁存单元、传输门、第一传输单元及第二传输单元；

所述锁存单元的第一存锁存节点通过所述第一传输单元连接第一位线，第二锁存节点通过所述第二传输单元连接第二位线；

所述传输门的一端连接所述锁存结构的零电位参考点，另一端接地，用于拉低所述零电位参考点，放大输入的信号；

所述第一传输单元、所述第二传输单元及所述传输门受控于所述灵敏放大模块的使能信号。

可选地，所述锁存单元包括第一PMOS管、第二PMOS管、第一NMOS管及第二NMOS管；

所述第一PMOS管及所述第二PMOS管的源极连接电源电压；所述第一PMOS管的漏极、所述第一NMOS管的漏极、所述第二PMOS管的栅极及所述第二NMOS管的栅极连接在一起，作为所述第一锁存节点；所述第一PMOS管的栅极、所述第一NMOS管的栅极、所述第二PMOS管的漏极及所述第二NMOS管的漏极连接在一起，作为第二锁存节点；所述第一NMOS管及所述第二NMOS管的源极作为所述零电位参考点。

可选地，所述第一传输单元为第三PMOS管，所述第三PMOS管的一端连接所述第一锁存节点，另一端连接所述第一位线，控制端连接所述使能信号的反信号。

可选地，所述第二传输单元为第四PMOS管，所述第四PMOS管的一端连接所述第二锁存节点，另一端连接所述第二位线，控制端连接所述使能信号的反信号。

可选地，所述传输门包括第三NMOS管及第五PMOS管；所述第三NMOS管与所述第五PMOS管并联，一端连接所述零电位参考点，另一端接地，所述第三NMOS管的栅极连接所述使能信号的反信号，所述第五PMOS管的栅极连接所述使能信号。

为实现上述目的及其他相关目的，本发明还提供一种读出电路，所述读出电路至少包括：

读出模块及上述灵敏放大模块；所述读出模块连接于所述灵敏放大模块的输出端，用于将所述灵敏放大模块中的信号转换为数字信号并读出。

可选地，所述读出模块的输入端连接所述第一锁存节点及所述第二锁存节点，输出端输出读取的数据；所述读出模块包括第一缓冲器、第二缓冲器、第四NMOS管、第六PMOS管、第一锁存器及第三缓冲器；

所述第一缓冲器的输入端连接所述第一锁存节点，输出端连接所述第四NMOS管的栅极；所述第二缓冲器的输入端连接所述第二锁存节点，输出端连接所述第六PMOS管的栅极；

所述第六PMOS管的源极连接电源电压，漏极连接所述第四NMOS管的漏极，所述第四NMOS管的源极接地；

所述第一锁存器的输入端连接所述第六PMOS管的漏极和所述第四NMOS管的源极，输出端连接所述第三缓冲器的输入端；所述第三缓冲器的输出端输出读取的数据；

其中，所述第一缓冲器与所述第二缓冲器的输出信号反相。

可选地，所述读出模块的输入端连接所述第一锁存节点或所述第二锁存节点，输出端输出读取的数据；所述读出模块包括第四缓冲器、第二锁存器及第五缓冲器；

所述第四缓冲器的输入端连接所述第一锁存节点或所述第二锁存节点，输出端连接所述第二锁存器的输入端；所述第五缓冲器的输入端连接所述第二锁存器的输出端，输出读取的数据。

更可选地，各缓冲器包括至少一级反相器，当缓冲器包括至少两级反相器时各级反相器依次级联。

为实现上述目的及其他相关目的，本发明还提供一种存储器，所述存储器至少包括：

存储阵列、选通控制电路及上述读出电路；

所述选通控制电路连接所述存储阵列及所述读出电路，为所述存储阵列及所述读出电路提供控制信号；

所述读出电路连接所述存储阵列，用于读出所述存储阵列中存储的数据。

如上所述，本发明的灵敏放大模块、读出电路及存储器，具有以下有益效果：

1、本发明的灵敏放大模块、读出电路及存储器采用传输门作为下拉开关，导通电阻比单个MOS管本身小，在增加导通能力的同时也能减小导通功耗，为单个输入逻辑电平控制的灵敏放大模块提供高效的输出驱动能力。

2、本发明的灵敏放大模块、读出电路及存储器可采用单端读出的方式，减小反相器数量，进而减小面积；同时还可从反相器级数较少的一端读出数据，进一步提高速度、减小面积。

附图说明

图1显示为本发明的灵敏放大模块的结构示意图。

图2显示为本发明的读出电路的一种结构示意图。

图3显示为本发明的读出电路的另一种结构示意图。

图4显示为本发明的存储器的结构示意图。

图5显示为对比例的灵敏放大结构的示意图。

图6显示为使能信号的波形示意图。

图7显示为位线信号的波形示意图。

图8显示为本发明的灵敏放大模块锁存节点的波形示意图。

图9显示为对比例的灵敏放大结构锁存节点的波形示意图。

图10显示为位线信号的波形示意图。

图11显示为使能信号的波形示意图。

图12显示为本发明的输出端波形示意图。

图13显示为对比例的输出端波形示意图。

元件标号说明

1 读出电路

11 灵敏放大模块

111 锁存单元

112 传输门

113 第一传输单元

114 第二传输单元

12 读出模块

121 第一缓冲器

122 第二缓冲器

123 第一锁存器

124 第三缓冲器

125 第四缓冲器

126 第二锁存器

127 第五缓冲器

2 存储阵列

3 选通控制电路

具体实施方式

以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。

请参阅图1～图13。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。

如图1所示，本发明提供一种灵敏放大模块11，所述灵敏放大模块11包括：

锁存单元111、传输门112、第一传输单元113及第二传输单元114。

如图1所示，所述锁存单元111的第一存锁存节点q1通过所述第一传输单元113连接第一位线，第二锁存节点q2通过所述第二传输单元114连接第二位线。

具体地，在本实施例中，所述锁存单元111包括第一PMOS管MP1、第二PMOS管MP2、第一NMOS管MN1及第二NMOS管MN2。所述第一PMOS管MP1及所述第二PMOS管的源极连接电源电压VDD；所述第一PMOS管MP1的漏极、所述第一NMOS管MN1的漏极、所述第二PMOS管MP2的栅极及所述第二NMOS管MN2的栅极连接在一起，作为所述第一锁存节点q1；所述第一PMOS管的栅极MP1、所述第一NMOS管MN1的栅极、所述第二PMOS管MP2的漏极及所述第二NMOS管MN2的漏极连接在一起，作为第二锁存节点q2；所述第一NMOS管MN1及所述第二NMOS管MN2的源极作为所述零电位参考点。

需要说明的是，任意能实现锁存功能的电路结构均适用于本发明，不以本实施例为限。

如图1所示，所述第一传输单元113的一端连接所述第一锁存节点q1，另一端连接所述第一位线BL，受控于所述灵敏放大模块11的使能信号Ven；当所述使能信号Ven有效时所述第一传输单元113断开(不传输信号)，当所述使能信号Ven无效时所述第一传输单元113导通(传输信号)。

具体地，在本实施例中，所述第一传输单元113采用第三PMOS管MP3实现，所述第三PMOS管MP3的一端连接所述第一锁存节点q1，另一端连接所述第一位线BL，控制端连接所述灵敏放大模块11的使能信号Ven的反信号Venb(由所述使能信号Ven经过反相器not1得到)；所述第三PMOS管MP3的源、漏极可互换使用，在此不一一赘述。

如图1所示，所述第二传输单元114的一端连接所述第一锁存节点q2，另一端连接所述第二位线BLB，受控于所述灵敏放大模块11的使能信号Ven；当所述使能信号Ven有效时所述第二传输单元114断开(不传输信号)，当所述使能信号Ven无效时所述第二传输单元114导通(传输信号)。

具体地，在本实施例中，所述第二传输单元114采用第四PMOS管MP4实现，所述第四PMOS管MP4的一端连接所述第二锁存节点q2，另一端连接所述第二位线BLB，控制端连接所述灵敏放大模块11的使能信号Ven的反信号Venb；所述第四PMOS管MP4的源、漏极可互换使用，在此不一一赘述。

需要说明的是，所述第一传输单元113及所述第二传输单元114可基于任意能在所述使能信号Ven无效时传输信号的电路结构实现，不以本实施例为限；在本实施例中，所述第一传输单元113及所述第二传输单元114均采用PMOS管实现，可有效加快传输高电平信号的速度，在其他应用中可根据需要设置所述第一传输单元113及所述第二传输单元114的结构及器件类型。在本实施例中，所述第一位线为BL，所述第二位线为BLB，在实际使用中，两者对应关系可互换，不以本实施例为限。

如图1所示，所述传输门112的一端连接所述锁存结构111的零电位参考点，另一端接地VSS，用于拉低所述零电位参考点，放大输入的信号。所述传输门112受控于所述使能信号Ven，当所述使能信号Ven有效时所述传输门112导通，当所述使能信号Ven无效时所述传输门112断开。

具体地，所述传输门112包括第三NMOS管MN3及第五PMOS管MP5；所述第三NMOS管MN3与所述第五PMOS管MP5并联，一端连接所述零电位参考点，另一端接地VSS，所述第三NMOS管MN3的栅极连接所述使能信号Ven的反信号Venb，所述第五PMOS管MP5的栅极连接所述使能信号Ven。所述第三NMOS管MN3及所述第五PMOS管MP5的源、漏极可互换使用，所述传输门112是双向开关。作为示例，所述第三NMOS管MN3与所述第五PMOS管MP5的漏极连接所述零电位参考点，所述第三NMOS管MN3与所述第五PMOS管MP5的源极接地VSS；作为另一示例，所述第三NMOS管MN3的漏极连接所述零电位参考点，第三NMOS管MN3的源极接地VSS，所述第五PMOS管MP5的源极连接所述零电位参考点，所述第五PMOS管MP5的漏极接地；在此不一一赘述。

所述灵敏放大模块11的工作原理如下：

当所述使能信号Ven为“1”(无效)时，所述灵敏放大模块11不工作，此时，所述第三PMOS管MP3及所述第四PMOS管MP4导通，所述传输门112断开，所述零电位参考点悬空；所述第一位线BL与所述第二位线BLB上的信号通过所述第三PMOS管MP3及所述第四PMOS管MP4传输至所述锁存结构111，当所述第一位线BL与所述第二位线BLB形成足够压差(根据具体工艺确定)时，所述使能信号Ven跳变为“0”(有效)，所述灵敏放大模块11工作；所述第三PMOS管MP3及所述第四PMOS管MP4关断，所述传输门112导通，所述零电位参考点被迅速下拉，所述第一锁存节点q1与所述第二锁存节点q2的差分电压迅速放大，最终将两个差分信号输出为“0”和“1”。

需要说明的是，单个NMOS管和单个PMOS管本身可以作为开关，在本发明中，将NMOS管与PMOS管并联后作为开关，其优势具体体现在：CMOS传输门可用于切换通过全范围电压(VSS到VDD)的模拟和数字信号，将NMOS管和PMOS管并联在一起意味着将NMOS管传输逻辑“0”的优势和PMOS管传输逻辑“1”的优势相结合。当其中一个MOS管由于栅极驱动而变得较不导通时，另一个MOS接管并变得更导通，且两个导通电阻并联与单个MOS管本身比更小，增加导通能力的同时也能减小导通功耗，为单个输入逻辑电平控制的灵敏放大模块11提供高效的输出驱动能力，因此本发明的灵敏放大模块结构应用于整个memory系统能够提高读出速度。

如图2及图3所示，本发明还提供一种读出电路1，所述读出电路1包括：

上述灵敏放大模块11及读出模块12。

如图2及图3所示，所述灵敏放大模块11用于放大信号，具体结构及工作原理参见上文，在此不一一赘述。

如图2及图3所示，所述读出模块12连接于所述灵敏放大模块11的输出端，用于将所述灵敏放大模块11中的信号转换为数字信号并读出。

具体地，如图2所示，作为一示例，所述读出模块12的输入端连接所述第一锁存节点q1及所述第二锁存节点q2，输出端Q输出读取的数据。所述读出模块12包括第一缓冲器121、第二缓冲器122、第四NMOS管MN4、第六PMOS管MP6、第一锁存器123及第三缓冲器124。所述第一缓冲器121的输入端连接所述第一锁存节点q1，输出端连接所述第四NMOS管MN4的栅极；所述第二缓冲器122的输入端连接所述第二锁存节点q2，输出端连接所述第六PMOS管MP6的栅极。所述第六PMOS管MP6的源极连接电源电压VDD，漏极连接所述第四NMOS管MN4的漏极，所述第四NMOS管MN4的源极接地VSS；所述第一锁存器123的输入端连接所述第六PMOS管MP6和所述第四NMOS管的漏极，输出端连接所述第三缓冲器124的输入端；所述第三缓冲器124的输出端Q输出读取的数据；其中，所述第一缓冲器121与所述第二缓冲器122的输出信号反相，在本示例中，所述第一缓冲器121包括依次级联的三个反相器not2、not3及not4，所述第二缓冲器122包括依次级联的两个反相器not5、not6，在实际使用中可根据需要配置所述第一缓冲器121及所述第二缓冲器122中反相器的数量以及输出信号的极性，不以本示例为限。在本示例中，所述第一锁存器123采用两个反相器not7、not8实现，反相器not7、not8首尾交叉耦合形成锁存器，在实际使用中，任意能实现锁存的数字电路均适用。在本示例中，所述第三缓冲器124采用一级反相器not9实现，在实际使用中也可根据需要配置两个及以上反相器，各反相器级联，以此调整输出信号的极性。

具体地，如图3所示，作为另一示例，所述读出模块12的输入端连接所述第一锁存节点q1，输出端Q输出读取的数据。所述读出模块12包括第四缓冲器125、第二锁存器126及第五缓冲器127。所述第四缓冲器125的输入端连接所述第一锁存节点q1，输出端连接所述第二锁存器126的输入端；所述第五缓冲器127的输入端连接所述第二锁存器126的输出端，输出读取的数据。在本示例中，所述第四缓冲器125包括依次级联的三个反相器not10、not11及not12，在实际使用中，可根据需要配置所述第四缓冲器125中反相器的数量以及输出信号的极性，不以本示例为限。在本示例中，所述第二锁存器126采用两个反相器not13、not14实现，所述第五缓冲器127采用一级反相器not15实现，参见上一示例，在此不一一赘述。本示例的读出模块12的输入端也可连接于所述第二锁存节点q2，所述第四缓冲器125及所述第五缓冲器127中反相器的数量及输出信号极性根据需要设定，在此不一一赘述。需要说明的是，在本示例中，由于所述灵敏放大模块11的结构是完全对称的，存储的信号是差分信号，读出模块12从第一锁存节点q1或第二锁存节点q2都能读出数据；因此，读出模块12只使用一端，即保留第一锁存q1到Q的通路，删除第二锁存节点q2到Q的通路(q2悬空)或者保留第二锁存q2到Q的通路，删除第一锁存节点q1到Q的通路(q1悬空)；这样做不仅能实现读“0”、读“1”操作，整个系统还能减少了反相器的使用，进一步可选择串联反相器级数较少的一路读出数据(通过锁存节点q1和q2完全翻转输出到Q端的时间来确定速度快慢)，对速度和面积都有一定的提高。

以图2为例说明本发明的读出模块12的工作原理：

经过所述灵敏放大模块11后，所述第一锁存节点q1与所述第二锁存节点q2的信号为两个差分信号“0”和“1”；假定所述第一锁存节点q1为“0”，所述第二锁存节点q2为“1”，则所述第六PMOS管MP6的栅极电压为“1”，所述第四NMOS管MN4的栅极电压为“1”，所述第六PMOS管MP6关闭，所述第四NMOS管MN4导通，此时所述第六PMOS管MP6与所述第四NMOS管MN4的漏极被下拉至“0”，最终输出端Q为“1”，此为读“1”的过程；假定所述第一锁存节点q1为“1”，所述第二锁存节点q2为“0”，则所述第六PMOS管MP6的栅极电压为“0”，所述第四NMOS管MN4的栅极电压为“0”，所述第六PMOS管MP6导通，所述第四NMOS管MN4关闭，此时所述第六PMOS管MP6与所述第四NMOS管MN4的漏极被上拉至“1”，最终输出端为“0”，此为读“0”的过程。

需要说明的是，在本示例中，所述输出端Q的极性与所述第二锁存节点q2的极性一致，在实际使用中，所述输出端Q的极性也可与所述第一锁存节点q1的极性一致，不以本实施例为限。

如图4所示，本发明还提供一种存储器，所述存储器包括：存储阵列2、选通控制电路3及所述读出电路1。

如图4所示，所述选通控制电路3连接所述存储阵列2及所述读出电路1，为所述存储阵列2及所述读出电路3提供控制信号。其中，提供的控制信号包括但不限于行选信号、列选信号、使能信号、复位信号，在此不一一赘述。

如图4所示，所述读出电路1连接所述存储阵列2，用于读出所述存储阵列1中存储的数据。

需要说明的是，所述读出电路1的结构及工作原理参见上文，在此不一一赘述。

本发明的灵敏放大模块11通过传输门增加导通能力、减小导通功耗，加快放大速度，应用于存储器(例如SRAM)读电路中时能减小读出延时和读出功耗，提高读出速度。如图5所示为一种作为对比例的灵敏放大结构，与本发明的灵敏放大模块11的不同之处在于，采用单个NMOS管实现所述零电位参考点的下拉，导通条件为NMOS的VGS有一定的压差，VGS大于一定的值才会导通，导通后会有导通电阻的存在，电流就会在这个电阻上消耗能量。如图6及图7所示，对本发明的灵敏放大模块11及对比例的灵敏放大结构分别进行测试，初始状态所述使能信号Ven为“1”(无效)，随后在500ps处所述第二位线BLB上的电压从高电平逐渐下拉，当所述第一位线BL与所述第二位线之间形成足够的压差且所述使能信号的反信号Venb的上升沿到来时，如图8所示，本发明的灵敏放大模块完全下拉(完全下拉指低电平的锁存节点的电压下拉至电源电压的20％～5％，根据需要配置)所需的时间为13.6ps，如图9所示，对比例的灵敏放大结构完全下拉所需的时间为16.2ps(在本实施例中下拉q2)，可见本发明放大的速度快了2.6ps。因此，本发明的灵敏放大模块11的放大速度比对比例的灵敏放大结构快了19.12％，优势明显。

为进一步突出本发明的优势点，将本发明的灵敏放大模块11和对比例的灵敏放大结构运用于本发明的读出电路中(即与本发明的读出模块12配合使用)，如图10所示，当所述第二位线BLB保持高电平，所述第一位线BL下拉时输入“1”；当所述第二位线BLB下拉，所述第一位线BL保持高电平时输入“0”。如图11所示，所述使能信号的反信号Venb高电平时所述灵敏放大模块工作。图12为本发明的输出端波形，图13为对比例的输出波形，从波形中对比两种读出速度可见，读“1”的时候，本发明的读电路的读出速度比对比例的快5.80％；读“0”的时候，本发明的读电路的读出速度比对比例的快6.33％。因此，将本发明的灵敏放大模块应用于整个memory系统依然具有较大的优势。需要说明的是，图6～图13的横坐标为时间，纵坐标为电压。

综上所述，本发明提供一种灵敏放大模块、读出电路及存储器，包括：锁存单元、传输门、第一传输单元及第二传输单元；所述锁存单元的第一存锁存节点通过所述第一传输单元连接第一位线，第二锁存节点通过所述第二传输单元连接第二位线；所述传输门的一端连接所述锁存结构的零电位参考点，另一端接地，用于拉低所述零电位参考点，放大输入的信号；所述第一传输单元、所述第二传输单元及所述传输门受控于所述灵敏放大模块的使能信号。本发明的灵敏放大模块、读出电路及存储器采用传输门作为下拉开关，导通电阻比单个MOS管本身小，在增加导通能力的同时也能减小导通功耗，为单个输入逻辑电平控制的灵敏放大模块提供高效的输出驱动能力。本发明的灵敏放大模块、读出电路及存储器可采用单端读出的方式，减小反相器数量，进而减小面积；同时还可从反相器级数较少的一端读出数据，进一步提高速度、减小面积。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。

上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (10)

1.一种灵敏放大模块，其特征在于，所述灵敏放大模块至少包括：

锁存单元、传输门、第一传输单元及第二传输单元；

所述锁存单元的第一存锁存节点通过所述第一传输单元连接第一位线，第二锁存节点通过所述第二传输单元连接第二位线；

所述传输门的一端连接所述锁存结构的零电位参考点，另一端接地，用于拉低所述零电位参考点，放大输入的信号；

所述第一传输单元、所述第二传输单元及所述传输门受控于所述灵敏放大模块的使能信号。

2.根据权利要求1所述的灵敏放大模块，其特征在于：所述锁存单元包括第一PMOS管、第二PMOS管、第一NMOS管及第二NMOS管；

所述第一PMOS管及所述第二PMOS管的源极连接电源电压；所述第一PMOS管的漏极、所述第一NMOS管的漏极、所述第二PMOS管的栅极及所述第二NMOS管的栅极连接在一起，作为所述第一锁存节点；所述第一PMOS管的栅极、所述第一NMOS管的栅极、所述第二PMOS管的漏极及所述第二NMOS管的漏极连接在一起，作为第二锁存节点；所述第一NMOS管及所述第二NMOS管的源极作为所述零电位参考点。

3.根据权利要求1所述的灵敏放大模块，其特征在于：所述第一传输单元为第三PMOS管，所述第三PMOS管的一端连接所述第一锁存节点，另一端连接所述第一位线，控制端连接所述使能信号的反信号。

4.根据权利要求1所述的灵敏放大模块，其特征在于：所述第二传输单元为第四PMOS管，所述第四PMOS管的一端连接所述第二锁存节点，另一端连接所述第二位线，控制端连接所述使能信号的反信号。

5.根据权利要求1所述的灵敏放大模块，其特征在于：所述传输门包括第三NMOS管及第五PMOS管；所述第三NMOS管与所述第五PMOS管并联，一端连接所述零电位参考点，另一端接地，所述第三NMOS管的栅极连接所述使能信号的反信号，所述第五PMOS管的栅极连接所述使能信号。

6.一种读出电路，其特征在于，所述读出电路至少包括：

读出模块及如权利要求1-5任意一项所述的灵敏放大模块；所述读出模块连接于所述灵敏放大模块的输出端，用于将所述灵敏放大模块中的信号转换为数字信号并读出。

7.根据权利要求6所述的读出电路，其特征在于：所述读出模块的输入端连接所述第一锁存节点及所述第二锁存节点，输出端输出读取的数据；所述读出模块包括第一缓冲器、第二缓冲器、第四NMOS管、第六PMOS管、第一锁存器及第三缓冲器；

所述第一缓冲器的输入端连接所述第一锁存节点，输出端连接所述第四NMOS管的栅极；所述第二缓冲器的输入端连接所述第二锁存节点，输出端连接所述第六PMOS管的栅极；

所述第六PMOS管的源极连接电源电压，漏极连接所述第四NMOS管的漏极，所述第四NMOS管的源极接地；

所述第一锁存器的输入端连接所述第六PMOS管的漏极和所述第四NMOS管的源极，输出端连接所述第三缓冲器的输入端；所述第三缓冲器的输出端输出读取的数据；

其中，所述第一缓冲器与所述第二缓冲器的输出信号反相。

8.根据权利要求6所述的读出电路，其特征在于：所述读出模块的输入端连接所述第一锁存节点或所述第二锁存节点，输出端输出读取的数据；所述读出模块包括第四缓冲器、第二锁存器及第五缓冲器；

所述第四缓冲器的输入端连接所述第一锁存节点或所述第二锁存节点，输出端连接所述第二锁存器的输入端；所述第五缓冲器的输入端连接所述第二锁存器的输出端，输出读取的数据。

9.根据权利要求7或8所述的读出电路，其特征在于：各缓冲器包括至少一级反相器，当缓冲器包括至少两级反相器时各级反相器依次级联。

10.一种存储器，其特征在于，所述存储器至少包括：

存储阵列、选通控制电路及如权利要求6-9任意一项所述的读出电路；

所述选通控制电路连接所述存储阵列及所述读出电路，为所述存储阵列及所述读出电路提供控制信号；

所述读出电路连接所述存储阵列，用于读出所述存储阵列中存储的数据。