CN114639404A - 电荷消除电路模块、mram存储单元读出电路及存储系统 - Google Patents

Abstract

本发明公开一种电荷消除电路模块、MRAM存储单元读出电路及存储系统。该读出电路包括第一位线电容、第二位线电容、位线电荷消除模块、耦合放大模块、耦合电荷消除模块、比较锁存模块，位线电荷消除模块可以将待比较的两条位线放电至相同的低电平或充电至相同的高电平，耦合放大模块不仅能将其两个输入端放电至相同的低电平，也能将输入端的信号放大，耦合电荷消除模块可以将耦合放大模块两个输出端放电至相同的低电平或充电至相同的高电平，防止了预充后两个节点电容上的电荷差、连接两个节点电容的两条支路的失配误差和上一次读出完成后的节点电容上的残余电荷对读出准确率的影响。

Description

电荷消除电路模块、MRAM存储单元读出电路及存储系统

技术领域

本发明涉及MRAM读写技术领域，尤其涉及一种电荷消除电路模块、MRAM存储单元读出电路及存储系统。

背景技术

MRAM(Magnetoresistive Random Access Memory，磁性随机存储器)存储单元的核心结构是磁隧道结(Magnetic Tunneling Junction，简称为：MTJ)，它是由两个磁性层夹一层极薄的非磁性隔离层构成的，两个磁性层分别为自由层和固定层，固定层矫顽力强，磁矩不会发生变化，而自由层的磁矩会在外部电流的影响下发生转换。MTJ主要有高阻和低阻两个状态，当自由层和固定层的磁矩方向一致时，电子容易穿过两个磁性层，MTJ显现出低阻态，这时我们认为存储的数据为‘0’。当自由层和固定层的磁矩方向相反时，电子在两层中间发生散射，不易穿过两个磁性层，MTJ显现出高阻态，这时我们认为存储的数据为‘1’。

对于MRAM存储单元来说，最基本的操作就是数据的写入和读出。现有的读出电路为电荷型灵敏放大器，包括大小相同的两个节点电容，一端分别接入待读单元和参考单元的位线，可以实现一条位线控制一个节点电容释放电荷，另一端分别接入比较电路的两个输入端，通过设置节点电容可以消去灵敏放大器的直流通路，另外，通过比较节点电容电压的大小，可以实现待读单元数据的读出。

具体地，这种灵敏放大器在接入位线信号前需要对两个节点电容进行预充电，并充电到相同的电压。然后接入位线信号，从而通过两条位线对相应的节点电容上存储的电荷进行放电，并在两个节点电容上的电压差扩大到一定程度时由比较电路产生比较结果，并将比较结果接入锁存器进行锁存输出，从而完成待读单元数据的读出。

这种灵敏放大器虽然可以在没有直流通路和低读取电压的情况下实现比较锁存，但对于电荷量的依赖度太高，预充后两个节点电容上的电荷差、连接两个节点电容的两条支路的失配误差和上一次读出完成后的节点电容上的残余电荷都会对于下一次读出产生极大的影响，从而造成读出结果的错误。

发明内容

本发明提供一种电荷消除电路模块、MRAM存储单元读出电路及存储系统，用以克服上述现有技术中存在的技术问题，以提高MRAM存储单元读出结果的正确率。

本发明提供一种电荷消除电路模块，用于对电路模块的第一端和第二端之间的电压差进行消除，包括：电荷归零单元和电荷平均单元，

所述电荷归零单元由三个MOS晶体管构成，用于当放电信号控制的三个栅极打开时将第一端和第二端的电压拉至相同的低电平；

所述电荷平均单元由三个传输门构成，用于当传输门控制信号使能时将第一端和第二端的电压升至相同的高电平。

本发明还提供一种MRAM存储单元读出电路，包括：第一位线电容、第二位线电容、位线电荷消除模块、耦合放大模块、耦合电荷消除模块、比较锁存模块；所述位线电荷消除模块和耦合电荷消除模块均包括上述的电荷消除电路模块；所述位线电荷消除模块的第一端连接待读单元位线和第一位线电容的正极，以从所述待读单元位线获取待读位线信号，所述位线电荷消除模块的第二端连接参考单元位线和第二位线电容的正极，以从所述参考单元位线获取参考位线信号；所述位线电荷消除模块包括第一电荷归零单元和第一预充电荷平均单元，所述第一电荷归零单元用于将所述第一位线电容的正极和所述第二位线电容的正极放电至相同的低电平；所述第一预充电荷平均单元用于将所述第一位线电容的正极和所述第二位线电容的正极充电至相同的高电平；所述耦合放大模块的第一输入端连接所述第一位线电容的负极，所述耦合放大模块的第二输入端连接所述第二位线电容的负极，所述耦合放大模块用于放大所述待读位线信号通过所述第一位线电容后的第一信号和所述参考位线信号通过所述第二位线电容后的第二信号的差值，以生成第三信号和第四信号；所述耦合电荷消除模块的第一端和所述比较锁存模块的第一输入端连接所述耦合放大模块的第一输出端，所述耦合电荷消除模块的第二端和所述比较锁存模块的第二输入端连接所述耦合放大模块的第二输出端，所述耦合电荷消除模块包括第二电荷归零单元和第二预充电荷平均单元，所述第二电荷归零单元用于将所述耦合放大模块的第一输出端和第二输出端放电至相同的低电平；所述第二预充电荷平均单元用于将所述耦合放大模块的第一输出端和第二输出端充电至相同的高电平；所述比较锁存模块用于将从所述耦合放大模块的第一输出端获取的所述第三信号，以及从所述耦合放大模块的第二输出端获取的所述第四信号比较后，生成并锁存比较结果正信号和比较结果负信号，所述比较锁存模块的第一输出端用于输出所述比较结果正信号，所述比较锁存模块的第二输出端用于输出所述比较结果负信号。

进一步地，所述位线电荷消除模块包括：构成所述第一电荷归零单元的第一NMOS晶体管、第二NMOS晶体管和第三NMOS晶体管，以及构成所述第一预充电荷平均单元的第一传输门、第二传输门和第三传输门；所述第一NMOS晶体管的漏极、所述第二传输门的输出端、所述第三NMOS晶体管的漏极和所述第一传输门的输入端连接所述位线电荷消除模块的第一端；所述第一传输门的输出端、第三传输门的输出端、第三NMOS晶体管的源极和第二NMOS晶体管的漏极连接所述位线电荷消除模块的第二端；所述第一NMOS晶体管和所述第二NMOS晶体管的源极接地；所述第二传输门和所述第三传输门的输入端接位线预充电压；所述第一传输门、第二传输门、第三传输门的正控制端接预充控制信号，所述第一传输门、第二传输门、第三传输门的反控制端接所述预充控制信号的反相信号；所述第一NMOS晶体管、第二NMOS晶体管、第三NMOS晶体管的栅极接电荷归零信号。

进一步地，所述耦合放大模块包括耦合电荷归零单元，用于将所述第一位线电容的负极和所述第二位线电容的负极放电至相同的低电平。

可选地，所述耦合电荷归零单元包括：第四NMOS晶体管、第五NMOS晶体管和第六NMOS晶体管；所述第四NMOS晶体管的漏极和所述第六NMOS晶体管的漏极连接所述耦合放大模块的第一输入端；所述第六NMOS晶体管的源极和所述第五NMOS晶体管的漏极连接所述耦合放大模块的第二输入端；所述第四NMOS晶体管和所述第五NMOS晶体管的源极接地。

进一步地，所述耦合放大模块还包括第七NMOS晶体管、第八NMOS晶体管、第一节点电容和第二节点电容；所述第七NMOS晶体管的源极连接所述耦合放大模块的第一输入端，所述第八NMOS晶体管的源极连接所述耦合放大模块的第二输入端；所述第七NMOS晶体管的栅极、所述第八NMOS晶体管的漏极、所述第二节点电容的正极和所述耦合放大模块的第二输出端连接；所述第八NMOS晶体管的栅极、所述第七NMOS晶体管的漏极、所述第一节点电容的正极和所述耦合放大模块的第一输出端连接；所述第一节点电容和所述第二节点电容的负极接地。

可选地，所述耦合电荷消除模块包括：构成所述第二电荷归零单元的第九NMOS晶体管、第十NMOS晶体管和第十一NMOS晶体管，以及构成所述第二预充电荷平均单元的第四传输门、第五传输门和第六传输门；所述第九NMOS晶体管的漏极、所述第五传输门的输出端、所述第十一NMOS晶体管的漏极和所述第四传输门的输入端连接所述耦合电荷消除模块的第一端；所述第四传输门的输出端、第六传输门的输出端、第十一NMOS晶体管的源极和第十NMOS晶体管的漏极连接所述耦合电荷消除模块的第二端；所述第九NMOS晶体管和所述第十NMOS晶体管的源极接地；所述第五传输门和所述第六传输门的输入端接耦合预充电压；所述第四传输门、第五传输门、第六传输门的正控制端接预充控制信号，所述第四传输门、第五传输门、第六传输门的反控制端接所述预充控制信号的反相信号；所述第九NMOS晶体管、第十NMOS晶体管、第十一NMOS晶体管的栅极接电荷归零信号。

可选地，所述比较锁存模块包括：比较锁存单元、正输出缓冲单元和负输出缓冲单元；所述比较锁存单元的第一输入端连接所述比较锁存模块的第一输入端，所述比较锁存单元的第二输入端连接所述比较锁存模块的第二输入端，用于将从所述耦合放大模块的第一输出端获取的所述第三信号，以及从所述耦合放大模块的第二输出端获取的所述第四信号比较后，生成第五信号及所述第五信号的反相信号；所述正输出缓冲单元的输入端连接所述比较锁存单元的第一输出端，用于将所述第五信号缓冲后，从所述正输出缓冲单元的输出端输出比较结果正信号；所述负输出缓冲单元的输入端连接所述比较锁存单元的第二输出端，用于将所述第五信号的反相信号缓冲后，从所述负输出缓冲单元的输出端输出比较结果负信号。

进一步地，所述比较锁存单元包括：第二PMOS晶体管、第三PMOS晶体管、第四PMOS晶体管、第五PMOS晶体管、第十二NMOS晶体管、第十四NMOS晶体管、第十五NMOS晶体管、第十六NMOS晶体管和第十七NMOS晶体管；所述第十五NMOS晶体管的栅极连接所述比较锁存单元的第一输入端，所述第十七NMOS晶体管的栅极连接所述比较锁存单元的第二输入端；所述第十五NMOS晶体管的源极和所述第十七NMOS晶体管的源极连接所述第十二NMOS晶体管的漏极；所述第十二NMOS晶体管的源极接地；所述第十五NMOS晶体管的漏极连接所述第十四NMOS晶体管的源极，所述第十七NMOS晶体管的漏极连接所述第十六NMOS晶体管的源极；所述第十四NMOS晶体管的栅极、所述第三PMOS晶体管的栅极、所述第四PMOS晶体管的漏极、所述第五PMOS晶体管的漏极和所述第十六NMOS晶体管的漏极连接所述比较锁存单元的第二输出端；所述第十六NMOS晶体管的栅极、所述第四PMOS晶体管的栅极、所述第三PMOS晶体管的漏极、所述第二PMOS晶体管的漏极和所述第十四NMOS晶体管的漏极连接所述比较锁存单元的第一输出端；所述第二PMOS晶体管、所述第三PMOS晶体管、所述第四PMOS晶体管和所述第五PMOS晶体管的源极接比较锁存电压；所述第二PMOS晶体管、所述第五PMOS晶体管和所述第十二NMOS晶体管的栅极接输出控制信号。

可选地，所述正输出缓冲单元包括：第一PMOS晶体管和第十三NMOS晶体管；所述第一PMOS晶体管和所述第十三NMOS晶体管的栅极连接所述正输出缓冲单元的输入端；所述第一PMOS晶体管和所述第十三NMOS晶体管的漏极接所述正输出缓冲单元的输出端；所述第一PMOS晶体管的源极接比较锁存电压，所述第十三NMOS晶体管的源极接地。

可选地，所述负输出缓冲单元包括：第六PMOS晶体管和第十八NMOS晶体管；所述第六PMOS晶体管和所述第十八NMOS晶体管的栅极连接所述负输出缓冲单元的输入端；所述第六PMOS晶体管和所述第十八NMOS晶体管的漏极接所述负输出缓冲单元的输出端；所述第六PMOS晶体管的源极接比较锁存电压，所述第十八NMOS晶体管的源极接地。

本发明还提供一种MRAM存储系统，包括上述的MRAM存储单元读出电路及多个MRAM存储单元组成的MRAM存储阵列。

本发明实施例提供的电路中，位线电荷消除模块可以将分别连接待读单元位线和参考单元位线的位线电容的正极充电至相同的高电平或者放电至相同的低电平，同时，连接两个位线电容负极的耦合电荷归零单元可以将两个位线电容的负极放电至相同的低电平，相同的高电平或低电平使得两个位线电容上的电荷差为零、连接两个位线电容的两条支路的失配误差不会对位线电容上的电荷产生影响，通过放电也消除了上一次读出完成后的残余电荷，进而使得待读位线信号和参考位线信号准确无误地通过位线电容形成第一信号和第二信号，分别传输至耦合放大模块进行放大处理，生成第三信号和第四信号。

而且，耦合放大模块第一输出端和第二输出端连接有耦合电荷消除模块，可以将耦合放大模块的两个输出端充电至相同的高电平或者放电至相同的低电平，同样地，相同的高电平或低电平使得两个输出端上的电荷差为零、连接两个输出端的两条支路的失配误差不会对输出端上的电荷产生影响，通过放电也消除了上一次读出完成后的残余电荷，进而使得放大后的第三信号和第四信号准确无误地传输至比较锁存模块，以产生并锁存输出准确无误的比较结果，最终提高了MRAM存储单元读出结果的正确率。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。

图1为本发明实施例提供的一种电荷消除电路模块结构示意图；

图2为本发明实施例提供的一种MRAM存储单元读出电路的结构框图；

图3为本发明实施例提供的一种位线电荷消除模块的电路图；

图4为本发明实施例提供的一种耦合放大模块的电路图；

图5为本发明实施例提供的一种耦合电荷消除模块的电路图；

图6为本发明实施例提供的一种比较锁存模块的电路图；

图7为图3～图6连接在一起的MRAM存储单元读出电路的电路图。

具体实施方式

为使本发明的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

为使本发明的技术方案更加清楚，以下结合附图对本发明的实施例进行详细说明。

图1为本发明实施例提供的一种电荷消除电路模块结构示意图，如图1所示本实施例的电路模块用于对两个端点之间的电压差进行消除，即该电路模块的第一端30和第二端40之间的电压差进行消除，本实施例的电路模块包括：电荷归零单元10和电荷平均单元20，电荷归零单元10由三个MOS晶体管构成，用于当放电信号控制的三个栅极打开时将第一端和第二端的电压拉至相同的低电平；电荷平均单元20由三个传输门构成，用于当传输门控制信号使能时将第一端和第二端的电压升至相同的高电平。

本实施例中，构成电荷归零单元10的三个MOS晶体管可以均为NMOS晶体管，也可以均为PMOS晶体管，还可以为一些为NMOS晶体管，另一些为PMOS晶体管，为使控制信号简化，可以采用三个MOS晶体管为同一类型的晶体管。图1示例中为三个MOS晶体管均为NMOS晶体管，后面的实施例也均以此进行说明。

当电荷归零单元10的三个MOS晶体管均为NMOS晶体管时，三个NMOS晶体管的栅极连接同一放电信号DISCH，其中两个NMOS晶体管的漏极对应连接第一端30和第二端40，源极均接地，另一NMOS晶体管的源极和漏极对应连接第一端和第二端。本实施例中通过该电荷归零单元，可以使得放电信号DISCH为高电平时，三个NMOS晶体管均导通，从而第一端30和第二端40的电压拉到相同的低电平接地，即实现消除两端的电压差。而当电荷平均单元20的传输门控制信号，即使能信号PRE及PRE_P有效时，三个传输门均进行打开，从而第一端30和第二端40的电压均被拉高至VDD，同样也实现两端的电压差消除。实际应用中，第一端和第二端的电压可以用电容的电荷来保持，所以消除两端的电压差即实现消除两端电容上的电荷差，通过消除两端点的电荷差可以实现存储单元读出电路的刷新，避免前一次读出后残余电荷多寡而影响本次读出，同时也避免了两端电路失配时产生的误差，从而有利于提高读出结果的准确性。

图2为本发明实施例提供的一种MRAM存储单元读出电路的结构框图，图3为本发明实施例提供的一种位线电荷消除模块的电路图；图4为本发明实施例提供的一种耦合放大模块的电路图；图5为本发明实施例提供的一种耦合电荷消除模块的电路图；图6为本发明实施例提供的一种比较锁存模块的电路图；图7为图3～图6连接在一起的MRAM存储单元读出电路的电路图。如图2-所示，该MRAM存储单元读出电路，包括：第一位线电容11、第二位线电容12、位线电荷消除模块13、耦合放大模块14、耦合电荷消除模块15、比较锁存模块16。其中，位线电荷消除模块13和耦合电荷消除模块15可以采用上述图1所示实施例的电荷消除电路结构。

其中，位线电荷消除模块13的第一端131连接待读单元位线132和第一位线电容11的正极，以从待读单元位线132获取待读位线信号VBL，位线电荷消除模块13的第二端133连接参考单元位线134和第二位线电容12的正极，以从参考单元位线134获取参考位线信号VB。

该位线电荷消除模块13包括第一电荷归零单元135和第一预充电荷平均单元136，该第一电荷归零单元135用于将第一位线电容11的正极和第二位线电容12的正极放电至相同的低电平；第一预充电荷平均单元136用于将第一位线11电容的正极和第二位线电容12的正极充电至相同的高电平。

耦合放大模块14的第一输入端141连接第一位线电容11的负极，耦合放大模块14的第二输入端142连接第二位线电容12的负极，耦合放大模块用于放大待读位线信号VBL通过第一位线电容11后的第一信号X1和参考位线信号VB通过第二位线电容12后的第二信号X2的差值，以生成差值更大的第三信号INBL和第四信号INB。耦合放大模块14包括耦合电荷归零单元143，用于将第一位线电容11的负极和第二位线电容12的负极放电至相同的低电平。

耦合电荷消除模块15的第一端151和比较锁存模块16的第一输入端161连接耦合放大模块14的第一输出端144，耦合电荷消除模块15的第二端152和比较锁存模块16的第二输入端162连接耦合放大模块14的第二输出端145。耦合电荷消除模块15包括第二电荷归零单元153和第二预充电荷平均单元154，第二电荷归零单元153用于将耦合放大模块14的第一输出端144和第二输出端145放电至相同的低电平；第二预充电荷平均单元154用于将耦合放大模块14的第一输出端144和第二输出端145充电至相同的高电平。

比较锁存模块16用于将从耦合放大模块14的第一输出端144获取的第三信号INBL，以及从耦合放大模块14的第二输出端145获取的第四信号INB比较后，生成并锁存比较结果正信号QB和比较结果负信号QBL，比较锁存模块16的第一输出端163用于输出比较结果正信号QB，比较锁存模块16的第二输出端164用于输出比较结果负信号QBL。

上述的MRAM存储单元读出电路工作时，需要比较的待读单元位线132和参考单元位线134经过位线电荷消除模块13并通过第一位线电容11和第二位线电容12接入耦合放大模块14。位线电荷消除模块13包括第一预充电荷平均单元136和第一电荷归零单元135，第一预充电荷平均单元136用于在预充时保证两条位线保持相同的预充电压，第一电荷归零单元135用于在放电时保证两条位线都能被拉到相同且足够小的电压下。

耦合放大模块14中包括耦合电荷归零单元，以保证在放电时能够把耦合放大模块14中器件存储的电荷完全泄放到地。经过耦合放大模块14放大后的电压信号(第三信号INBL和第四信号INB)经过耦合电荷消除模块15后接入比较锁存模块16。耦合电荷消除模块15也分为第二预充电荷平均单元154和第二电荷归零单元153，第二预充电荷平均单元154用于在预充时保证耦合放大模块14的两个输出节点保持相同的预充电压，第二电荷归零单元153用于在放电时保证耦合放大模块14的两个输出节点都能被拉到相同且足够小的电压下。

比较锁存模块16主要用于接收耦合放大模块14的两个输出电压信号(第三信号INBL和第四信号INB)，进行比较并得出结果并锁存结果。结果分为正负两个(比较结果正信号QB和比较结果负信号QBL)输出。

本发明实施例提供的MRAM存储单元读出电路中，位线电荷消除模块13可以将分别连接待读单元位线132和参考单元位线134的位线电容的正极充电至相同的高电平或者放电至相同的低电平，同时，连接两个位线电容负极的耦合电荷归零单元143可以将两个位线电容的负极放电至相同的低电平，相同的高电平或低电平使得两个位线电容上的电荷差为零、连接两个位线电容的两条支路的失配误差不会对位线电容上的电荷产生影响，通过放电也消除了上一次读出完成后的残余电荷，进而使得待读位线信号VBL和参考位线信号VB准确无误地通过位线电容形成第一信号X1和第二信号X2，分别传输至耦合放大模块进行放大处理，生成第三信号INBL和第四信号INB。

而且，耦合放大模块14第一输出端144和第二输出端145连接有耦合电荷消除模块15，可以将耦合放大模块14的两个输出端充电至相同的高电平或者放电至相同的低电平，同样地，相同的高电平或低电平使得两个输出端上的电荷差为零、连接两个输出端的两条支路的失配误差不会对输出端上的电荷产生影响，通过放电也消除了上一次读出完成后的残余电荷，进而使得放大后的第三信号INBL和第四信号INB准确无误地传输至比较锁存模块16，以产生并锁存输出准确无误的比较结果，最终提高了MRAM存储单元读出结果的正确率。

上述的MRAM存储单元读出电路中，位线电荷消除模块13采用图1所示的电荷消除电路结构，位线电荷消除模块13具体可以如图3所示，包括：构成第一电荷归零单元135的第一NMOS晶体管N1、第二NMOS晶体管N2和第三NMOS晶体管N3，以及构成第一预充电荷平均单元136的第一传输门T1、第二传输门T2和第三传输门T3；

其中，第一NMOS晶体管N1的漏极、第二传输门T2的输出端、第三NMOS晶体管N3的漏极和第一传输门T1的输入端连接位线电荷消除模块13的第一端131；第一传输门T1的输出端、第三传输门T3的输出端、第三NMOS晶体管N3的源极和第二NMOS晶体管N2的漏极连接位线电荷消除模块13的第二端133。

第一NMOS晶体管N1和第二NMOS晶体管N2的源极接地GND；第二传输门N2和第三传输门T3的输入端接位线预充电压VBL_RD；第一传输门T1、第二传输门T2、第三传输门T3的正控制端接预充控制信号PRE，第一传输门T1、第二传输门T2、第三传输门T3的反控制端接预充控制信号的反相信号PRE_P；第一NMOS晶体管N1、第二NMOS晶体管N2、第三NMOS晶体管N3的栅极接电荷归零信号DISCH。

在上述位线电荷消除模块13工作时，待读单元位线132和参考单元位线134分别接入需要读取的单元和参考单元。本申请实施例并不以位线名称而对位线与MRAM单元的连接做限制，若需要读取左边待读单元位线132连接的单元存储的数据，则参考单元接入右边的参考单元位线134。若需要读取右边参考单元位线134连接的单元存储的数据，则参考单元接入左边的待读单元位线132。

待读单元位线132和参考单元位线134还要接入位线电荷消除模块13，该模块分为第一预充电荷平均单元136和第一电荷归零单元135。此处的“第一”是为了与下述的耦合电荷消除模块15中的电荷归零单元和预充电荷平均单元在描述上相互区别。

在这个位线电荷消除模块13中，第一预充电荷平均单元136由三个CMOS传输门构成，分别接入两条位线、待读单元位线132和位线预充电压VBL_RD、参考单元位线134和位线预充电压VBL_RD，由预充控制信号PRE以及其反相信号PRE_P控制，PRE为高电平时打开该模块并进行位线预充到预先设置的电压值。第一电荷归零单元135由三个NMOS晶体管组成，分别接通两条位线、待读单元位线132和地GND、参考单元位线134和地GND，由电荷归零信号DISCH控制，DISCH为高电平时打开该模块并进行放电。

待读单元位线132和参考单元位线134还要接到两个位线电容的一端，这两个位线电容在隔断两条位线的直流通路的同时，也用来存储并泄放两个接入的MRAM存储单元的电荷。

上述的MRAM存储单元读出电路中，耦合放大模块14可如图4所示，其中的耦合归零单元143包括：第四NMOS晶体管N4、第五NMOS晶体管N5和第六NMOS晶体管N6；第四NMOS晶体管N4的漏极和第六NMOS晶体管N6的漏极连接耦合放大模块14的第一输入端141；第六NMOS晶体管N6的源极和第五NMOS晶体管N5的漏极连接耦合放大模块14的第二输入端142；第四NMOS晶体管N4和第五NMOS晶体管N5的源极接地GND。

该耦合放大模块14可以如图4所示，还包括第七NMOS晶体管N7、第八NMOS晶体管N8、第一节点电容C1和第二节点电容C2。

第七NMOS晶体管N7的源极连接耦合放大模块14的第一输入端141，第八NMOS晶体管N8的源极连接耦合放大模块14的第二输入端142；第七NMOS晶体管N7的栅极、第八NMOS晶体管N8的漏极、第二节点电容C2的正极和耦合放大模块14的第二输出端145连接；第八NMOS晶体管N8的栅极、第七NMOS晶体管N7的漏极、第一节点电容C1的正极和耦合放大模块14的第一输出端144连接。第一节点电容C1和第二节点电容C2的负极接地GND。

该耦合放大模块14在工作时，输入端(第一输入端141和第二输入端142)接入到位线电容的负极上，同时也接入到交叉耦合对管146(第七NMOS晶体管N7和第八NMOS晶体管N8)的源端。输入端还接入耦合电荷归零单元143。该单元由三个NMOS晶体管组成，分别接通耦合放大模块14的两个输入端、第一输入端141和地GND、第二输入端和地GND，由电荷归零信号DISCH控制，DISCH为高电平时打开该单元并进行放电。

该耦合放大模块14中的一对交叉耦合的NMOS晶体管的栅极分别接到另一个NMOS晶体管的漏端，即耦合放大模块14的输出端(第一输出端144和第二输出端145)，源端接到第一输入端141和第二输入端142上。为了增加耦合放大模块14的第一输出端144和第二输出端145存储电荷的能力，平衡泄放电荷的速度，第一输出端144和第二输出端145分别增加了一个节点电容(第一节点电容C1和第二节点电容C2)。

上述的MRAM存储单元读出电路，耦合电荷消除模块15也可以采用如图1所示的电荷消除电路结构，耦合电荷消除模块15具体可以如图5所示，包括：构成第二电荷归零单元153的第九NMOS晶体管N9、第十NMOS晶体管N10和第十一NMOS晶体管N11，以及构成第二预充电荷平均单元154的第四传输门T4、第五传输门T5和第六传输门T6。

其中，第九NMOS晶体管N9的漏极、第五传输门T5的输出端、第十一NMOS晶体管N11的漏极和第四传输门T4的输入端连接耦合电荷消除模块15的第一端151；第四传输门T4的输出端、第六传输门T6的输出端、第十一NMOS晶体管N11的源极和第十NMOS晶体管N10的漏极连接耦合电荷消除模块15的第二端152。

第九NMOS晶体管N9和第十NMOS晶体管N10的源极接地GND；第五传输门T5和第六传输门T6的输入端接耦合预充电压VDD1；第四传输门T4、第五传输门T5、第六传输门T6的正控制端接预充控制信号PRE，第四传输门T4、第五传输门T5、第六传输门T6的反控制端接预充控制信号的反相信号PRE_P；第九NMOS晶体管N9、第十NMOS晶体管N10、第十一NMOS晶体管N11的栅极接电荷归零信号DISCH。

该耦合电荷消除模块15工作时，耦合放大模块14的第一输出端144和第二输出端145要接入耦合电荷消除模块15，该模块分为第二预充电荷平均单元154和第二电荷归零单元153。在这个模块中，第二预充电荷平均单元154由三个CMOS传输门构成，分别接通耦合放大模块14的两个输出端、耦合放大模块14的第一输出端144和耦合预充电压VDD1、耦合放大模块14的第二输出端145和耦合预充电压VDD1，由预充控制信号PRE以及其反相信号PRE_P控制，PRE为高电平时打开该模块并进行预充。

第二电荷归零单元153由三个NMOS晶体管组成，分别接通耦合放大模块14的两个输出端、耦合放大模块14的第一输出端144和地GND、耦合放大模块14的第二输出端145和地GND，由电荷归零信号DISCH控制，DISCH为高电平时打开该模块并进行放电。

上述的MRAM存储单元读出电路中，比较锁存模块16可如图6所示，包括：比较锁存单元51、正输出缓冲单元52和负输出缓冲单元53；比较锁存单元51的第一输入端511连接比较锁存模块16的第一输入端161，比较锁存单元51的第二输入端512连接比较锁存模块16的第二输入端162，用于将从耦合放大模块14的第一输出端144获取的第三信号INBL，以及从耦合放大模块14的第二输出端145获取的第四信号INB比较后，生成第五信号Q1及第五信号的反相信号Q2。

正输出缓冲单元52的输入端521连接比较锁存单元51的第一输出端513，用于将第五信号Q1缓冲后，从正输出缓冲单元52的输出端，即比较锁存模块16的第一输出端163，输出比较结果正信号QB。

负输出缓冲单元53的输入端531连接比较锁存单元51的第二输出端514，用于将第五信号的反相信号Q2缓冲后，从负输出缓冲单元53的输出端，即比较锁存模块16的第二输出端164，输出比较结果负信号QBL。

上述的比较锁存单元51包括：第二PMOS晶体管P2、第三PMOS晶体管P3、第四PMOS晶体管P4、第五PMOS晶体管P5、第十二NMOS晶体管N12、第十四NMOS晶体管N14、第十五NMOS晶体管N15、第十六NMOS晶体管N16和第十七NMOS晶体管N17。

第十五NMOS晶体管N15的栅极连接比较锁存单元51的第一输入端511，第十七NMOS晶体管N17的栅极连接比较锁存单元51的第二输入端512；第十五NMOS晶体管N15的源极和第十七NMOS晶体管N17的源极连接第十二NMOS晶体管N12的漏极；第十二NMOS晶体管N12的源极接地GND。

第十五NMOS晶体管N15的漏极连接第十四NMOS晶体管N14的源极，第十七NMOS晶体管N17的漏极连接第十六NMOS晶体管N16的源极；第十四NMOS晶体管N14的栅极、第三PMOS晶体管P3的栅极、第四PMOS晶体管P4的漏极、第五PMOS晶体管P5的漏极和第十六NMOS晶体管N16的漏极连接比较锁存单元51的第二输出端514；第十六NMOS晶体管N16的栅极、第四PMOS晶体管P4的栅极、第三PMOS晶体管P3的漏极、第二PMOS晶体管P2的漏极和第十四NMOS晶体管N14的漏极连接比较锁存单元51的第一输出端513。

第二PMOS晶体管P2、第三PMOS晶体管P3、第四PMOS晶体管P4和第五PMOS晶体管P5的源极接比较锁存电压VDD2；第二PMOS晶体管P2、第五PMOS晶体管P5和第十二NMOS晶体管N12的栅极接输出控制信号SAEN。

上述的正输出缓冲单元52包括：第一PMOS晶体管P1和第十三NMOS晶体管N13；第一PMOS晶体管P1和第十三NMOS晶体管N13的栅极连接正输出缓冲单元52的输入端521；第一PMOS晶体管P1和第十三NMOS晶体管N13的漏极接正输出缓冲单元52的输出端，即比较锁存模块16的第一输出端163；第一PMOS晶体管P1的源极接比较锁存电压VDD2，第十三NMOS晶体管N13的源极接地GND。

上述的负输出缓冲单元53包括：第六PMOS晶体管P6和第十八NMOS晶体管N18；第六PMOS晶体管P6和第十八NMOS晶体管N18的栅极连接负输出缓冲单元53的输入端531；第六PMOS晶体管P6和第十八NMOS晶体管N18的漏极接负输出缓冲单元53的输出端，即比较锁存模块16的第二输出端164；第六PMOS晶体管P6的源极接比较锁存电压VDD2，第十八NMOS晶体管N18的源极接地GND。

在上述的比较锁存模块16工作时，耦合放大模块14的两个输出端点接入比较锁存模块16，该模块包括一个比较锁存单元51和正负各一个用作输出缓冲单元的反相器。比较锁存单元51的主要结构为一对伪差分管和一对互补连接的反相器，并由输出控制信号SAEN控制。当SAEN为高时，比较锁存单元51打开，进行比较得到第五信号Q1及其反相信号Q2，并经过左右的反相器输出最终的正负两个比较结果(QB、QBL)。

基于上述MRAM存储单元读出电路，通过电路时序控制可以实现电路工作在放电归零模式、预充模式、耦合放大模式和比较锁存模式，以下详细说明各个工作模式。

本发明实施例提供的MRAM存储单元读出电路的主要工作过程如下所示：

一、放电归零模式

电荷归零信号DISCH置为高电平，预充控制信号PRE置为低电平，输出控制信号SAEN置为低电平，将第一位线电容11和第二位线电容的正极和负极都接地，还有耦合放大电路14的两个输出端(144和145)都接地，并连通左右两路的节点，保证其都为相同的低电平，以尽可能减小左右两节点之间的误差。

二、预充模式

电荷归零信号DISCH置为低电平，预充控制信号PRE置为高电平，输出控制信号SAEN置为低电平，将两个位线电容的正极接至位线预充电压VBL_RD，将耦合放大模块14的两个输出端接至耦合预充电压VDD1，两个位线电容的负极不固定电压，用来存放左右两个交叉耦合晶体管(N4和N5)的阈值电压失配。同时，连通左右两路的节点，以尽可能减小左右两节点之间的误差。

三、耦合放大模式

电荷归零信号DISCH置为低电平，预充控制信号PRE置为低电平，输出控制信号SAEN信号置为低电平，此时若待读单元位线132接通的MRAM单元电阻小于参考单元位线134接通的MRAM单元电阻，则第一位线电容11存储的电荷泄放更快，第一位线电容11负极的电压下降更快，第七NMOS晶体管N7栅源电压差更大，所以左侧的第七NMOS晶体管N7先打开，耦合放大模块14第一输出端144存储的电荷被泄放至第一位线电容11中，从而导致第一输出端144的电压下降，最终得到第三信号INBL电压小于第四信号INB电压的结果。

若待读单元位线132接通的MRAM单元电阻大于参考单元位线134接通的MRAM单元电阻，则第二位线电容12存储的电荷泄放更快，第二位线电容负极的电压下降更快，右侧的第八NMOS晶体管N8栅源电压差更大，所以右侧的第八NMOS晶体管N8先打开，耦合放大模块14的第二输出端145存储的电荷被泄放至第二位线电容12中，从而导致第二输出端145的电压下降，最终得到第四信号INB电压小于第三信号INBL电压的结果。

四、比较锁存模式

电荷归零信号DISCH置为低电平，预充控制信号PRE信号置为低电平，输出控制信号SAEN置为高电平，耦合放大模块14第一输出端144和第二输出端145存储的电压信息输入比较锁存模块16并打开比较锁存单元51，比较结果通过反相器输出。

当第三信号INBL电压大于第四信号INB电压时，比较锁存单元51的伪差分对左侧电流大于右侧电流，电压下降更快，用于锁存的左侧反相器的输出端(即比较锁存单元51的第一输出端513)比较锁存结果为低电平，并经过正输出缓冲单元52输出高电平的比较结果正信号QB，此时比较结果负信号QBL为低电平。

当第三信号INBL电压小于第四信号INB电压时，比较锁存单元51的伪差分对左侧电流小于右侧电流，电压下降更慢，用于锁存的左侧反相器的输出端(即比较锁存单元51的第一输出端513)比较锁存结果为高电平，并经过正输出缓冲单元52输出低电平的比较结果正信号QB，此时比较结果负信号QBL为高电平。

根据上述工作过程，比较结果正信号QB为高电平说明左侧的待读单元位线132接通的MRAM单元电阻大于右侧的参考单元位线134接通的MRAM单元电阻，比较结果正信号QB为低电平说明左侧的待读单元位线132接通的MRAM单元电阻小于右侧的参考单元位线134接通的MRAM单元电阻。

需要说明的是：上述的耦合预充电压VDD1和比较锁存电压VDD2可以采用相同的电压，以降低电路复杂度，从而节约成本。

上述MRAM存储单元读出电路各工作过程中控制信号的设置如下表所示。

其中，‘0’表示低电平，‘1’表示高电平。

本发明实施例还提供一种MRAM存储系统，包括上述实施例中的MRAM存储单元读出电路及多个MRAM存储单元组成的MRAM存储阵列。该MRAM存储阵列在大规模读取过程中，上述的一个读出电路可以连接到多个MRAM存储单元以进行读出，即通过一个读出电路可以一次性刷新多个存储单元的读出电路。在实际读出的过程中由于每次读出都能够进行刷新电荷消除，所以即使磁性隧道结的高阻态的电阻值随温度的变化较大也不会影响读出的良率。即本发明实施例中的MRAM存储系统可以有效消除电荷归零和电压预充时由于电压波动和器件失配导致的左右两条支路之间的电荷误差，进而提高读出电路的良率，并可以承受工艺角变化和温度波动导致的失配；还可以有效消除前一次读取操作在电路中的节点电容以及位线电容中残留的大小不同的电荷，进而提高在各种工艺角和温度下连续读出的准确率。

最后应说明的是：以上实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。

Claims (13)

1.一种电荷消除电路模块，用于对电路模块的第一端和第二端之间的电压差进行消除，其特征在于，包括：电荷归零单元和电荷平均单元，

所述电荷归零单元由三个MOS晶体管构成，用于当放电信号控制的三个栅极打开时将第一端和第二端的电压拉至相同的低电平；

所述电荷平均单元由三个传输门构成，用于当传输门控制信号使能时将第一端和第二端的电压升至相同的高电平。

2.根据权利要求1所述的电路模块，其特征在于，所述三个MOS晶体管均为NMOS晶体管，三个NMOS晶体管的栅极连接同一放电信号，其中两个NMOS晶体管的漏极对应连接第一端和第二端，源极均接地，另一NMOS晶体管的源极和漏极对应连接第一端和第二端。

3.一种MRAM存储单元读出电路，其特征在于，包括：第一位线电容、第二位线电容、位线电荷消除模块、耦合放大模块、耦合电荷消除模块、比较锁存模块；所述位线电荷消除模块和耦合电荷消除模块均包括如权利要求1或2所述的电荷消除电路模块；

所述位线电荷消除模块的第一端连接待读单元位线和第一位线电容的正极，以从所述待读单元位线获取待读位线信号，所述位线电荷消除模块的第二端连接参考单元位线和第二位线电容的正极，以从所述参考单元位线获取参考位线信号；所述位线电荷消除模块包括第一电荷归零单元和第一预充电荷平均单元，所述第一电荷归零单元用于将所述第一位线电容的正极和所述第二位线电容的正极放电至相同的低电平；所述第一预充电荷平均单元用于将所述第一位线电容的正极和所述第二位线电容的正极充电至相同的高电平；

所述耦合放大模块的第一输入端连接所述第一位线电容的负极，所述耦合放大模块的第二输入端连接所述第二位线电容的负极，所述耦合放大模块用于放大所述待读位线信号通过所述第一位线电容后的第一信号和所述参考位线信号通过所述第二位线电容后的第二信号的差值，以生成第三信号和第四信号；

所述耦合电荷消除模块的第一端和所述比较锁存模块的第一输入端连接所述耦合放大模块的第一输出端，所述耦合电荷消除模块的第二端和所述比较锁存模块的第二输入端连接所述耦合放大模块的第二输出端，所述耦合电荷消除模块包括第二电荷归零单元和第二预充电荷平均单元，所述第二电荷归零单元用于将所述耦合放大模块的第一输出端和第二输出端放电至相同的低电平；所述第二预充电荷平均单元用于将所述耦合放大模块的第一输出端和第二输出端充电至相同的高电平；

所述比较锁存模块用于将从所述耦合放大模块的第一输出端获取的所述第三信号，以及从所述耦合放大模块的第二输出端获取的所述第四信号比较后，生成并锁存比较结果正信号和比较结果负信号，所述比较锁存模块的第一输出端用于输出所述比较结果正信号，所述比较锁存模块的第二输出端用于输出所述比较结果负信号。

4.根据权利要求3所述的MRAM存储单元读出电路，其特征在于，所述位线电荷消除模块包括：构成所述第一电荷归零单元的第一NMOS晶体管、第二NMOS晶体管和第三NMOS晶体管，以及构成所述第一预充电荷平均单元的第一传输门、第二传输门和第三传输门；

所述第一NMOS晶体管的漏极、所述第二传输门的输出端、所述第三NMOS晶体管的漏极和所述第一传输门的输入端连接所述位线电荷消除模块的第一端；所述第一传输门的输出端、第三传输门的输出端、第三NMOS晶体管的源极和第二NMOS晶体管的漏极连接所述位线电荷消除模块的第二端；

所述第一NMOS晶体管和所述第二NMOS晶体管的源极接地；所述第二传输门和所述第三传输门的输入端接位线预充电压；

所述第一传输门、第二传输门、第三传输门的正控制端接预充控制信号，所述第一传输门、第二传输门、第三传输门的反控制端接所述预充控制信号的反相信号；所述第一NMOS晶体管、第二NMOS晶体管、第三NMOS晶体管的栅极接电荷归零信号。

5.根据权利要求3或4所述的MRAM存储单元读出电路，其特征在于，所述耦合放大模块包括耦合电荷归零单元，用于将所述第一位线电容的负极和所述第二位线电容的负极放电至相同的低电平。

6.根据权利要求5所述的MRAM存储单元读出电路，其特征在于，所述耦合电荷归零单元包括：第四NMOS晶体管、第五NMOS晶体管和第六NMOS晶体管；所述第四NMOS晶体管的漏极和所述第六NMOS晶体管的漏极连接所述耦合放大模块的第一输入端；所述第六NMOS晶体管的源极和所述第五NMOS晶体管的漏极连接所述耦合放大模块的第二输入端；所述第四NMOS晶体管和所述第五NMOS晶体管的源极接地。

7.根据权利要求5所述的MRAM存储单元读出电路，其特征在于，所述耦合放大模块还包括第七NMOS晶体管、第八NMOS晶体管、第一节点电容和第二节点电容；

所述第七NMOS晶体管的源极连接所述耦合放大模块的第一输入端，所述第八NMOS晶体管的源极连接所述耦合放大模块的第二输入端；所述第七NMOS晶体管的栅极、所述第八NMOS晶体管的漏极、所述第二节点电容的正极和所述耦合放大模块的第二输出端连接；所述第八NMOS晶体管的栅极、所述第七NMOS晶体管的漏极、所述第一节点电容的正极和所述耦合放大模块的第一输出端连接；

所述第一节点电容和所述第二节点电容的负极接地。

8.根据权利要求3所述的MRAM存储单元读出电路，其特征在于，所述耦合电荷消除模块包括：构成所述第二电荷归零单元的第九NMOS晶体管、第十NMOS晶体管和第十一NMOS晶体管，以及构成所述第二预充电荷平均单元的第四传输门、第五传输门和第六传输门；

所述第九NMOS晶体管的漏极、所述第五传输门的输出端、所述第十一NMOS晶体管的漏极和所述第四传输门的输入端连接所述耦合电荷消除模块的第一端；所述第四传输门的输出端、第六传输门的输出端、第十一NMOS晶体管的源极和第十NMOS晶体管的漏极连接所述耦合电荷消除模块的第二端；

所述第九NMOS晶体管和所述第十NMOS晶体管的源极接地；所述第五传输门和所述第六传输门的输入端接耦合预充电压；

所述第四传输门、第五传输门、第六传输门的正控制端接预充控制信号，所述第四传输门、第五传输门、第六传输门的反控制端接所述预充控制信号的反相信号；所述第九NMOS晶体管、第十NMOS晶体管、第十一NMOS晶体管的栅极接电荷归零信号。

9.根据权利要求3所述的MRAM存储单元读出电路，其特征在于，所述比较锁存模块包括：

比较锁存单元、正输出缓冲单元和负输出缓冲单元；所述比较锁存单元的第一输入端连接所述比较锁存模块的第一输入端，所述比较锁存单元的第二输入端连接所述比较锁存模块的第二输入端，用于将从所述耦合放大模块的第一输出端获取的所述第三信号，以及从所述耦合放大模块的第二输出端获取的所述第四信号比较后，生成第五信号及所述第五信号的反相信号；

所述正输出缓冲单元的输入端连接所述比较锁存单元的第一输出端，用于将所述第五信号缓冲后，从所述正输出缓冲单元的输出端输出比较结果正信号；

所述负输出缓冲单元的输入端连接所述比较锁存单元的第二输出端，用于将所述第五信号的反相信号缓冲后，从所述负输出缓冲单元的输出端输出比较结果负信号。

10.根据权利要求9所述的MRAM存储单元读出电路，其特征在于，所述比较锁存单元包括：第二PMOS晶体管、第三PMOS晶体管、第四PMOS晶体管、第五PMOS晶体管、第十二NMOS晶体管、第十四NMOS晶体管、第十五NMOS晶体管、第十六NMOS晶体管和第十七NMOS晶体管；

所述第十五NMOS晶体管的栅极连接所述比较锁存单元的第一输入端，所述第十七NMOS晶体管的栅极连接所述比较锁存单元的第二输入端；所述第十五NMOS晶体管的源极和所述第十七NMOS晶体管的源极连接所述第十二NMOS晶体管的漏极；所述第十二NMOS晶体管的源极接地；

所述第十五NMOS晶体管的漏极连接所述第十四NMOS晶体管的源极，所述第十七NMOS晶体管的漏极连接所述第十六NMOS晶体管的源极；所述第十四NMOS晶体管的栅极、所述第三PMOS晶体管的栅极、所述第四PMOS晶体管的漏极、所述第五PMOS晶体管的漏极和所述第十六NMOS晶体管的漏极连接所述比较锁存单元的第二输出端；所述第十六NMOS晶体管的栅极、所述第四PMOS晶体管的栅极、所述第三PMOS晶体管的漏极、所述第二PMOS晶体管的漏极和所述第十四NMOS晶体管的漏极连接所述比较锁存单元的第一输出端；

所述第二PMOS晶体管、所述第三PMOS晶体管、所述第四PMOS晶体管和所述第五PMOS晶体管的源极接比较锁存电压；所述第二PMOS晶体管、所述第五PMOS晶体管和所述第十二NMOS晶体管的栅极接输出控制信号。

11.根据权利要求9所述的MRAM存储单元读出电路，其特征在于，所述正输出缓冲单元包括：第一PMOS晶体管和第十三NMOS晶体管；

所述第一PMOS晶体管和所述第十三NMOS晶体管的栅极连接所述正输出缓冲单元的输入端；所述第一PMOS晶体管和所述第十三NMOS晶体管的漏极接所述正输出缓冲单元的输出端；所述第一PMOS晶体管的源极接比较锁存电压，所述第十三NMOS晶体管的源极接地。

12.根据权利要求9所述的MRAM存储单元读出电路，其特征在于，所述负输出缓冲单元包括：第六PMOS晶体管和第十八NMOS晶体管；

所述第六PMOS晶体管和所述第十八NMOS晶体管的栅极连接所述负输出缓冲单元的输入端；所述第六PMOS晶体管和所述第十八NMOS晶体管的漏极接所述负输出缓冲单元的输出端；所述第六PMOS晶体管的源极接比较锁存电压，所述第十八NMOS晶体管的源极接地。

13.一种MRAM存储系统，其特征在于，包括如权利要求3-12中任一项所述的MRAM存储单元读出电路及多个MRAM存储单元组成的MRAM存储阵列。

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