CN116504775A - 高压防护电路与其电路系统 - Google Patents

Abstract

本申请提供一种高压防护电路，包括由半导体结构形成的非寄生的耐压晶体管与触发电压降压电路。触发电压降压电路的一端电连接半导体结构的P型掺杂区与第一N型掺杂区，触发电压降压电路的另一端电连接半导体结构的多晶矽电极，用于使耐压晶体管的逆向导通电压值降压至特定电压值。当耐压晶体管的漏极上的高压信号的电压值大于特定电压值时，耐压晶体管会逆向导通而提供放电路径给高压信号流向耐压晶体管的源极。

Description

高压防护电路与其电路系统

技术领域

本发明涉及一种用于高压防护电路与其电路系统，且特别是一种通过半导体结构形成耐压晶体管且通过触发电压降压电路降低耐压晶体管的逆向导通电压值的高压防护电路与其电路系统。

背景技术

在高压整合电路的驱动器电路应用中，电路被分为低压侧电路与高压侧电路的两个区块。在这两个区块中，高压终结端(HJVT)的隔离结构的设计是一个重要关键。隔离结构除了需要满足耐压的需求外，也必须确保隔离结构不会影响电路的正常工作。高压的栅极驱动器的信号传递可以通过高压横向扩散金属氧化物半导体(LDMOS)实现的位准移位电路来达成。高压横向扩散金属氧化物半导体主要将低压侧电路输出的信号进行升压，并传递到高压测电路中。然而，这类的高压整合电路为了减少芯片面积，通常以自我保护为主，而不会额外加挂其他静电放电防护电路。一般来说，高压横向扩散金属氧化物半导体的宽度很小，根本无法承受大电流，当高压静电发生时，若使用高压横向扩散金属氧化物半导体本身作为放电路径，则可能会导致高压横向扩散金属氧化物半导体或其连接的电阻受损。

请参照图1，图1是传统的电路系统的电路图。如图1所示，电路系统1为一种高压整合电路，电路系统1包括低压侧电路区块11与高压侧电路区块12，且低压侧电路区块11与高压侧电路区块12是通过作为位准移位电路的高压横向扩散金属氧化物半导体LN1来连接。低压侧电路区块11包括了静电放电(ESD)钳制电路111与低压侧电路112，且使用电压VCC做为供应电压。高压侧电路区块12包括由PMOS晶体管P1与NMOS晶体管N1构成的驱动电路(即，此处的高压侧电路为驱动电路)以及由电阻R1、二极管D1与静电放电钳制电路121构成的自保护电路。高压侧电路区块122电连接于电压VB与电压VS之间，且使用电压VB做为供应电压，其中电压VB大于电压VCC。电路系统1利用隔离环来隔离低压侧电路区块11与高压侧电路区块12，隔离环的半导体结构会形成寄生的逆偏压二极管HVJT_D。然而，逆偏压二极管HVJT_D对于的静电放电的耐受性较差，通常无法满足2000伏特的需求。

虽然，现有技术的另一种做法是将上述具有寄生的逆偏压二极管HVJT_D的半导体结构改良成具有寄生的双极性晶体管来提升静电放电的耐受性，然而，高压横向扩散金属氧化物半导体LN1的宽度过小，且隔离环需要确保足够的耐压，故导致寄生的双极性晶体管的逆向导通电压值大于高压横向扩散金属氧化物半导体LN1的逆向导通电压值原来的逆向导通电压值，使得静电放电的放电路径仍会经过高压横向扩散金属氧化物半导体LN1，造成高压横向扩散金属氧化物半导体LN1本身或/与其连接的组件会有受损。为了确保静电放电的放电路径是走向高压终结端，可以将高压终结端的寄生的双极性晶体管的逆向导通电压值设计地比高压横向扩散金属氧化物半导体LN1的逆向导通电压值来得小，但此作法会造成寄生的双极性晶体管的耐压不足，而影响电路正常工作，或者，造成组件面积过大的面积浪费问题。

发明内容

本发明实施例提供一种高压防护电路，其包括耐压晶体管与触发电压降压电路。在耐压晶体管的漏极的高压信号的电压值大于特定电压值时，用于提供放电路径给耐压晶体管的漏极的高压信号流向耐压晶体管的源极。触发电压降压电路电连接于耐压晶体管的栅极与接地电压之间，且用以使耐压晶体管的逆向导通电压值降压至特定电压值。耐压晶体管由半导体结构形成，且半导体结构于水平方向上包括有高压N型井结构、第一外延结构、深N型井结构与第二外延结构。高压N型井结构包括于水平方向上被隔离且暴露的P型掺杂区与第一N型掺杂区，触发电压降压电路的一端电连接P型掺杂区与第一N型掺杂区，高压N型井结构与第一外延结构共同包括暴露的多晶矽电极，深N型井结构包括暴露的第二N型掺杂区，多晶矽电极于水平方向上与第一N型掺杂区及第二N型掺杂区相互隔离，且电连接触发电压降压电路的另一端，以及第二N型掺杂区于水平方向上与第二外延结构彼此隔离，其中第一N型掺杂区为耐压晶体管的源极，第二N型掺杂区为耐压晶体管的漏极，以及多晶矽电极为耐压晶体管的栅极。

本发明实施例提供一种高压防护电路，其包括半导体结构与触发电压降压电路。半导体结构是在水平方向上，依序形成有暴露的P型掺杂区、第一N型掺杂区、多晶矽电极与第二N型掺杂区，其中P型掺杂区与第一N型掺杂区于水平方向上彼此隔离，第一N型掺杂区与多晶矽电极于水平方向上彼此隔离，多晶矽电极与第二N型掺杂区于水平方向上彼此隔离，以借此形成有非寄生的耐压晶体管，其中第一N型掺杂区、第二N型掺杂区与多晶矽电极分别为耐压晶体管的源极、漏极与栅极。触发电压降压电路的一端电连接P型掺杂区与第一N型掺杂区，触发电压降压电路的另一端电连接多晶矽电极，用于使耐压晶体管的逆向导通电压值降压至特定电压值。于耐压晶体管的漏极上的高压信号的电压值大于特定电压值时，耐压晶体管会逆向导通而提供放电路径给高压信号流向耐压晶体管的源极。

本发明实施例提供一种电路系统，其包括前述高压防护电路与要保护的电路，且所述电路并联连接于高压防护电路。

综上所述，本发明提供的高压防护电路系通过半导体结构形成耐压晶体管且通过触发电压降压电路降低耐压晶体管的逆向导通电压值，故可以解决要保护的电路可能会比耐压晶体管HVJT_T先逆向导通的技术问题。

为了进一步理解本发明的技术、手段和效果，可以参考以下详细描述和附图，从而可以彻底和具体地理解本发明的目的、特征和概念。然而，以下详细描述和附图仅用于参考和说明本发明的实现方式，其并非用于限制本发明。

附图说明

提供的附图用以使本领域技术人员可以进一步理解本发明，并且被并入与构成本发明的说明书的一部分。附图示出了本发明的示范实施例，并且用以与本发明的说明书一起用于解释本发明的原理。

图1是传统的电路系统的电路图。

图2是本发明实施例的高压防护电路的电路图。

图3A是本发明实施例的电路系统的电路图。

图3B是图3A中的高压防护电路的耐压晶体管的半导体结构的示意图。

图4A是本发明另一实施例的电路系统的电路图。

图4B是图4A中的高压防护电路的耐压晶体管的半导体结构的示意图。

图5A是本发明又一实施例的电路系统的电路图。

图5B是图5A中的高压防护电路的耐压晶体管的半导体结构的示意图。

图式中所标示的符号说明如下：1、3～5电路系统；11低压侧电路区块；111、121静电放电钳位电路；112低压侧电路；12高压侧电路区块；2高压防护电路；21触发电压降压电路；HVJT_T耐压晶体管；HVJT_D逆偏压二极管；P1、N1、N2晶体管；R1～R3电阻；LN1高压横向扩散金属氧化物半导体；VCC、VS、VB电压；GND接地电压；D1二极管；PS P型基板；HVPW高压P型井；NW1第一N型井；NW2第二N型井；FE1第一隔离件；FE2第二隔离件；FE3第三隔离件；FE4第四隔离件；FE5第五隔离件；PP1 P型掺杂区；NP1第一N型掺杂区；NP2第二N型掺杂区；PLY多晶硅电极；NEPI1第一N型外延层；NEPI2第二N型外延层；DNW深N型井；NBL N型埋层。

具体实施方式

现在将详细参考本发明的示范实施例，其示范实施例会在附图中被绘示出。在可能的情况下，在附图和说明书中使用相同的组件符号来指代相同或相似的部件。另外，示范实施例的做法仅是本发明的设计概念的实现方式之一，下述的所述等示范皆非用于限定本发明。

本发明实施例提供了一种高压防护电路主要通过半导体结构形成可用于耐受高压且非寄生的高压晶体管，此高压晶体管为NMOS晶体管，其栅极、源极、漏极分别为半导体结构的多晶矽电极、第一N型掺杂区与第二N型掺杂区，且半导体结构在第一N型掺杂区远离多晶矽电极的方向上还有一个P型掺杂区。为了使得耐压晶体管的静电放电的耐受性足够，但又不希望使得其他组件(例如，作为位准移位电路的高压横向扩散金属氧化物半导体)在耐压晶体管被逆向导通前就先被逆向导通，本发明还设置了触发电压降压电路于上述高压防护电路中。触发电压降压电路的一端电连接第一N型掺杂区与P型掺杂区，且触发电压降压电路的另一端电连接多晶矽电极。触发电压降压电路用于降低耐压晶体管的逆向导通电压值至特定电压值。

通过上述做法，在高压信号的电压值大于特定电压值时，耐压晶体管可以在其他组件被逆向导通前就被逆向导通，使得耐压晶体管作为高压信号的放电路径，有效地保护电路系统中的各组件。另外一方面，由于不用像先前技术特意设计一个降低耐压(即，降低逆向导通电压值)的耐压晶体管的半导体结构，故本发明的另一种有益技术效果为可以避免半导体结构的面积过大所造成的面积浪费。

首先，请参照图2，图2是本发明实施例的高压防护电路的电路图。高压防护电路2包括通过半导体结构形成可用于耐受高压且非寄生的耐压晶体管HVJT_T与触发电压降压电路21，其中此耐压晶体管HVJT_T为NMOS晶体管。耐压晶体管HVJT_T的漏极电连接电压VB，耐压晶体管HVJT_T的源极电连接接地电压GND，触发电压降压电路21的两端分别电连接耐压晶体管HVJT_T的栅极与接地电压GND。触发电压降压电路21可以以一个电阻来实现，也可以以一个晶体管加上一个电阻来实现，且本发明不以此为限制。

在使用时，高压防护电路2会与要保护的电路会并联连接。触发电压降压电路21会使得压晶体管HVJT_T将原来的逆向导通电压值降低到特定电压值，使得耐压晶体管HVJT_T可以在要保护的电路被逆向导通前就被逆向导通，以达到保护效果。另外，在一个实施例中，在工作模式下，触发电压降压电路21设计成会使得耐压晶体管HVJT_T维持原来的逆向导通电压值，即维持原来的静电放电的耐受性。

请参照图3A，图3A是本发明实施例的电路系统的电路图。于此实施例中，高压防护电路2是用于保护高压整合电路，因此，电路系统3包括低压侧电路区块11、高压侧电路区块12、作为位准移位电路的高压横向扩散金属氧化物半导体LN1与高压防护电路2。高压防护电路2电连接电压VB与接地电压之间GND，及并联于高压整合电路。低压侧电路区块11包括彼此并联的静电放电钳制电路111与低压侧电路112，静电放电钳制电路111与低压侧电路112电连接于电压VCC与接地电压GND之间，并通过电压VCC作为供应电压，而进行工作。另外，静电放电钳制电路111用于进行电压钳位，使得电压VCC被钳位，达到自我保护。

高压横向扩散金属氧化物半导体LN1的栅极电连接低压侧电路112，以用于接收低压侧电路112输出的信号，并进行升压。高压横向扩散金属氧化物半导体LN1的源极电连接接地电压GND，以及高压横向扩散金属氧化物半导体LN1的漏极电连接高压侧电路区块12，以将升压的信号送给高压侧电路区块12。

高压侧电路区块12包括由PMOS晶体管P1与NMOS晶体管N1构成的驱动电路(即，此处的高压侧电路为驱动电路)以及由电阻R1、二极管D1与静电放电钳制电路121构成的自保护电路。PMOS晶体管P1的源极电连接电压VB，PMOS晶体管P1的漏极与NMOS晶体管N1的漏极彼此电连接并输出驱动电压，NMOS晶体管N1的源极电连接小于电压VB的电压VS，PMOS晶体管P1的栅极与NMOS晶体管N1的栅极电连接高压横向扩散金属氧化物半导体LN1的漏极，以接收升压的信号及根据升压的信号决定输出电压。在此请注意，上述高压侧电路的实现方式仅为本发明实施例之一，且非用于限制本发明。

电阻R1的两端分别电连接大于电压VCC的电压VB与高压横向扩散金属氧化物半导体LN1的漏极。二极管D1的阴极端与阳极端分别电连接电压VB与高压横向扩散金属氧化物半导体LN1的漏极。静电放电钳制电路121电连接于电压VB与电压VS之间。通过与静电放电钳制电路121对电压VB与电压VS之间的压差进行电压钳位，以及通过电阻R1、二极管D1的作用，可以达到自保护。在此请注意，上述自保护电路的设置与实现方式仅为本发明实施例之一，且非用于限制本发明。

耐压晶体管HVJT_T的漏极与源极分别电连接电压VB与接地电压GND。当耐压晶体管HVJT_T的漏极的高压信号的电压值大于特定电压值时，耐压晶体管HVJT_T会逆向导通，而用于提供放电路径给耐压晶体管HVJT_T的漏极的高压信号流向耐压晶体管HVJT_T的源极。触发电压降压电路21电连接于耐压晶体管HJVT的栅极与接地电压GND之间，并用以使耐压晶体管HVJT_T的逆向导通电压值降压至特定电压值。

请参照图3B，图3B是图3A中的高压防护电路的耐压晶体管的半导体结构的示意图。耐压晶体管HVJT_T由半导体结构形成，且半导体结构于水平方向上由左往右包括有高压N型井结构、第一外延结构、深N型井结构与第二外延结构。高压N型井结构包括于水平方向上被隔离且暴露的P型掺杂区PP1与第一N型掺杂区NP1，且触发电压降压电路21的一端电连接P型掺杂区PP1与第一N型掺杂区NP1。高压N型井结构与第一外延结构共同包括暴露的多晶矽电极PLY。深N型井结构包括暴露的第二N型掺杂区NP2。多晶矽电极PLY于水平方向上与第一N型掺杂区NP1及第二N型掺杂区NP2相互隔离，且电连接触发电压降压电路21的另一端。第二N型掺杂区NP2于水平方向上与第二外延结构彼此隔离。第一N型掺杂区NP1为耐压晶体管HVJT_T的源极，第二N型掺杂区NP2为耐压晶体管HVJT_T的漏极，以及多晶矽电极PLY为耐压晶体管HVJT_T的栅极。进一步地，所述半导体结构更包括P型基板PS，其中高压N型井结构、第一外延结构、深N型井结构与第二外延结构是形成于P型基板PS上。

高压N型井结构的详细结构说明如下。高压N型井结构包括高压P型井HVPW、第一N型井NW1、第一隔离件FE1、第二隔离件FE2、第三隔离件FE3、P型掺杂区PP1、第一N型掺杂区NP1与一部分的多晶矽电极PLY。高压P型井HVPW形成于P型基板PS上。第一N型井NW1形成于高压P型井HVPW中，且P型掺杂区PP1与第一N型掺杂区NP1形成于第一N型井NW1之中且被暴露出来。部分的多晶矽电极PLY形成于高压P型井HVPW上且被暴露出来。第一隔离件FE1形成于第一N型井NW1之上且位于P型掺杂区PP1于水平方向上的左侧。第二隔离件FE2形成于第一N型井NW1之上且位于P型掺杂区PP1于水平方向上的右侧与第一N型掺杂区NP1于水平方向上的左侧之间。第三隔离件FE3形成于第一N型井NW1上且位于第一N型掺杂区NP1于水平方向上的右侧与多晶矽电极PLY于水平方向上的左侧之间。

第一外延结构的详细说明如下。第一外延结构包括另一部分的多晶矽电极PLY、第一N型外延层NEPI1与部分的第四隔离件FE4。第一N型外延层NEPI1于水平方向上相邻于高压P型井HVPW，且位于P型基板PS上。另一部份的多晶矽电极PLY位于第一N型外延层NEPI1之上，多晶矽电极PLY于水平方向上位于第三隔离件FE3的右侧与第四隔离件FE4的左侧之间，以及部分的第四隔离件FE4形成于第一N型外延层NEPI1之上。

深N型井结构的详细说明如下。深N型井结构包括第二N型掺杂区PP2、深N型井DNW、第二N型井NW2、另一部分的第四隔离件FE4、一部分的第五隔离件FE5与部分的N型埋层NBL。深N型井DNW位于P型基板PS上，且于水平方向上相邻于第一N型外延层NEPI1。第二N型井NW2形成于深N型井DNW中。第二N型掺杂区NP2形成于第二N型井NW2之中且被暴露出来。另一部分的第四隔离件FE4形成于深N型井DNW与第二N型井NW2之上。部分的第五隔离件FE5形成于深N型井DNW与第二N型井NW2之上。第二N型掺杂区NP2于水平方向上位于第四隔离件FE4的右侧与第五隔离件FE5的左侧之间。部分的N型埋层NBL位于P型基板PS之上与深N型井DNW之下，且于水平方向上相邻于深N型井DNW的右侧。

第二外延结构的详细说明如下。第二外延结构包括另一部分的第五隔离件FE5、第二外延层NEPI2与另一部分的N型埋层NBL。另一部分的N型埋层NBL位于P型基板PS之上与第二外延层NEPI2之下。另一部分的第五隔离件FE5位于第二外延层NEPI2之上，以及第二外延层NEPI2于水平方向上相邻于深N型井DNW的右侧。

上述耐压晶体管HVJT_T的半导体结构的实现方式仅是本发明实施例的其中一者，其他类型的半导体结构也可能用于实现本发明。半导体结构只要能够在水平方向上依序形成有暴露的P型掺杂区PP1、第一N型掺杂区NP1、多晶矽电极PLY与第二N型掺杂区NP2，并通过适当设计，使P型掺杂区PP1与第一N型掺杂区NP1于水平方向上彼此隔离，使第一N型掺杂区NP1与多晶矽电极PLY于水平方向上彼此隔离，以及使多晶矽电极PLY与第二N型掺杂区NP2于水平方向上彼此隔离，即可以实现本发明的非寄生的耐压晶体管HVJT_T。

于静电测试模式中，触发电压降压电路21能够降低耐压晶体管HVJT_T的逆向导通电压值，故能降低耐压晶体管HVJT_T的逆向导通电压值至特定电压值，且在耐压晶体管HVJT_T的漏极有高压信号时，耐压晶体管HVJT_T可以比他组件更早地被逆向导通，而起到保护作用。在一个实施例中，还可以设计成在工作模式中，触发电压降压电路21能够不降低耐压晶体管HVJT_T的逆向导通电压，故能使得耐压晶体管HVJT_T维持逆向导通电压，即静电放电的耐受性维持不变。

请参照图4A与图4B，图4A是本发明另一实施例的电路系统的电路图，以及图4B是图4A中的高压防护电路的耐压晶体管的半导体结构的示意图。图4A的电路系统4的高压防护电路2中的触发电压降压电路21是以一个电阻R2实现，以及电阻R2的两端分别电连接接地电压GND与耐压晶体管HVJT_T的栅极。对应地，于图4B中，电阻R2的一端电连接于多晶矽电极PLY，以及电阻R2的另一端电连接P型掺杂区NP2与第一N型掺杂区NP1。于此实施例中，不管是在静电测试模式或工作模式下，HVJT_T的逆向导通电压值都会被降低。

请参照图5A与图5B，图5A是本发明又一实施例的电路系统的电路图，以及图5B是图5A中的高压防护电路的耐压晶体管的半导体结构的示意图。图5A的电路系统5的高压防护电路2中的触发电压降压电路21是以一个电阻R3与一个晶体管N2来实现，其中晶体管N2的栅极电连接电阻R3的一端，晶体管N2的漏极电连接耐压晶体管HVJT_T的栅极，以及晶体管N2的的源极电连接接地电压GND。对应地，于图5B中，晶体管N2的漏极电连接多晶矽电极PLY，以及晶体管N2的源极电连接P型掺杂区PP1与第一N型掺杂区NP1。于静电测试模式下，电阻R3的另一端为浮接，故能够使耐压晶体管HVJT_T的逆向导通电压值下降；以及于工作模式下，所述电阻R3的另一端为电连接电压VCC，故HVJT_T的逆向导通电压值几乎维持不变。

综合以上所述，本发明提供的高压防护电路可以避免要保护的电路会比耐压晶体管先逆向导通的技术问题，故可以有效地保护要保护的电路。在一个实施例中，还可以设计成在工作模式下，维持耐压晶体管对于静电放电的耐受性。再者，相较于现有技术，本发明的高压防护电路更可以避免半导体结构的面积过大所造成的面积浪费。除此之外，上述架构的工艺不用额外增设光罩，而可以使用原有工艺来实现。

应当理解，本文描述的示例和实施例仅用于说明目的，并且鉴于其的各种修改或改变将被建议给本领域技术人员，并且将被包括在本申请的精神和范围以及所附权利要求的范围之内。

Claims (10)

1.一种高压防护电路，其特征在于，所述高压防护电路包括：

耐压晶体管，在所述耐压晶体管的漏极的高压信号的电压值大于特定电压值时，用于提供放电路径给所述耐压晶体管的所述漏极的所述高压信号流向所述耐压晶体管的源极；以及

触发电压降压电路，电连接于所述耐压晶体管的栅极与接地电压之间，用以使所述耐压晶体管的逆向导通电压值降压至所述特定电压值；

其中所述耐压晶体管由半导体结构形成，且所述半导体结构于水平方向上包括有高压N型井结构、第一外延结构、深N型井结构与第二外延结构，所述高压N型井结构包括于所述水平方向上被隔离且暴露的P型掺杂区与第一N型掺杂区，所述触发电压降压电路的一端电连接所述P型掺杂区与所述第一N型掺杂区，所述高压N型井结构与所述第一外延结构共同包括暴露的多晶矽电极，所述深N型井结构包括暴露的第二N型掺杂区，所述多晶矽电极于所述水平方向上与所述第一N型掺杂区及所述第二N型掺杂区相互隔离，且电连接所述触发电压降压电路的另一端，以及所述第二N型掺杂区于所述水平方向上与所述第二外延结构彼此隔离，其中所述第一N型掺杂区为所述耐压晶体管的所述源极，所述第二N型掺杂区为所述耐压晶体管的所述漏极，以及所述多晶矽电极为所述耐压晶体管的所述栅极。

2.如权利要求1所述的高压防护电路，其特征在于，所述触发电压降压电路包括电阻，所述电阻的一端电连接于所述多晶矽电极，以及所述电阻的另一端电连接所述P型掺杂区与所述第一N型掺杂区。

3.如权利要求1所述的高压防护电路，其特征在于，所述触发电压降压电路包括晶体管以及至少一电阻，其中所述晶体管的栅极电连接所述电阻的一端，所述晶体管的漏极电连接所述多晶矽电极，以及所述晶体管的源极电连接所述P型掺杂区与所述第一N型掺杂区。

4.如权利要求3所述的高压防护电路，其特征在于，于一静电测试模式下，所述电阻的另一端为浮接，以及于工作模式下，所述电阻的另一端为电连接电压。

5.如权利要求1所述的高压防护电路，其特征在于，所述高压N型井结构包括高压P型井、第一N型井、第一隔离件、第二隔离件、第三隔离件、所述P型掺杂区、所述第一N型掺杂区与一部分的所述多晶矽电极，其中所述高压P型井形成于P型基板上，所述第一N型井形成于所述高压P型井中，所述P型掺杂区与所述第一N型掺杂区形成于所述第一N型井之中且被暴露出来，所述部分的所述多晶矽电极形成于所述高压P型井上且被暴露出来，所述第一隔离件形成于所述第一N型井之上且位于所述P型掺杂区于所述水平方向上的一侧，所述第二隔离件形成于所述第一N型井之上且位于所述P型掺杂区于所述水平方向上的另一侧与所述第一N型掺杂区于所述水平方向上的一侧之间，所述第三隔离件形成于所述第一N型井上且位于所述第一N型掺杂区于所述水平方向上的另一侧与所述多晶矽电极于所述水平方向上的一侧之间。

6.如权利要求5所述的高压防护电路，其特征在于，所述第一外延结构包括另一部分的所述多晶矽电极、第一N型外延层与部分的第四隔离件，所述第一N型外延层于所述水平方向上相邻于所述高压P型井，且位于所述P型基板上，以及所述另一部份的所述多晶矽电极位于第一N型外延层之上，所述多晶矽电极于所述水平方向上位于所述第三隔离件与所述第四隔离件之间，以及所述部分的所述第四隔离件形成于所述第一N型外延层之上。

7.如权利要求6所述的高压防护电路，其特征在于，所述深N型井结构包括所述第二N型掺杂区、深N型井、第二N型井、另一部分的所述第四隔离件、部分的第五隔离件与部分的N型埋层，所述深N型井位于所述P型基板上，且于所述水平方向上相邻于所述第一N型外延层，所述第二N型井形成于所述深N型井中，所述第二N型掺杂区形成于所述第二N型井之中且被暴露出来，所述另一部分的所述第四隔离件形成于所述深N型井与所述第二N型井之上，所述部分的所述第五隔离件形成于所述深N型井与所述第二N型井之上，所述第二N型掺杂区于所述水平方向上位于所述第四隔离件与所述第五隔离件之间，以及所述部分的所述N型埋层位于所述P型基板之上与所述深N型井之下，且于所述水平方向上相邻于所述深N型井。

8.如权利要求7所述的高压防护电路，其特征在于，所述第二外延结构包括另一部分的所述第五隔离件、第二外延层与另一部分的所述N型埋层，其中所述另一部分的所述N型埋层位于所述P型基板之上与所述第二外延层之下，所述另一部分的所述第五隔离件位于所述第二外延层之上，以及所述第二外延层于所述水平方向上相邻于所述深N型井。

9.一种高压防护电路，其特征在于，所述高压防护电路包括：

半导体结构，是在水平方向上，依序形成有暴露的P型掺杂区、第一N型掺杂区、多晶矽电极与第二N型掺杂区，其中所述P型掺杂区与所述第一N型掺杂区于所述水平方向上彼此隔离，所述第一N型掺杂区与所述多晶矽电极于所述水平方向上彼此隔离，所述多晶矽电极与所述第二N型掺杂区于所述水平方向上彼此隔离，以借此形成有非寄生的耐压晶体管，其中所述第一N型掺杂区、第二N型掺杂区与多晶矽电极分别为所述耐压晶体管的源极、漏极与栅极；以及

触发电压降压电路，其一端电连接所述P型掺杂区与所述第一N型掺杂区，其另一端电连接所述多晶矽电极，用于使所述耐压晶体管的逆向导通电压值降压至特定电压值；

其中当所述耐压晶体管的所述漏极上的高压信号的电压值大于所述特定电压值时，所述耐压晶体管会逆向导通而提供放电路径给所述高压信号流向所述耐压晶体管的所述源极。

10.一种电路系统，其特征在于，所述高压防护电路包括：

如权利要求1至9其中一项所述的高压防护电路；

要保护的电路，并联连接于所述高压防护电路。