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CN116487425A - 高电子迁移率晶体管及其制作方法 - Google Patents

高电子迁移率晶体管及其制作方法 Download PDF

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CN116487425A
CN116487425A CN202210558817.5A CN202210558817A CN116487425A CN 116487425 A CN116487425 A CN 116487425A CN 202210558817 A CN202210558817 A CN 202210558817A CN 116487425 A CN116487425 A CN 116487425A
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semiconductor layer
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杨柏宇
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United Microelectronics Corp
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Abstract

本发明公开一种高电子迁移率电晶体晶体管及其制作方法，其中该制作高电子迁移率晶体管(high electron mobility transistor,HEMT)的方法为，主要先形成一缓冲层于一基底上，然后形成一阻障层于该缓冲层上，形成一P型半导体层于该阻障层上，形成一第一层包含一负电荷区设于该P型半导体层一侧，然后再形成一第二层包含一正电荷区设于该P型半导体层另一侧。

Description

高电子迁移率晶体管及其制作方法
本申请是中国发明专利申请(申请号：202210041542.8，申请日：2022年01月14日，发明名称：高电子迁移率晶体管及其制作方法)的分案申请。
技术领域
本发明涉及一种高电子迁移率晶体管及其制作方法。
背景技术
以氮化镓基材料(GaN-based materials)为基础的高电子迁移率晶体管具有于电子、机械以及化学等特性上的众多优点，例如宽能隙、高击穿电压、高电子迁移率、大弹性模数(elastic modulus)、高压电与压阻系数(high piezoelectric and piezoresistivecoefficients)等与化学钝性。上述优点使氮化镓基材料可用于如高亮度发光二极管、功率开关元件、调节器、电池保护器、面板显示驱动器、通信元件等应用的元件的制作。
发明内容
本发明一实施例揭露一种制作高电子迁移率晶体管(high electron mobilitytransistor,HEMT)的方法，其主要先形成一缓冲层于一基底上，然后形成一阻障层于该缓冲层上，形成一P型半导体层于该阻障层上，形成一第一层包含一负电荷区设于该P型半导体层一侧，然后再形成一第二层包含一正电荷区设于该P型半导体层另一侧。
本发明另一实施例揭露一种高电子迁移率晶体管，其主要包含一缓冲层设于基底上、一阻障层设于该缓冲层上、一P型半导体层设于该阻障层上、一第一层包含负电荷区设于该P型半导体层一侧以及一第二层包含第一正电荷区设于该P型半导体层另一侧。
本发明又一实施例揭露一种高电子迁移率晶体管，其主要包含一缓冲层设于基底上、一阻障层设于该缓冲层上、一P型半导体层设于该阻障层上、一第一层包含负电荷区设于该P型半导体层两侧以及一第二层包含正电荷区设于该第一层上。
附图说明
图1至图2为本发明一实施例制作高电子迁移率晶体管的方法示意图；
图3至图7为本发明一实施例制作高电子迁移率晶体管的方法示意图；
图8为本发明一实施例的高电子迁移率晶体管的结构示意图；
图9至图11为本发明一实施例制作高电子迁移率晶体管的方法示意图。
主要元件符号说明
12:基底
14:缓冲层
16:阻障层
18:P型半导体层
20:保护层
22:介电层
24:正电荷区
26:图案化掩模
28:离子注入制作工艺
30:负电荷区
32:介电层
34:栅极电极
36:源极电极
38:漏极电极
40:介电层
42:二维电子气
具体实施方式
请参照图1至图2，图1至图2为本发明一实施例制作高电子迁移率晶体管的方法示意图。如图1所示，首先提供一基底12，例如一由硅、碳化硅或氧化铝(或可称蓝宝石)所构成的基底，其中基底12可为单层基底、多层基底、梯度基底或上述的组合。依据本发明其他实施例基底12又可包含一硅覆绝缘(silicon-on-insulator,SOI)基底。
然后于基底12表面形成一选择性核晶层(nucleation layer)(图未示)以及一缓冲层14。在一实施例中，核晶层较佳包含氮化铝而缓冲层14包含III-V族半导体例如氮化镓，其厚度可介于0.5微米至10微米之间。在一实施例中，可利用分子束外延制作工艺(molecular-beam epitaxy,MBE)、有机金属气相沉积(metal organic chemical vapordeposition,MOCVD)制作工艺、化学气相沉积(chemical vapor deposition,CVD)制作工艺、氢化物气相外延(hydride vapor phase epitaxy,HVPE)制作工艺或上述组合于基底12上形成缓冲层14。
接着可选择性于缓冲层14表面形成一非刻意掺杂(unintentionally doped)缓冲层(图未示)。在本实施例中，非刻意掺杂缓冲层较佳包含III-V族半导体，例如氮化镓或更具体而言非刻意掺杂氮化镓。在一实施例中，可利用分子束外延制作工艺(molecular-beamepitaxy,MBE)、有机金属气相沉积(metal organic chemical vapor deposition,MOCVD)制作工艺、化学气相沉积(chemical vapor deposition,CVD)制作工艺、氢化物气相外延(hydride vapor phase epitaxy,HVPE)制作工艺或上述组合于缓冲层14上形成非刻意掺杂缓冲层。
随后形成一阻障层16于非刻意掺杂缓冲层或缓冲层14表面。在本实施例中阻障层16较佳包含III-V族半导体例如N型氮化铝镓(AlxGa1-xN)，其中0<x<1，阻障层16较佳包含一由外延成长制作工艺所形成的外延层，且阻障层16可包含硅或锗的掺质。如同上述形成缓冲层14的方式，可利用分子束外延制作工艺(molecular-beam epitaxy,MBE)、有机金属气相沉积(metal organic chemical vapor deposition,MOCVD)制作工艺、化学气相沉积(chemical vapor deposition,CVD)制作工艺、氢化物气相外延(hydride vapor phaseepitaxy,HVPE)制作工艺或上述组合于缓冲层14上形成阻障层16。
接着依序形成一P型半导体层18以及一保护层20于阻障层16上，再利用光刻及蚀刻制作工艺去除部分保护层20与部分P型半导体层18。在一实施例中，P型半导体层18较佳包含P型氮化镓，且可利用分子束外延制作工艺(molecular-beam epitaxy,MBE)、有机金属气相沉积(metal organic chemical vapor deposition,MOCVD)制作工艺、化学气相沉积(chemical vapor deposition,CVD)制作工艺、氢化物气相外延(hydride vapor phaseepitaxy,HVPE)制作工艺或上述组合于阻障层16表面形成P型半导体层18。保护层20则较佳包含金属氮化物例如氮化钛(titanium nitride,TiN)，但不局限于此。
一般而言，由于缓冲层14与阻障层16的材料能带间隙(band gap)不同之故，缓冲层14与阻障层16的界面数较佳形成异质结(heterojunction)。异质结处的能带弯曲，导带(conduction band)弯曲深处形成量子阱(quantum well)，将压电效应(piezoelectricity)所产生的电子约束于量子阱中，因此在缓冲层14与阻障层16的界面处形成沟道区或二维电子气(two-dimensional electron gas,2DEG)42，进而形成导通电流。
然后形成一介电层22于保护层20上并覆盖阻障层16表面，其中介电层22较佳包含一含氧或氧基(oxygen-based)介电层，例如可包含氧化铝(Al2O3)、二氧化铪(HfO2)或二氧化硅(SiO2)。从另一角度来看介电层22较佳包含一不移动正电荷(immobile positivecharge)区24且该正电荷区24的电荷较佳平均分布于整个介电层22，亦即设于P型半导体层18左侧、P型半导体层18顶部以及P型半导体层18右侧的介电层22均包含正电荷区24。
接着如图1至图2所示可形成一图案化掩模26，例如图案化光致抗蚀剂于介电层22上，其中图案化掩模26具有一开口暴露出P型半导体层18一侧的介电层22表面。之后再进行一离子注入制作工艺28，利用图案化掩模26为掩模将带有负电荷的离子如氟离子注入P型半导体层18一侧的介电层22内以形成负电荷区30。需注意的是，在此阶段所形成的负电荷区30较佳降低其正下方沟道区中二维电子气42的密度，使负电荷区30正下方的二维电子气42密度低于两侧正电荷区24正下方的二维电子气42密度。
随后先形成另一由氧化硅所构成的介电层32于介电层22上，再形成一栅极电极34于保护层20上以及源极电极36与漏极电极38于栅极电极34两侧。在本实施例中，可先进行一光刻及蚀刻制作工艺去除P型半导体层18正上方的部分介电层32与部分介电层22形成凹槽(图未示)，形成一栅极电极34于凹槽内，去除栅极电极34两侧的部分介电层22、32及部分阻障层16形成二凹槽，再分别形成源极电极36与漏极电极38于栅极电极34两侧。
在本实施例中，栅极电极34、源极电极36以及漏极电极38较佳由金属所构成，其中栅极电极34较佳由萧特基金属所构成而源极电极36与漏极电极38较佳由欧姆接触金属所构成。依据本发明一实施例，栅极电极34、源极电极36及漏极电极38可各自包含金、银、铂、钛、铝、钨、钯或其组合。在一些实施例中，可利用电镀制作工艺、溅镀制作工艺、电阻加热蒸镀制作工艺、电子束蒸镀制作工艺、物理气相沉积(physical vapor deposition,PVD)制作工艺、化学气相沉积制作工艺(chemical vapor deposition,CVD)制作工艺、或上述组合于上述凹槽内形成导电材料，然后再利用单次或多次蚀刻将电极材料图案化以形成栅极电极34、源极电极36以及漏极电极38。至此即完成本发明一实施例的一高电子迁移率晶体管的制作。
请继续参照图3至图7，图3至图7为本发明一实施例制作一高电子迁移率晶体管的方法示意图。为了更简洁描述本实施例，本实施例与前述实施例中相同元件较佳使用相同标号。如图3所示，首先依据前述图1的制作工艺形成缓冲层14以及阻障层16于基底12上之后依序形成一P型半导体层18以及一保护层20于阻障层18上，利用光刻及蚀刻制作工艺去除部分保护层20与部分P型半导体层18，再形成一介电层22于被图案化的保护层20及P型半导体层18上。如同前述实施例，P型半导体层18较佳包含P型氮化镓，且可利用分子束外延制作工艺(molecular-beam epitaxy,MBE)、有机金属气相沉积(metal organic chemicalvapor deposition,MOCVD)制作工艺、化学气相沉积(chemical vapor deposition,CVD)制作工艺、氢化物气相外延(hydride vapor phase epitaxy,HVPE)制作工艺或上述组合于阻障层16表面形成P型半导体层18。保护层20则较佳包含金属氮化物例如氮化钛(titaniumnitride,TiN)，但不局限于此。另外本阶段所形成的介电层22较佳包含一含氮层例如由氮化硅所构成的介电层。
接着如图4所示，进行一离子注入制作工艺28将带有负电荷的离子如氟离子注入介电层22内以形成负电荷区30。由于本阶段进行离子注入制作工艺28时较佳不形成任何图案化掩模，因此氟离子较佳全面性的注入于介电层22内，使负电荷区30平均分布于整个介电层22。需注意的是，在此阶段所形成的负电荷区30较佳降低其正下方沟道区中二维电子气42的密度，使负电荷区30正下方的二维电子气42密度低于图3中无负电荷区的二维电子气42密度。
随后如图5所示，形成一图案化掩模26例如图案化光致抗蚀剂于介电层22上，再利用图案化掩模26为掩模进行一蚀刻制作工艺去除部分介电层22，使剩余带有负电荷的介电层22覆盖部分保护层20顶表面并设于P型半导体层18一侧的阻障层16表面。由于部分带有负电荷区30区的介电层22被去除，因此在此阶段负电荷区30正下方的二维电子气42密度较佳低于两侧无负电荷区30的二维电子气42密度。
如图6所示，然后可先去除图案化掩模26，再形成另一介电层40于阻障层16与保护层20上并覆盖之前形成的介电层22表面，其中介电层40较佳在不额外注入任何离子状况下即包含正电荷区24。在本实施例中，介电层40较佳包含一含氧或氧基(oxygen-based)介电层，例如可包含氧化铝(Al2O3)、二氧化铪(HfO2)或二氧化硅(SiO2)。从另一角度来看介电层40较佳包含一不移动正电荷(immobile positive charge)区24且该正电荷区24的电荷较佳平均分布于整个介电层40，亦即设于P型半导体层18左侧、P型半导体层18顶部以及P型半导体层18右侧的介电层40均包含正电荷区24。由于正电荷区24较佳提升其正下方沟道区中二维电子气42的密度，因此在此阶段正电荷区24正下方的二维电子气42的密度较佳高于图5中负电荷区30两侧无负电荷区30正下方的二维电子气42密度，同时负电荷区30正下方的二维电子气42密度也低于两侧正电荷区24正下方的二维电子气42密度。
接着如图7所示，形成另一由氧化硅所构成的介电层32于介电层40上，再形成一栅极电极34于P型半导体层18上以及源极电极36与漏极电极38于栅极电极34两侧。在本实施例中，可先进行一光刻及蚀刻制作工艺去除P型半导体层18正上方的部分介电层32与部分介电层22、40形成凹槽(图未示)，形成一栅极电极34于凹槽内，去除栅极电极34两侧的部分介电层32、40及部分阻障层16形成二凹槽，再分别形成源极电极36与漏极电极38于栅极电极34两侧。需注意的是，在本阶段形成栅极电极34的时候介电层40较佳被分隔为两部分分别设于栅极电极34两侧，同时右侧的介电层40侧壁较佳切齐下方介电层22侧壁。
请再参照图8，图8为本发明一实施例的一高电子迁移率晶体管的结构示意图。如图8所示，相较于前述图3实施例中图案化保护层20与P型半导体层18后便直接形成介电层22于被图案化的保护层20及P型半导体层18上，本发明又可选择额外进行另一光刻及蚀刻制作工艺，例如利用另一图案化掩模(图未示)并搭配蚀刻制作工艺去除P型半导体层18一侧的部分阻障层16形成凹槽(图未示)，去除图案化掩模，再比照图3实施例形成由氧化硅所构成的介电层22于阻障层16与保护层20上并填满阻障层16内的凹槽。
由于P型半导体层18一侧如右侧的部分阻障层16已被去除，因此后续填满凹槽的介电层22底部便会深入部分阻障层16内使介电层22底表面略低于阻障层16顶表面。之后再比照图4至图7的制作工艺进行一离子注入制作工艺将带有负电荷的离子如氟离子注入介电层22内以形成负电荷区30、利用图案化掩模进行一蚀刻制作工艺去除部分介电层22、形成另一包含氧的介电层40于阻障层16与保护层20上并覆盖介电层22表面、形成另一由氧化硅所构成的介电层32于介电层40上、再形成一栅极电极34于P型半导体层18上以及源极电极36与漏极电极38于栅极电极34两侧。
请继续参照图9至图11，图9至图11为本发明一实施例制作一高电子迁移率晶体管的方法示意图。如图9所示，首先依据前述图3至图4实施例于图案化保护层20与P型半导体层18后形成介电层22于被图案化的保护层20及P型半导体层18上，再进行一离子注入制作工艺将带有负电荷的离子如氟离子注入介电层22内以形成负电荷区30。
然后形成一图案化掩模26例如图案化光致抗蚀剂于介电层22上，再利用图案化掩模26为掩模进行蚀刻制作工艺去除部分介电层22并暴露出下方的部分阻障层16表面。值得注意的是，相较于图5所形成的图案化掩模26仅覆盖部分P型半导体层18正上方的介电层22与P型半导体层18一侧的介电层22，本阶段所形成的图案化掩模26较佳覆盖P型半导体层18或保护层20正上方的所有介电层22以及P型半导体层18两侧的部分介电层22，由此暴露出P型半导体层18两侧的部分介电层22表面，因此蚀刻制作工艺较佳同时去除P型半导体层18或保护层20两侧的部分介电层22并暴露出下方的阻障层16表面。如同图5的实施例，由于部分带有负电荷区30区的介电层22被去除，因此在此阶段负电荷区30正下方的二维电子气42密度较佳低于两侧无负电荷区30的二维电子气42密度。
如图10所示，接着可去除图案化掩模26暴露出介电层22，再形成一另一介电层40于阻障层16与保护层20上并覆盖之前形成的介电层22表面，其中介电层40较佳在不额外注入任何离子状况下即包含正电荷区24。在本实施例中，介电层40较佳包含一含氧或氧基(oxygen-based)介电层，例如可包含氧化铝(Al2O3)、二氧化铪(HfO2)或二氧化硅(SiO2)。从另一角度来看介电层40较佳包含一固定的正电荷(immobile positive charge)区24且该正电荷区24的电荷较佳平均分布于整个介电层40，亦即设于P型半导体层18左侧、P型半导体层18顶部以及P型半导体层18右侧的介电层40均包含正电荷区24。由于正电荷区24较佳提升其正下方沟道区中二维电子气42的密度，因此在此阶段正电荷区24正下方的二维电子气42的密度较佳高于图9中负电荷区30两侧无负电荷区30正下方的二维电子气42密度，同时负电荷区30正下方的二维电子气42密度也低于两侧正电荷区24正下方的二维电子气42密度。
随后如图11所示，形成另一由氧化硅所构成的介电层32于介电层40上，再形成一栅极电极34于P型半导体层18上以及源极电极36与漏极电极38于栅极电极34两侧。在本实施例中，可先进行一光刻及蚀刻制作工艺去除P型半导体层18正上方的部分介电层32与部分介电层22、40形成凹槽(图未示)，形成一栅极电极34于凹槽内，去除栅极电极34两侧的部分介电层32、40及部分阻障层16形成二凹槽，再分别形成源极电极36与漏极电极38于栅极电极34两侧。需注意的是，本发明又一实施例可结合图8与图11的制作工艺选择额外进行另一光刻及蚀刻制作工艺，例如利用另一图案化掩模(图未示)并搭配蚀刻制作工艺去除P型半导体层18两侧的部分阻障层16形成凹槽(图未示)，去除图案化掩模，再比照图3实施例形成由氧化硅所构成的介电层22于阻障层16与保护层20上并填满阻障层16内的两个凹槽。由于P型半导体层18两侧的部分阻障层16已被去除，因此后续填满凹槽的介电层22底部便会深入部分阻障层16内使P型半导体层18两侧的介电层22底表面均略低于阻障层16顶表面，此变化型也属本发明所涵盖的范围。
一般而言，现行制作高电子迁移率晶体管的制作过程中常利用离子注入制作工艺将例如氟原子注入由氮化铝镓所构成的阻障层来降低漏极电极端的电场。然而此做法容易产生分布上的空缺(distribution vacancy)并对沟道区或二维电子气(two-dimensionalelectron gas,2DEG)处造成损害。为了解决此问题本发明主要先形成P型半导体层与选择性保护层于阻障层上，再形成至少一介电层于P型半导体层与阻障层上，其中P型半导体层一侧的介电层中包含一正电荷区而P型半导体层另一侧的介电层中则包含一负电荷区且负电荷区较佳不接触源极电极以及/或漏极电极。依据本发明的优选实施例，利用上述方式于介电材料中形成具有不移动负电荷(immobile negative charge)区与不移动正电荷(immobile positive charge)区于P型半导体层或栅极电极两侧可有效改善击穿电压，其中包含不移动负电荷区的介电层可有效降低栅极边缘的高电场而包含不移动正电荷区的介电层则可用来降低开启电阻值(Ron)并提升二维电子气的密度。
以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，都应属本发明的涵盖范围。

Claims (6)

1.一种高电子迁移率晶体管(high electron mobility transistor,HEMT)，其特征在于，包含：
缓冲层，设于基底上；
阻障层，设于该缓冲层上；
P型半导体层，设于该阻障层上；
第一层，包含部分介电层设于该P型半导体层一侧；以及
第二层，包含第一正电荷区设于该P型半导体层另一侧。
2.如权利要求1所述的高电子迁移率晶体管，另包含：
保护层，设于该P型半导体层上；
栅极电极，设于该保护层上；以及
源极电极以及漏极电极，设于该栅极电极两侧。
3.如权利要求1所述的高电子迁移率晶体管，另包含第三层具有第二正电荷区设于该第一层以及该阻障层上。
4.如权利要求3所述的高电子迁移率晶体管，其中该第三层侧壁切齐该第一层侧壁。
5.如权利要求3所述的高电子迁移率晶体管，其中该第三层包含氧基介电层。
6.如权利要求1所述的高电子迁移率晶体管，其中该第一层底表面低于该阻障层顶表面。
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