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CN116114394B - 半导体存储装置 - Google Patents

半导体存储装置

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CN116114394B
CN116114394B CN202080103213.0A CN202080103213A CN116114394B CN 116114394 B CN116114394 B CN 116114394B CN 202080103213 A CN202080103213 A CN 202080103213A CN 116114394 B CN116114394 B CN 116114394B
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transistor
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Kioxia Corp
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Abstract

本发明可抑制消耗电力增加。一实施方式的半导体存储装置包括：位线(BL)；存储单元晶体管(MT)，连接于位线；以及电容器(CAP)，连接于存储单元晶体管与位线之间。

Description

半导体存储装置
技术领域
实施方式涉及一种半导体存储装置。
背景技术
作为可非挥发地存储数据的半导体存储装置，已知NAND闪存。此外，作为挥发性地存储数据、且可进行高速数据写入及读出的半导体存储装置，已知悉DRAM(Dynamic randomaccess memory，动态随机存取存储器)。
[背景技术文献]
[专利文献]
专利文献1：美国专利第7372730号说明书
发明内容
[发明要解决的问题]
实施方式抑制消耗电力增加。
[解决问题的技术手段]
实施方式的半导体存储装置包括：第1位线；第1存储单元晶体管，连接于所述第1位线；以及第1电容器，连接于所述第1存储单元晶体管与所述第1位线之间。
附图说明
图1是用于说明包含实施方式的半导体存储装置的存储器系统的构成的方块图。
图2是用于说明实施方式的半导体存储装置的平面布局的平面图。
图3是用于说明实施方式的半导体存储装置的存储单元阵列的构成的电路图。
图4是用于说明存储于实施方式的存储单元晶体管及电容器的数据的电势图。
图5是图2的区域V的单元区域的平面图。
图6是沿着图5的VI-VI线的单元区域的剖视图。
图7是沿着图6的VII-VII线的存储单元晶体管的剖视图。
图8是沿着图6的VIII-VIII线的电容器的剖视图。
图9是沿着图6的IX-IX线的选择晶体管的剖视图。
图10是图2的区域X的布线区域的平面图。
图11是沿着图10的XI-XI线的布线区域的剖视图。
图12是用于说明实施方式的半导体存储装置的感测放大器的构成的电路图。
图13是用于说明实施方式的半导体存储装置的读出动作的时序图。
图14是用于说明实施方式的半导体存储装置的抹除动作的时序图。
图15是用于说明实施方式的半导体存储装置的写入动作的时序图。
图16是用于说明实施方式的半导体存储装置的制造步骤的存储单元阵列的剖视图。
图17是用于说明实施方式的半导体存储装置的制造步骤的存储单元阵列的剖视图。
图18是用于说明实施方式的半导体存储装置的制造步骤的存储单元阵列的剖视图。
图19是用于说明实施方式的半导体存储装置的制造步骤的存储单元阵列的剖视图。
图20是用于说明实施方式的半导体存储装置的制造步骤的存储单元阵列的剖视图。
图21是用于说明实施方式的半导体存储装置的制造步骤的存储单元阵列的剖视图。
图22是用于说明实施方式的半导体存储装置的制造步骤的存储单元阵列的剖视图。
图23是用于说明实施方式的半导体存储装置的制造步骤的存储单元阵列的剖视图。
图24是用于说明实施方式的半导体存储装置的制造步骤的存储单元阵列的剖视图。
图25是用于说明实施方式的半导体存储装置的制造步骤的存储单元阵列的剖视图。
图26是用于说明实施方式的半导体存储装置的制造步骤的存储单元阵列的剖视图。
图27是用于说明实施方式的半导体存储装置的制造步骤的存储单元阵列的剖视图。
图28是用于说明实施方式的半导体存储装置的制造步骤的存储单元阵列的剖视图。
图29是用于说明实施方式的半导体存储装置的制造步骤的存储单元阵列的剖视图。
图30是用于说明实施方式的半导体存储装置的制造步骤的存储单元阵列的剖视图。
图31是用于说明实施方式的半导体存储装置的制造步骤的存储单元阵列的剖视图。
图32是用于说明实施方式的半导体存储装置的制造步骤的存储单元阵列的剖视图。
图33是用于说明实施方式的半导体存储装置的制造步骤的存储单元阵列的剖视图。
图34是用于说明实施方式的半导体存储装置的制造步骤的存储单元阵列的剖视图。
具体实施方式
以下，参照图式对于实施方式进行说明。各实施方式例示用于将发明的技术性思想具体化的装置或方法。图式是示意性或概念性的图式，各图式的尺寸及比率等不一定与现实的尺寸及比率相同。本发明的技术思想并非由构成要素的形状、构造、配置等特定。
另外，另外，在以下的说明中，对于具有大致相同的功能及构成的构成要素，赋予包含文字或数字的相同的参考符号。另外，在对利用相同的参考符号来参照、且具有同样的构成的要素彼此进行相互区别时，有在所述参考符号之后，进一步标注文字或数字的情况。
此外，构成要素“/A”设为具有与构成要素A同等的构成、且是与构成要素A成对的构成要素。
1.实施方式
对于实施方式的半导体存储装置进行说明。
1.1构成
首先，对于实施方式的半导体存储装置的构成进行说明。
1.1.1整体构成
图1是用于说明包含实施方式的半导体存储装置的存储器系统的整体构成的方块图。半导体存储装置1包含：NAND型闪存，可非挥发地存储数据；以及DRAM(Dynamic randomaccess memory，动态随机存取存储器)，可挥发性地存储数据；且由外部的存储器控制器2控制。在图1的例中，半导体存储装置1与存储器控制器2之间的通讯，显示例如支持NAND接口规格的情况，但不一定限定于此。例如，半导体存储装置1与存储器控制器2之间的通讯可进一步支持与DRAM的接口规格。
如图1所示，半导体存储装置1例如包括存储单元阵列10、指令缓存器11、地址缓存器12、定序器13、驱动模块14、行解码器模块15、以及感测放大器模块16。也将半导体存储装置1内的构成中除了存储单元阵列10、行解码器模块15、以及感测放大器模块16的构成(指令缓存器11、地址缓存器12、定序器13、以及驱动模块14)称为外围电路PERI。
存储单元阵列10包含多个区块BLK0～BLKn及/BLK0～/BLKn(n为1以上的整数)、以及2个虚设区块dBLK及/dBLK。区块BLK及/BLK是可非挥发地存储数据的多个DRAM存储单元及多个NAND存储单元的集合，例如作为数据的抹除单位而使用。以下，为了简单化，而有将DRAM存储单元及NAND存储单元总称而简称为“存储单元”的情况。虚设区块dBLK及/dBLK作为针对区块BLK及/BLK的参考用电容器发挥功能。
在存储单元阵列10设置有多条位线、多条字线、以及多条选择栅极线。各DRAM存储单元例如与1条位线及1条选择栅极线建立关联。各NAND存储单元例如与1条位线及1条字线建立关联。对于存储单元阵列10的详细的构成将于后述。
指令缓存器11保持半导体存储装置1从存储器控制器2接收到的指令CMD。指令CMD例如包含使定序器13执行读出动作、写入动作、抹除动作等的命令。
地址缓存器12保持半导体存储装置1自存储器控制器2接收到的地址信息ADD。地址信息ADD例如包含区块地址BAd、页地址PAd、以及列地址CAd。例如，区块地址BAd、页地址PAd、以及列地址CAd分别使用于区块BLK、字线、选择栅极线、以及位线的选择。
定序器13控制半导体存储装置1整体的动作。例如，定序器13基于保持在指令缓存器11的指令CMD而控制驱动模块14、行解码器模块15、以及感测放大器模块16等，执行读出动作、写入动作、抹除动作等。
驱动模块14产生读出动作、写入动作、抹除动作等所使用的电压。而且，驱动模块14例如对与基于保持在地址缓存器12的页地址PAd而选择的字线及选择栅极线对应的信号线施加所产生的电压。
行解码器模块15基于保持在地址缓存器12的区块地址BAd，选择所对应的存储单元阵列10内的1个区块BLK。然后，行解码器模块15例如将施加于与所选择的字线对应的信号线的电压，向所选择的区块BLK内的所选择的字线传送。
感测放大器模块16在写入动作中，根据从存储器控制器2接收到的写入数据DAT，对各位线施加所期望的电压。此外，感测放大器模块16在读出动作中，基于位线的电压判定存储于存储单元的数据，并将判定结果作为读出数据DAT向存储器控制器2传送。
以上所说明的半导体存储装置1及存储器控制器2可通过所述组合而构成为1个半导体装置。作为这种半导体装置，可举出例如SDTM卡的存储卡、或SSD(solid state drive，固态硬盘)等。
1.1.2平面布局
接着，对于实施方式的半导体存储装置的平面布局进行说明。
另外，在以下所参照的图式中，X轴与位线BL的延伸方向对应，Y轴与字线WL的延伸方向对应，Z轴与相对于形成有半导体存储装置1的半导体衬底的表面的铅垂方向对应。
图2是用于说明实施方式的半导体存储装置的平面布局的平面图。如图2所示，感测放大器模块16在半导体衬底上沿着Y轴延伸地设置，包含沿着Y轴排列的多个感测放大器SA。多个感测放大器SA分别连接于对应的位线BL及/BL之组。
存储单元阵列10分割成沿着X轴夹着感测放大器模块16的2个区域而设置。位线BL在存储单元阵列10的所述2个区域中一个区域的上方沿着X轴延伸，位线/BL在存储单元阵列10的所述2个区域中另一区域的上方沿着X轴延伸。
在存储单元阵列10的2个区域中位线BL下方的区域，设置有在沿着X轴远离感测放大器模块16的方向上依序排列的虚设区块dBLK、区块BLK0、区块BLK1、…、以及区块BLKn。在存储单元阵列10的2个区域中位线/BL下方的区域，设置有在沿着X轴远离感测放大器模块16的方向上依序排列的虚设区块/dBLK、区块/BLK0、区块/BLK1、…、以及区块/BLKn。
此外，在存储单元阵列10，设置有沿着Y轴排列的单元区域CA及布线区域HA。单元区域CA是设置有存储单元的区域，布线区域HA是用于将行解码器模块15与单元区域CA之间电连接的区域。
行解码器模块15在存储单元阵列10及感测放大器模块16的沿着Y轴的第1端处，沿着X轴延伸地设置。外围电路PERI在存储单元阵列10及感测放大器模块16的沿着Y轴的第2端处，沿着X轴延伸地设置。外围电路PERI、存储单元阵列10的单元区域CA、布线区域HA、以及行解码器模块15沿着Y轴依序排列。
1.1.3存储单元阵列的电路构成
图3是用于说明实施方式的半导体存储装置的存储单元阵列的构成的电路图。在图3中，显示存储单元阵列10所含的多个区块BLK中的1个区块BLK、与虚设区块dBLK。另外，区块/BLK及虚设区块/BLK的构成分别与区块BLK及虚设区块dBLK的构成相同，因此省略说明。
首先，对于区块BLK的构成进行说明。
如图3所示，区块BLK例如包含4个串单元SU0～SU3。各串单元SU包含与位线BL1、BL2、…、BLm(m为1以上的整数)分别建立关联的多个存储串MS。
各存储串MS例如包含存储单元晶体管MT0～MT7、选择晶体管ST1～ST3、以及电容器CAP。存储单元晶体管MT包含控制栅极及电荷蓄积膜，作为非挥发地保持数据的NAND存储单元发挥功能。电容器CAP具有包含电连接于存储串MS的电极的1对电极，作为挥发性地保持数据的DRAM存储单元发挥功能。选择晶体管ST1～ST3使用于各种动作时的串单元SU的选择、以及串单元SU内的存储单元晶体管MT的选择及电容器CAP的选择。
在各存储串MS中，存储单元晶体管MT0～MT7串联连接。选择晶体管ST1的第1端连接于建立关联的位线BL，选择晶体管ST1的第2端经由节点N0，共通连接于电容器CAP的第1端的电极与选择晶体管ST3的第1端。电容器CAP的第2端的电极连接于配线CAPL。选择晶体管ST3的第2端连接于串联连接的存储单元晶体管MT0～MT7的第1端。选择晶体管ST2的第1端连接于串联连接的存储单元晶体管MT0～MT7的第2端。选择晶体管ST2的第2端连接于源极线SL。配线CAPL及源极线SL，例如构成为通过连接于未图示的驱动器，可控制成特定的电压(例如，接地电压)。
在同一区块BLK中，存储单元晶体管MT0～MT7的控制栅极分别共通连接于字线WL0～WL7。串单元SU0～SU3内的选择晶体管ST1的栅极分别共通连接于选择栅极线SGD0～SGD3。选择晶体管ST2的栅极共通连接于选择栅极线SGS。选择晶体管ST3的栅极共通连接于选择栅极线SGM。
另外，在1个串单元SU内连接于共用的字线WL的多个存储单元晶体管MT的集合，例如称为单元CU。例如，将包含分别存储1位数据的存储单元晶体管MT的单元CU的存储容量定义为“1页数据”。
接着，对于虚设区块dBLK的构成，继续使用图3进行说明。
虚设区块dBLK的构成与区块BLK内的1个串单元SU的构成相同。虚设区块dBLK包含与位线BL1～BLm分别建立关联的多个虚设存储串dMS。
各虚设存储串dMS例如包含虚设存储单元晶体管dMT0～dMT7、虚设选择晶体管dST1～dST3、以及虚设电容器dCAP。虚设存储单元晶体管dMT、虚设电容器dCAP、以及虚设选择晶体管dST1～dST3的构成分别存储单元晶体管MT、电容器CAP、以及选择晶体管ST1～ST3的构成相同。虚设电容器dCAP在读出动作时，作为用于判定蓄积于读出对象的电容器CAP的电荷量的参考单元发挥功能。
在各虚设存储串dMS中，虚设存储单元晶体管dMT0～dMT7串联连接。虚设选择晶体管dST1的第1端连接于建立关联的位线BL，虚设选择晶体管dST1的第2端经由节点dN0，共通连接于虚设电容器dCAP的第1端的电极、与虚设选择晶体管dST3的第1端。虚设电容器dCAP的第2端的电极连接于配线dCAPL。虚设选择晶体管dST3的第2端连接于串联连接的虚设存储单元晶体管dMT0～dMT7的第1端。虚设选择晶体管dST2的第1端连接于串联连接的虚设存储单元晶体管dMT0～dMT7的第2端。虚设选择晶体管dST2的第2端连接于源极线SL。配线dCAPL及源极线SL，例如构成为通过连接于未图标的驱动器，而可控制成特定的电压(例如，接地电压)。
在同一虚设区块dBLK中，虚设存储单元晶体管dMT0～dMT7的控制栅极分别共通连接于虚设字线dWL0～dWL7。虚设区块dBLK内的多个虚设选择晶体管dST1～dST3的栅极分别共通连接于虚设选择栅极线dSGD、dSGS、以及dSGM。
在以上所说明的存储单元阵列10的电路构成中，位线BL是由在各串单元SU中分配有同一列地址的存储串MS及虚设存储串dMS共有。源极线SL例如在多个区块BLK及虚设区块dBLK间被共有。
另外，本实施方式的半导体存储装置1所具备的存储单元阵列10的电路构成并不限定于以上所说明的构成。例如，各存储串MS所含的存储单元晶体管MT以及选择晶体管ST的个数可设计成任意个数。各区块BLK所含的串单元SU的个数可设计成任意个数。
接着，使用图4对于存储于存储单元晶体管MT及电容器CAP的数据进行说明。如图4所示，在本实施方式中，存储单元晶体管MT及电容器CAP均构成为可存储1位。
首先，参照图4(A)，对于存储于存储单元晶体管MT的数据与临限值电压的关系进行说明。
如图4(A)所示，存储单元晶体管MT的临限值电压根据蓄积于电荷蓄积膜的电荷量而变化。因此，根据临限值电压而判定存储于存储单元晶体管MT的数据。具体来说，在存储单元晶体管MT的临限值电压为电压VCGR以上时，判定为在所述存储单元晶体管MT存储有数据“0”。另一方面，在临限值电压低于电压VCGR时，判定为在所述存储单元晶体管MT存储有数据“1”。电压VCGR是读出动作时所使用的电压，也称为读出电压VCGR。
接着，在图4(B)中，对于存储于电容器CAP的数据与节点N0的电压的关系进行说明。
如图4(B)所示，根据充电于1对电极间的电荷量(电压)而判定存储于电容器CAP的数据。具体来说，在充电于电容器CAP的电压(即，相对于配线CAPL的电压的节点N0的电压是电源电压VDD的一半即电压VDD/2以上时，判定为在所述电容器CAP存储有数据“1”。另一方面，在相对于配线CAPL的电压的节点N0的电压小于电压VDD/2时，判定为在所述电容器CAP存储有数据“0”。
1.1.4存储单元阵列的构造
接着，对于实施方式的半导体存储装置的存储单元阵列的构造的一例进行说明。
另外，以下，在平面图中，为了便于观察图而适当附加阴影。附加于平面图的阴影与附加有阴影的构成要素的素材或特性未必一定关联。在剖视图中，为了便于观察图，而适当省略绝缘层(层间绝缘膜)、配线、接触部等的构成要素。
1.1.4.1单元区域
图5是用于说明实施方式的半导体存储装置的存储单元阵列的单元区域的构造的平面图，与图2的区域V对应。在图5中，作为一例，显示包含与单元区域CA的区块BLK0内的串单元SU0～SU3、以及虚设区块dBLK对应的构造体的区域的一部分。另外，在图5中省略图示，区块/BLK及虚设区块/dBLK具有与区块BLK及虚设区块dBLK相同的构成，因此省略说明。
如图5所示，单元区域CA例如包含狭缝SLT及SHE、存储柱MP、接触部CP及LI、位线BL、以及配线积层体。
多个狭缝SLT分别沿着Y轴延伸，且沿着X轴排列。多个狭缝SHE分别沿着Y轴延伸，且在相邻的狭缝SLT间沿着X轴排列。狭缝SLT的宽度例如宽于狭缝SHE的宽度。狭缝SLT及SHE分别包含绝缘体。狭缝SLT在相邻的2个区块BLK间，将与字线WL对应的配线层、以及与选择栅极线SGD对应的配线层进行分断。此外，狭缝SLT在相邻的区块BLK0与虚设区块dBLK之间，将与字线WL对应的配线层及与选择栅极线SGD对应的配线层、与虚设字线dWL对应的配线层、以及与虚设选择栅极线dSGD对应的配线层进行分断。狭缝SHE在相邻的串单元SU间，将与选择栅极线SGD对应的配线层进行分断。
由狭缝SLT及SHE区划出的区域，与1个串单元SU或虚设区块dBLK对应。在沿着X轴相邻的狭缝SLT间设置有串单元SU0～SU3。而且，由排列在狭缝SLT间的3个狭缝SHE区划出的4个区域，分别与串单元SU0～SU3对应。
在狭缝SLT的内部，设置有和与选择栅极线SGD及字线WL对应的配线层绝缘的接触部LI。在存储柱MP内构成的导电路径经由接触部LI与源极线SL电连接。
多个柱在相邻的狭缝SLT间的区域，例如沿着X轴配置为11列的错落状。在3个狭缝SHE各者的下方，设置有1列柱。11列柱中其余的8列柱在狭缝SLT及SHE之间各设置2列，所述2列柱作为1个串单元SU内的存储柱MP发挥功能。在存储单元阵列10，图5所示的1区块BLK的布局沿着X轴重复配置n个。
此外，多个柱在狭缝SLT与感测放大器模块16之间的区域，沿着X轴配置成2列的错落状。所述2列柱作为虚设区块dBLK内的存储柱MP发挥功能。
多条位线BL分别沿着X轴延伸，且沿着Y轴排列。1条位线BL在俯视下，以针对每一虚设区块dBLK及串单元SU与1个存储柱MP重叠的方式配置。位线BL针对每一虚设区块dBLK及串单元SU经由存储柱MP与接触部CP连接。在存储柱MP内构成的导电路径经由接触部CP与对应的位线BL电连接。
另外，以上所说明的存储单元阵列10的平面布局仅为一例，并不限定于此。例如，配置于相邻的狭缝SLT间的狭缝SHE的数目可设计成任意数目。相邻的狭缝SLT间的串单元SU的个数基于狭缝SHE的数目而变化。存储柱MP的个数及配置可设计成任意个数及配置。与各存储柱MP重叠的位线BL的条数可设计成任意条数。
图6是沿着图5的VI-VI线的剖视图，显示单元区域CA中的存储单元阵列10的剖面构造的一例。如图6所示，存储单元阵列10在半导体衬底20的上方包含导电体层21～27。
具体来说，在半导体衬底20的上方，隔着绝缘体层(未图示)设置有导电体层21。导电体层21使用作为选择栅极线SGS。
在导电体层21的上方，绝缘体层(未图示)与导电体层22交替地积层复数层(图6的例中为8层)份额。例如，多个导电体层22从半导体衬底20侧依序使用作为字线WL0～WL7。
在最上层的导电体层22的上方，隔着绝缘体层(未图示)设置有导电体层23。例如，导电体层23使用作为选择栅极线SGM。
在导电体层23的上方，绝缘体层(未图示)与导电体层24交替地积层复数层(图6的例中为3层)份额。例如，多个导电体层23相互电连接，使用作为1个配线CAPL。
导电体层23与最下层的导电体层24的沿着Z轴的间隔可大于相邻的导电体层21与导电体层22之间、相邻的2个导电体层22之间、以及相邻的导电体层22与导电体层23之间的沿着Z轴的间隔。
在最上层的导电体层24的上方，隔着绝缘体层(未图示)设置有导电体层25。导电体层25使用作为选择栅极线SGD。
导电体层21～25例如形成为沿着XY平面扩展的板状，含有钨(W)。
在导电体层25的上方，隔着绝缘体层(未图示)设置有导电体层27。例如导电体层27使用作为位线BL。导电体层27例如含有铜(Cu)。
存储柱MP沿Z方向延伸地设置，通过导电体层21～25，底部到达比半导体衬底20的上表面更下方。存储柱MP包含下部柱LMP、以及形成于下部柱LMP的上方的上部柱UMP。
下部柱LMP例如包含芯膜30、半导体膜31、积层膜32、以及半导体部33。具体来说，芯膜30设置在下部柱LMP的大致中心，沿着Z轴延伸。芯膜30的上端例如位于导电体层23的上方且为最下层的导电体层24的下方，下端例如位于导电体层21的下方。芯膜30例如含有氧化硅(SiO2)等绝缘体。
半导体膜31例如含有多晶硅，覆盖芯膜30的底面及侧面。半导体膜31的下端与半导体衬底20接触，半导体膜31的上端位于导电体层23的上方且为最下层的导电体层24的下方。半导体膜31包含以包围芯膜30的侧面的方式形成的圆筒状的部分。
积层膜32覆盖半导体膜31的侧面。关于积层膜32的构成的详情将于后述。
半导体部33覆盖芯膜30的上表面，与半导体膜31中位于芯膜30的上方的部分接触。半导体部33具有到达下部柱LMP的上端的圆柱形状。半导体部33将下部柱LMP与上部柱UMP之间电连接，例如，通过含有砷(As)或磷(P)等n+型杂质而抑制电阻值的增加。
上部柱UMP例如包含芯膜40、半导体膜41、绝缘体膜42、导电体膜43、绝缘体膜44、以及半导体部45。具体来说，芯膜40设置在上部柱UMP的大致中心，沿着Z轴延伸。芯膜40的上端例如位于比导电体层25更靠上方，下端例如位于最下层的导电体层24的下方。芯膜40例如含有氧化硅(SiO2)等绝缘体。
半导体膜41例如含有多晶硅，覆盖芯膜40的底面及侧面。半导体膜41的下端与下部柱LMP的半导体部33接触。半导体膜41的上端位于比导电体层25更靠上层。半导体膜41包含以包围芯膜40的侧面的方式形成的圆筒状的部分。
绝缘体膜42含有具有高于积层膜32或绝缘体膜44的介电常数的介电常数的材料(例如，ZrTiOx等的High-κ材料)，覆盖半导体膜41的侧面的一部分。绝缘体膜42的上端位于最上层的导电体层24与导电体层25之间，绝缘体膜42的下端位于最下层的导电体层24与半导体膜41的下端之间。
导电体膜43包含金属材料，覆盖绝缘体膜42的侧面。导电体膜43的上端位于最上层的导电体层24与导电体层25之间，导电体膜43的下端位于最下层的导电体层24与下部柱LMP的上端之间。即，导电体膜43将多个导电体层24之间电连接。
绝缘体膜44含有氮化硅(SiN)的氧化物，在导电体层25与半导体膜41之间设置成圆筒状。绝缘体膜44在沿着Z轴夹着导电体层25的层间绝缘膜(未图示)之间，与导电体层25一起设置。因此，绝缘体膜44的上端及下端分别与导电体层25的上端及下端对齐。
半导体部45覆盖芯膜40的上表面，与半导体膜41中位于芯膜40的上方的部分接触。半导体部45例如为圆柱状，到达上部柱UMP的上端。
在存储柱MP内的半导体膜41、以及半导体部45的上表面，设置有作为柱状的接触部CP发挥功能的导电体层26。导电体层26例如含有钨(W)。导电体层26的上表面与对应的1个导电体层27(位线BL)接触，且电连接。
绝缘体层50例如沿着YZ平面形成为板状，作为将导电体层21～25沿着X轴进行分断的狭缝SLT发挥功能。通过绝缘体层50，导电体层21～25例如在相邻的2个区块BLK之间，或在相邻的区块BLK与虚设区块dBLK之间被分断。绝缘体层50的上端位于导电体层25与导电体层27之间，绝缘体层50的下端例如位于比半导体衬底20的上表面更靠下方。绝缘体层50例如含有氧化硅(SiO2)等绝缘体。
导电体层51在绝缘体层50与导电体层21～25之间，例如沿着YZ平面形成为板状，作为连接半导体衬底20与源极线SL(未图示)的接触部LI发挥功能。导电体层51例如含有多晶硅。
绝缘体层52例如沿着YZ平面形成为板状，作为将导电体层25沿着X轴进行分断的狭缝SHE发挥功能。通过绝缘体层52，导电体层25例如在相邻的2个串单元SU之间被分断。绝缘体层52的上端位于导电体层25与导电体层27之间，绝缘体层52的下端例如位于导电体层25与最上层的导电体层24之间。绝缘体层52例如含有氧化硅(SiO2)等绝缘体。
接着，对于存储柱MP的沿着XY平面的剖面构造使用图7、图8、以及图9参照地进行说明。
图7是沿着图6的VII-VII线的剖视图，显示下部柱LMP中与导电体层22交叉的部分的剖面构造的一例。
如图7所示，在下部柱LMP的中心部设置芯膜30，半导体膜31包围芯膜30的侧面，积层膜32包围半导体膜31的侧面。积层膜32例如包含通道绝缘膜32a、电荷蓄积膜32b、以及区块绝缘膜32c。
通道绝缘膜32a包围半导体膜31的侧面，电荷蓄积膜32b包围通道绝缘膜32a的侧面，区块绝缘膜32c包围电荷蓄积膜32b的侧面。导电体层22包围区块绝缘膜32c的侧面。通道绝缘膜32a及区块绝缘膜32c分别例如含有氧化硅(SiO2)，电荷蓄积膜32b例如含有氮化硅(SiN)。
通过如以上那样构成，而下部柱LMP中与导电体层22交叉的部分可作为存储单元晶体管MT发挥功能。同样地，下部柱LMP中与导电体层21及23交叉的部分可分别作为选择晶体管ST2及ST3发挥功能。即，半导体膜31在下部柱LMP中，作为存储单元晶体管MT、以及选择晶体管ST2及ST3各者的电流路径(沟道)而使用。
图8是沿着图6的VIII-VIII线的剖视图，显示上部柱UMP中与导电体层24交叉的部分的剖面构造的一例。
如图8所示，在上部柱UMP的中心部设置有芯膜40，半导体膜41包围芯膜40的侧面，绝缘体膜42包围半导体膜41的侧面，导电体膜43包围绝缘体膜42的侧面。导电体层24包围导电体膜43的侧面。
通过如以上那样构成，而上部柱UMP中与导电体层24交叉的部分可作为电容器CAP发挥功能。即，半导体膜41中与导电体层24交叉的部分，使用作为电容器CAP的1对电极中的一个电极(节点N0)。此外，导电体膜43及多个导电体层24使用作为电容器CAP的1对电极中的另一电极(配线CAPL)。由此，与由1层份额的导电体层24构成电容器的情况相比，可扩大电容器的电极面积。此外，通过在绝缘体膜42中使用High-κ材料，可增大电极间的介电常数。因此，可将电容器CAP设计成可使用作为DRAM的程度的大小的容量。
图9是沿着图6的IX-IX线的剖视图，显示上部柱UMP中与导电体层25交叉的部分的剖面构造的一例。
如图9所示，在上部柱UMP的中心部设置有芯膜40，半导体膜41包围芯膜40的侧面，绝缘体膜42包围半导体膜41的侧面，绝缘体膜44包围半导体膜41的侧面。导电体层25包围绝缘体膜44的侧面。
通过如以上那样构成，而上部柱UMP中与导电体层25交叉的部分，可作为选择晶体管ST1发挥功能。即，半导体膜41中与导电体层25交叉的部分，使用作为选择晶体管ST1的(即位线BL与下部柱LMP之间的)电流路径。
1.1.4.2布线区域
图10是用于说明实施方式的半导体存储装置的存储单元阵列的布线区域的构造的平面图，与图2中的区域X对应。在图10中，作为一例，显示含有与布线区域HA中的区块BLK0对应的构造体的区域的一部分。另外，在图10中省略图示，区块/BLK、以及虚设区块dBLK及/dBLK具有与区块BLK相同的构成，因此省略说明。
如图10所示，布线区域HA例如包含狭缝SLT及SHE、接触部LI及CC、以及配线积层体。
构成配线积层体的配线层SGD、CAPL、SGM、WL7～WL0、以及SGS在沿着Y轴远离单元区域CA的方向上，依序阶梯状设置。即，在俯视下，配线层SGD、CAPL、SGM、WL7～WL0、以及SGS越为下层的配线层，沿着Y轴越长，而具有不与上方的配线层重复的阶地区域。
而且，在与配线层对应的阶地区域，设置有接触部CC。具体来说，在俯视下，接触部CC_SGD0～CC_SGD3分别设置于选择栅极线SGD0～SGD3的阶地区域内。接触部CC_CAPL设置于配线CAPL的阶地区域内。接触部CC_SGM设置于选择栅极线SGM的阶地区域内。接触部CC_WL7～CC_WL0分别设置于字线WL7～WL0的阶地区域内。接触部CC_SGS设置于选择栅极线SGS的阶地区域内。
另外，如所述那样，配线CAPL是由多个导电体层24构成，但所述多个导电体层24例如沿着Y轴具有相同的长度，因此沿着Y轴的端部对齐。此外，在所述多个导电体层24的沿着Y轴的端部，设置将多个导电体层24电连接的构造JCT_CAPL。
另外，以上所说明的布线区域HA的平面布局仅为一例，并不限定于此。例如，配线层的阶梯形状的阶数可任意设计，除了沿着Y轴的阶差外，也可设置沿着X轴的阶差。此外，在布线区域HA，并不限定于接触部CC，也可设置沿着Z轴贯通阶梯状的配线层内的柱状的构造体。所述柱状的构造体例如具有与存储柱MP相同的构造，在后述的存储单元阵列10的制造工艺中，具有支持阶梯状的构造体的功能。
图11是沿着图10的XI-XI线的剖视图，显示布线区域HA中的存储单元阵列10的剖面构造的一例。如图11所示，导电体层21～25沿着Y轴延伸，到达布线区域HA。
在布线区域HA，在导电体层21的上表面，设置有作为接触部CC_SGS发挥功能的导电体膜61。在多个导电体层22的上表面分别从下层设置依序作为CC_WL0～CC_WL7发挥功能的多个导电体膜62。在导电体层23的上表面，设置有作为接触部CC_SGM发挥功能的导电体膜63。在最下层的导电体层24的上表面，设置有作为接触部CC_CAPL发挥功能的导电体膜64。导电体膜64例如连接于上层的导电体层24的上表面上，通过导电体膜66与所有层的导电体层24电连接。在导电体层25的上表面，设置有作为接触部CC_SGD发挥功能的导电体膜65。导电体膜61～65例如含有钨(W)，具有沿着Z轴延伸的柱状的形状。
在多个导电体层24的端部，设置有作为构造JCT_CAPL发挥功能的导电体膜66。导电体膜66例如含有钨(W)，具有沿着XZ平面延伸的板状形状，与多个导电体层24分别相接。
1.1.5感测放大器
接着，对于实施方式的半导体存储装置的感测放大器的构成进行说明。
图12是显示实施方式的半导体存储装置的感测放大器的构成的电路图。在图12中，显示图2所示的感测放大器模块16中与1对位线BL及/BL连接的1个感测放大器SA的电路构成。
如图12所示，感测放大器SA包含晶体管Tr1、Tr2、Tr3、Tr4、Tr5、Tr6、以及Tr7。晶体管Tr1、Tr3、以及Tr5例如是p型MOS(Metal oxide semiconductor，金属氧化物半导体)晶体管，晶体管Tr2、Tr4、Tr6、以及Tr7是n型MOS晶体管。
晶体管Tr1包含连接于节点N1的第1端、连接于节点N3的第2端、以及连接于节点N2的栅极。晶体管Tr2包含连接于节点N1的第1端、连接于节点N4的第2端、以及连接于节点N2的栅极。
晶体管Tr3包含连接于节点N2的第1端、连接于节点N3的第2端、以及连接于节点N1的栅极。晶体管Tr4包含连接于节点N2的第1端、连接于节点N4的第2端、以及连接于节点N1的栅极。
晶体管Tr5包含施加有电源电压VDD的第1端、连接于节点N3的第2端、以及供给有信号ENn的栅极。晶体管Tr6包含连接于节点N4的第1端、施加有电压VSS的第2端、以及供给有信号EN的栅极。信号ENn是信号EN的反转信号。电压VSS是接地电压，例如为0V。
晶体管Tr7包含连接于节点N1的第1端、连接于节点N2的第2端、以及供给有信号EQ的栅极。
在如以上那样构成的感测放大器SA中，经由节点N1连接有位线BL，经由节点N2连接有位线/BL。由此，在1个感测放大器SA，经由位线BL并联连接有虚设存储串dMS及多个存储串MS，且经由位线/BL并联连接有虚设存储串/dMS及多个存储串/MS。
1.2动作
接着，对于实施方式的半导体存储装置的动作进行说明。
另外，在以下的说明中，将成为动作对象的存储单元晶体管MT(NAND存储单元)及电容器CAP(DRAM存储单元)分别称为选择存储单元晶体管MT及选择电容器CAP，将选择存储单元晶体管MT以外的存储单元晶体管MT及选择电容器CAP以外的电容器CAP称为非选择存储单元晶体管MT及非选择电容器CAP。将连接于选择存储单元晶体管MT的字线WL称为选择字线WLsel，将选择字线WLsel以外的字线WL称为非选择字线WLusel。将包含选择存储单元晶体管MT及选择电容器CAP的串单元SU称为选择串单元SU，将选择串单元SU以外的串单元SU称为非选择串单元SU。
1.2.1读出动作
对于实施方式的半导体存储装置的读出动作，使用图13所示的时序图进行说明。图13显示从连接于某位线BL及选择字线WLsel之组的选择存储单元晶体管MT读出数据的情况。
首先，对于从选择存储单元晶体管MT向选择电容器CAP传送数据的动作进行说明。在本实施方式的读出动作中，通过从选择存储单元晶体管MT向选择电容器CAP传送数据，而破坏存储于选择电容器CAP的数据。
如图13所示，直至时刻t1为止，对位线BL及/BL、选择栅极线SGD、SGM、以及SGS、配线CAPL、接触部LI、以及所有字线WL施加电压VSS。此外，在包含选择存储单元晶体管MT及选择电容器CAP的存储串MS(选择存储串MS)的沟道中，施加有电压VSS。
在时刻t1，开始存储于选择存储单元晶体管MT的数据向选择电容器CAP的传送动作。具体来说，行解码器模块15对选择栅极线SGS及SGM施加电压Vsg，经由接触部LI对源极线SL施加电压VDD。电压Vsg例如为将选择晶体管ST1～ST3各者设为导通状态的电压。由此，选择晶体管ST2及ST3成为导通状态。
此外，行解码器模块15对选择字线WLsel施加电压VCGR，且对非选择字线WLusel施加电压VREAD。电压VREAD是无关于存储单元晶体管MT的临限值电压而将所述存储单元晶体管MT设为导通状态的电压。
在选择存储单元晶体管MT的临限值电压小于电压VCGR时(即，在选择存储单元晶体管MT中存储有数据“1”时)，选择存储串MS内的所有存储单元晶体管MT成为导通状态。因此，源极线SL的电压VDD经由选择存储串MS内的存储单元晶体管MT及选择晶体管ST3的沟道，向节点N0传送。因此，节点N0成为电压VDD/2以上，而向选择电容器CAP传送选择存储单元MT的数据“1”。
另一方面，在选择存储单元晶体管MT的临限值电压为电压VCGR以上时(即，在选择存储单元MT存储有数据“0”时)，选择存储单元晶体管MT成为关断状态。因此，在存储串MS内的沟道中比选择存储单元晶体管MT更靠电容器CAP侧，未传送有源极线SL的电压VDD。因此，节点N0的电压为电压VSS不变(小于电压VDD/2)，作为结果而向选择电容器CAP传送选择存储单元晶体管MT的数据“0”。
在时刻t2，在位线BL及/BL、选择栅极线SGD、SGM、以及SGS、配线CAPL、接触部LI、以及所有字线WL施加有电压VSS。与此相伴，在选择存储串MS的沟道施加有电压VSS。由此，选择存储单元晶体管MT的数据向选择电容器CAP的传送期间结束。
接着，对于将选择电容器CAP内的数据读出至感测放大器模块16的动作进行说明。
在时刻t3，感测放大器模块16内的感测放大器SA对所对应的位线BL及/BL施加电压VDD/2。具体来说，例如，定序器13供给“L”电平的信号ENn、“H”电平的信号EN、以及“H”电平的信号EQ，将感测放大器SA内的晶体管Tr5～Tr7设为导通状态。由此，使位线BL及/BL的电压等于电压VDD及电压VSS的中间电压(＝VDD/2)。另外，在图13中省略图示，在时刻t3，行解码器模块15对与虚设区块/dBLK对应的虚设选择栅极线/dSGD施加电压Vsg。由此，与虚设区块/dBLK对应的虚设选择晶体管/dST1成为导通状态，虚设电容器/dCAP充电成电压VDD/2。
在时刻t4，行解码器模块15对与选择串单元SU对应的选择栅极线SGD施加电压Vsg，且对与非选择串单元SU对应的选择栅极线SGD继续施加电压VSS。由此，与选择串单元SU对应的选择晶体管ST1成为导通状态。
在时刻t5，定序器13供给“L”电平的信号EQ，将感测放大器SA内的晶体管Tr7设为关断状态。由此，位线BL及/BL的电压基于选择电容器CAP与虚设电容器/dCAP之间的充电量的大小关系而变化。
在电容器CAP的节点N0为电压VDD/2以上时(即，在电容器CAP存储有数据“1”时)，位线BL的电压从电压VDD/2稍许上升。感测放大器SA将位线BL与/BL之间的电压差进行放大，并对位线BL及/BL分别施加电压VDD及VSS。由此，感测放大器模块16感测到位线BL的电压为电压VDD/2以上，而可从选择电容器CAP读出数据“1”。
另一方面，在电容器CAP的节点N0小于电压VDD/2时(即，在电容器CAP存储有数据“0”时)，位线BL的电压从电压VDD/2稍许下降。感测放大器SA将位线BL与/BL之间的电压差进行放大，并对位线BL及/BL分别施加电压VSS及VDD。由此，感测放大器模块16感测到位线BL的电压小于电压VDD/2，而可从选择电容器CAP读出数据“1”。
在时刻t6，行解码器模块15对与选择串单元SU对应的选择栅极线SGD施加电压VSS，而使选择晶体管ST1为关断状态。
在时刻t7，感测放大器模块16对位线BL施加电压VSS。
通过如以上那样动作，而从选择电容器CAP的读出动作结束。
另外，充电至电容器CAP的电荷，随着时间的经过而泄漏，因此当在电容器CAP存储有数据“1”时，为了维持节点N0为电压VDD/2以上，而定期地执行刷新动作。刷新动作与所述的从选择电容器CAP的读出动作(图13中的时刻t3～时刻t7的动作)相同。由此，存储有数据“1”的节点N0的电压可维持电压VDD/2以上。
1.2.2抹除动作
接着，对于实施方式的半导体存储装置的抹除动作，使用图14所示的时序图进行说明。图14显示从连接于某位线BL及选择字线WLsel之组的选择存储单元晶体管MT抹除数据的情况。另外，即便在执行抹除动作过程中，在选择电容器CAP内也存储有数据。
如图14所示，直至时刻t11为止，对位线BL及/BL、选择栅极线SGD、SGM、以及SGS、配线CAPL、接触部LI、以及所有字线WL施加电压VSS。与此相伴，在选择存储串MS内的比选择晶体管ST3更靠存储单元晶体管MT侧的沟道，施加有电压VSS。另一方面，在节点N0，充电有与存储于选择电容器CAP的数据相应的电压(在存储有数据“1”时为电压VDD/2以上的电压，在存储有数据“0”时为电压VSS)。
在时刻t11，行解码器模块15对接触部LI施加电压VERA。电压VERA是用于抽除蓄积于存储单元晶体管MT的电荷而使用的高电压。此外，行解码器模块15对选择字线WLsel及选择栅极线SGM分别不断施加电压VSS及Va，而将非选择字线WLusel及选择栅极线SGS设为浮动状态。电压Va是用于使选择晶体管ST3的栅极-源极间电压小于电压VERA的恒定电压，抑制蓄积于选择晶体管ST3的电荷在抹除动作时被抽除。由此，选择存储单元晶体管MT的栅极-源极间电压选择性地成为电压VERA，存储于选择存储单元晶体管MT的数据被抹除。
在时刻t17，行解码器模块15对接触部LI、选择栅极线SGM及SGS、以及所有字线WL施加电压VSS。
通过如以上那样动作，而抹除动作结束。
另外，所述抹除动作所需的期间相对于针对电容器CAP定期地执行的刷新动作的间隔可变长。因此，在图14的例中，显示在时刻t11与时刻t17之间的时刻t12～t16期间，执行刷新动作的情况。时刻t12～t16的刷新动作与图13中所说明的时刻t3～t7中的刷新动作相同，因此省略说明。由此，即便在抹除动作的执行过程中，存储有数据“1”的节点N0的电压也可维持电压VDD/2以上。
1.2.3写入动作
接着，对于实施方式的半导体存储装置的写入动作，使用图15所示的时序图进行说明。图15显示对连接于某位线BL及选择字线WLsel之组的选择存储单元晶体管MT写入数据的情况。
首先，对于经由位线BL对选择电容器CAP写入数据的动作进行说明。
如图15所示，直至时刻t21为止，对位线BL及/BL、选择栅极线SGD、SGM、以及SGS、配线CAPL、接触部LI、以及所有字线WL施加电压VSS。与此相伴，在选择存储串MS的沟道中施加有电压VSS。
在时刻t21，感测放大器模块16对连接于预定写入数据“1”的选择电容器CAP的位线BL施加电压VDD，对连接于预定写入数据“0”的选择电容器CAP的位线BL施加电压VSS。
此外，行解码器模块15对与选择串单元SU对应的选择栅极线SGD施加电压Vsg，对与非选择串单元SU对应的选择栅极线SGD施加电压VSS。由此，仅与选择串单元SU对应的选择栅极线SGD成为导通状态，施加于位线BL的电压向节点N0传送。即，在预定写入数据“1”的选择电容器CAP的节点N0传送有电压VDD，在预定写入数据“0”的选择电容器CAP的节点N0传送有电压VSS。
在时刻t22，感测放大器模块16对位线BL施加电压VSS，行解码器模块15对选择栅极SGD施加电压VSS。
通过如以上那样动作，而对选择电容器CAP写入数据。
接着对于将写入至选择电容器CAP的数据向选择存储单元晶体管MT传送的动作进行说明。
在时刻t23～t28期间，执行存储于选择电容器CAP的数据的刷新动作。即，在图15中的时刻t23、t24、t25、t27、以及t28，执行与图13中的时刻t3、t4、t5、t6、以及t7的动作相同的动作。由此，存储有数据“1”的选择电容器CAP的节点N0的电压接近电压VDD。
此外，在节点N0的电压被刷新的时刻t25与时刻t27之间的时刻t26，行解码器模块15对选择栅极线SGM施加电压Vsg，且对选择字线WLsel及非选择字线WLusel分别施加电压VPGM及VPASS。电压VPASS是无关于存储单元晶体管MT的临限值电压而将所述存储单元晶体管MT设为导通状态、且抑制所述存储单元晶体管MT的临限值电压上升的电压。电压VPGM是高于电压VPASS、而使存储单元晶体管MT的临限值电压上升的电压。
由此，于在节点N0施加有电压VDD的(在选择电容器CAP中存储有数据“1”的)存储串MS中，在存储单元晶体管MT侧的沟道传送有电压VDD。因此，在选择存储单元晶体管MT施加有电压(VPGM-VDD)。因此，选择存储单元晶体管MT的临限值电压不上升，作为结果而在选择存储单元晶体管MT写入有数据“1”。
另一方面，于在节点N0施加有电压VSS(在选择电容器CAP存储有数据“0”)时，在存储串MS中，在存储单元晶体管侧的沟道传送有电压VSS。因此，在选择存储单元晶体管MT施加有电压(VPGM-VSS)的电压。因此，通过选择存储单元晶体管MT的临限值电压上升而写入有资料“0”。
其后，在时刻t27，行解码器模块15对选择字线WLsel施加电压VPASS，对选择栅极线SGD施加电压VSS。
在时刻t28之后的时刻t29，行解码器模块15对选择栅极线SGS施加电压Vsg，将选择晶体管ST2设为导通状态。由此，沟道与源极线SL电连接，位于沟道内的电子被向源极线SL侧抽除。
在时刻t30，行解码器模块15对选择栅极线SGS施加电压VSS。
通过如以上那样动作，而写入动作结束。
1.3制造方法
接着，对于实施方式的半导体存储装置的从形成半导体衬底20上的积层体至形成狭缝SHE为止的一系列制造步骤的一例进行说明。图16、图17、图19～图22、图24、图25、以及图31显示实施方式的半导体存储装置的制造步骤中的包含与存储单元阵列10的布线区域HA对应的构造体的剖面构造的一例。图18、图23、图26～图30、以及图32～图34显示实施方式的半导体存储装置的制造步骤中的包含与存储单元阵列10的单元区域CA对应的构造体的剖面构造的一例。
首先，如图16所示，遍及单元区域CA及布线区域HA，在半导体衬底20的上表面积层有绝缘体层71及牺牲材72。在牺牲材72的上表面，绝缘体层71及牺牲材73交替地积层复数层(图16的例中为8层)。在最上层的牺牲材73的上表面，积层有绝缘体层71及牺牲材74。在牺牲材74的上表面上，积层有绝缘体层71。绝缘体层71例如含有氧化硅(SiO2)，牺牲材72～74例如含有氮化硅(SiN)。
接着，如图17所示，在布线区域HA中，在最上层的绝缘体层71的上表面上设置未图示的掩模，通过微影术在所述掩模形成图案。其后，依次重复：基于所获得的图案进行对牺牲材72～74、以及绝缘体层71的积层构造的各向异性蚀刻，及通过将掩模图案减细而去除其一部分。由此，可以所述积层构造中与布线区域HA对应的部分沿着Y轴成为阶梯状的方式进行蚀刻。本步骤中的各向异性蚀刻例如为RIE(Reactive ion etching，反应性离子蚀刻)。其后，所述阶梯构造被绝缘体层75埋入至最上层的绝缘体层71的位置。绝缘体层75例如含有氧化硅(SiO2)。
接着，如图18所示，在单元区域CA，形成下部柱LMP。具体来说，例如，通过微影术及各向异性蚀刻，形成通过绝缘体层71及牺牲材72～74且到达半导体衬底20的孔。接着，在所述孔内依序形成区块绝缘膜32c、电荷蓄积膜32b、以及通道绝缘膜32a而形成积层膜32。然后，在利用各向异性蚀刻去除孔底部的积层膜32之后，依序形成半导体膜31及芯膜30，而孔内被填埋。本步骤中的各向异性蚀刻例如是RIE。其后，去除距孔上端特定深度的芯膜30，在去除了所述芯膜30的一部分的空间形成半导体部33。在半导体部33，例如，掺杂有n+型杂质。由此，形成下部柱LMP。
接着，如图19所示，遍及单元区域CA及布线区域HA，在绝缘体层71及75的上表面，将绝缘体层76及牺牲材77交替地积层复数层(图19的例中为3层)。在最上层的牺牲材77的上表面，积层有绝缘体层76。绝缘体层76例如含有氧化硅(SiO2)，牺牲材77例如含有氮化硅(SiN)。
接着，如图20所示，在布线区域HA，在最上层的绝缘体层76的上表面上设置未图示的掩模，利用微影术在所述掩模形成图案。其后，基于所获得的图案执行对于牺牲材77及绝缘体层76的积层构造的各向异性蚀刻。由此，在布线区域HA，绝缘体层71的一部分及绝缘体层75露出。此外，在牺牲材77及绝缘体层76的积层构造的沿着Y轴的端部，复数层牺牲材77各者露出。本步骤中的各向异性蚀刻例如是RIE。
接着，如图21所示，在遍及全面地设置牺牲材78之后，利用微影术及各向异性蚀刻，将牺牲材78图案化。由此，将牺牲材78去除除了覆盖牺牲材77及绝缘体层76的积层构造的沿着Y轴的端部的部分(即，沿着XZ平面的板状的部分)。牺牲材78例如含有氮化硅(SiN)。
接着，如图22所示，以填埋利用图20所示的步骤而去除了牺牲材77及绝缘体层76的积层构造的部分的方式形成绝缘体层79。绝缘体层79例如含有氧化硅(SiO2)。将牺牲材78及绝缘体层79例如通过CMP(Chemical mechanical polishing，化学机械研磨)而去除比最上层的绝缘体层76更靠上方的部分。
接着，如图23所示，在单元区域CA，形成上部柱UMP的一部分。具体来说，例如，利用微影术及各向异性蚀刻，形成通过最下层的牺牲材77且到达最下层的绝缘体层76的孔。另外，理想的是下部柱LMP的半导体部33不露出于所述孔的底部。接着在所述孔内形成导电体膜43。在利用各向异性蚀刻去除孔底部的导电体膜43之后，形成绝缘体膜42。然后，利用各向异性蚀刻进一步去除孔底部的绝缘体膜42，露出下部柱LMP的半导体部33。本步骤中的各向异性蚀刻例如是RIE。其后，形成牺牲材80，而孔内被填埋。牺牲材80例如含有非晶硅。
另外，在所述例中，对于在去除绝缘体膜42的一部分的时序下半导体部33露出的情况进行了说明，但并不限定于此。半导体部33露出的时序只要满足导电体膜43与半导体部33不接触的条件，为任意。
接着，如图24所示，遍及单元区域CA及布线区域HA，在绝缘体层76及79、以及牺牲材78的上表面，交替地积层绝缘体层81及牺牲材82。在最上层的牺牲材82的上表面，积层绝缘体层81。绝缘体层81例如含有氧化硅(SiO2)，牺牲材82例如含有氮化硅(SiN)。
接着，如图25所示，在布线区域HA，在最上层的绝缘体层81的上表面上设置未图示的掩模，利用微影术在所述掩模形成图案。其后，基于所获得的图案执行对于牺牲材82及绝缘体层81的积层构造的各向异性蚀刻。由此，在布线区域HA中，绝缘体层76的一部分与绝缘体层79及牺牲材78露出。本步骤中的各向异性蚀刻例如是RIE。其后，牺牲材82及绝缘体层81的积层构造的经去除的部分由绝缘体层83填埋至最上层的绝缘体层81的位置。绝缘体层81例如含有氧化硅(SiO2)。
接着，如图26所示，在单元区域CA中，在利用图23所示的步骤而形成的上部柱UMP的一部分的上方，形成孔H1。孔H1例如通过牺牲材82且到达最下层的绝缘体层81。由此，于孔H1内，露出牺牲材82。接着，对露出于孔H1内的牺牲材82实施氧化处理，而形成绝缘体膜44。
接着，如图27所示，在去除孔H1的底部的绝缘体层81而使牺牲材80露出之后，将所述牺牲材80选择性地去除。由此，形成半导体部33露出于底部的孔H2。
接着，如图28所示，在孔H2内依序形成半导体膜41及芯膜40，而孔H2被填埋。其后，去除距孔H2上端特定深度的芯膜40，在去除了所述芯膜40的一部分的空间形成半导体部45。由此，形成上部柱UMP。
接着，如图29所示，在单元区域CA，在与狭缝SLT及接触部LI对应的区域形成孔H3。所述孔H3将牺牲材72～74、77、以及82进行分断。孔H3的下端例如到达半导体衬底20。由此，在孔H3内，牺牲材72～74、77、以及82露出。
接着，如图30及图31所示，遍及单元区域CA及布线区域HA，将牺牲材72～74、77、以及82分别置换成导电体层21～25，且将牺牲材78置换成导电体膜66。具体来说，经由孔H3，例如通过湿式蚀刻，选择性地去除牺牲材72～74、77、以及82。对于在去除牺牲材77之后露出于布线区域HA的牺牲材78，也通过所述湿式蚀刻同时选择性地去除。然后，在去除了牺牲材72～74、77、78、以及82的空间内，经由所述孔H3设置导电体层21～23及24、导电体膜66、以及导电体层25。
接着，如图32所示，在孔H2内形成绝缘体层50。接着，在去除孔H2底部的绝缘体层50之后，再次使半导体衬底20露出。然后，在使半导体衬底20再次露出的孔H2内形成导电体层51，而孔H2被填埋。
接着，如图33所示，在单元区域CA，于在上表面形成绝缘体层84之后，在与狭缝SHE对应的区域形成孔H4。所述孔H4将导电体层25进行分断，孔H4的下端例如到达最下层的绝缘体层81。
接着，如图34所示，在孔H4内形成绝缘体层52，而孔H4被填埋。
根据以上步骤，半导体衬底20上的积层体的形成至狭缝SHE的形成的一系列制造步骤结束。
1.4本实施方式的效果
根据实施方式，存储串MS包括：存储单元晶体管MT，连接于位线BL，作为NAND存储单元发挥功能；以及电容器CAP，连接于位线BL及存储单元晶体管MT之间，作为DRAM存储单元发挥功能。由此，在1个半导体存储装置1内，可经由同一位线BL，对NAND存储单元及DRAM存储单元各者进行存取。因此，与将NAND存储单元与DRAM存储单元设置于不同的半导体存储装置内的情况相比，可提高数据从DRAM存储单元向NAND存储单元的传送频度，进而，可在存储器系统内减少DRAM存储单元所需的存储容量。因此，可降低DRAM存储单元的刷新动作所需的电力，而可抑制消耗电力增加。
此外，在半导体衬底20上，DRAM存储单元设置于NAND存储单元的上方。由此，可在存储器系统内使DRAM存储单元所占的面积与NAND存储单元共有。因此，可缓和对存储器系统的面积要求的制约。
此外，存储单元阵列10分割成夹着感测放大器模块16的2个区域。感测放大器模块16内的感测放大器SA对于所述存储单元阵列10的2个区域，相互通过位线BL及/BL而连接。由此，感测放大器SA可通过与连接于位线/BL的虚设存储串/dMS的比较而读出连接于位线BL的存储串MS的数据。
具体来说，感测放大器SA在使位线BL及/BL等于电压VDD/2之后，将选择存储串MS的选择晶体管ST1设为导通状态。由此，可在充电至选择电容器CAP的电压为电压VDD/2以上时，使位线BL的电压高于位线/BL的电压，在充电至选择电容器CAP的电压小于电压VDD/2时，使位线BL的电压低于位线/BL的电压。因此，感测放大器SA可基于位线BL与位线/BL之间的电压差，判定数据。
另外，在所述读出动作中为了高精度地感应位线BL或/BL的电压变化，理想的是电容器CAP的容量为位线BL及/BL的容量的10％左右、或者其以上。即，理想的是尽量增大电容器CAP的容量，且尽量减小位线BL的容量。
根据本实施方式，在使用于电容器CAP的绝缘体膜42中，使用High-κ材料。由此，可使绝缘体膜42的介电常数高于使用于存储单元晶体管MT的积层膜32的介电常数及使用于选择晶体管ST1的绝缘体膜44的介电常数。因此，例如，即便在绝缘体膜42的膜厚与积层膜32及绝缘体膜44相同的情况下，仍可将可作为DRAM存储单元发挥功能的程度的容量赋予电容器CAP。
此外，导电体层24沿着Z轴积层复数层。由此，可增加电容器CAP的电极的面积。因此，与导电体层24为1层的情况相比，可增加电容器CAP的容量。另外，多个导电体层24通过导电体膜43及66而共通连接。由此，可将多个导电体层24视为1个电极。
2.其它
另外，在所述实施方式中，对于在俯视下，存储单元阵列10与外围电路PERI、行解码器模块15、以及感测放大器模块16沿着X轴或Y轴排列地配置的情况进行了说明，但并不限定于此。例如，外围电路PERI、行解码器模块15、以及感测放大器模块16也可设置于存储单元阵列10与半导体衬底20之间。
此外，在所述实施方式中，对于虚设区块dBLK设置于多个区块BLK0～BLKn与感测放大器模块16之间的情况进行了说明，但并不限定于此。例如，虚设区块dBLK也可以在与感测放大器模块16之间夹着多个区块BLK0～BLKn的方式配置。
此外，在所述实施方式中，对于选择栅极线SGM共通连接于同一区块BLK内的所有选择晶体管ST3的栅极的情况进行了说明，但并不限定于此。例如，选择栅极线SGM也可与选择栅极SGD同样地，与同一区块BLK内的串单元SU0～SU3各者对应而个别地设置。
对于本发明的若干个实施方式进行了说明，但所述实施方式作为示例而提出，并非意图限定发明的范围。所述实施方式可以其它各种方式进行实施，在不脱离发明的主旨的范围内可进行各种省略、置换、变更。所述实施方式及其变化与包含于发明的范围及主旨内同样地，包含于申请专利范围所记载的发明及其均等的范围内。

Claims (9)

1.一种半导体存储装置，包括：
第1位线；
第1存储单元晶体管，连接于所述第1位线；
第1电容器，连接于所述第1存储单元晶体管与所述第1位线之间；
第1选择晶体管，将所述第1存储单元晶体管与所述第1位线之间串联连接；以及
第2选择晶体管，将所述第1选择晶体管与所述第1位线之间串联连接；且
所述第1电容器具有连接于所述第1选择晶体管与所述第2选择晶体管之间的第1端。
2.根据权利要求1所述的半导体存储装置，还包括将所述第1存储单元晶体管与所述第1选择晶体管之间串联连接的第2存储单元晶体管。
3.根据权利要求1所述的半导体存储装置，还包括：
第2位线；
第3存储单元晶体管，连接于所述第2位线；
第2电容器，具有连接于所述第3存储单元晶体管与所述第2位线之间的第1端；以及
感测放大器，连接所述第1位线与所述第2位线之间。
4.根据权利要求3所述的半导体存储装置，其中所述感测放大器构成为基于所述第2位线与所述第1位线之间的电压差而判定数据。
5.根据权利要求4所述的半导体存储装置，其中所述数据是存储于所述第1电容器的数据。
6.根据权利要求4所述的半导体存储装置，其中所述数据是存储于所述第1存储单元晶体管的数据。
7.根据权利要求3所述的半导体存储装置，其中所述感测放大器包括：
第1晶体管，包含连接于所述第1位线的第1端、连接于第1节点的第2端、以及连接于所述第2位线的栅极；
第2晶体管，包含连接于所述第1位线的第1端、连接于第2节点的第2端、以及连接于所述第2位线的栅极；
第3晶体管，包含连接于所述第2位线的第1端、连接于所述第1节点的第2端、以及连接于所述第1位线的栅极；以及
第4晶体管，包含连接于所述第2位线的第1端、连接于所述第2节点的第2端、以及连接于所述第1位线的栅极。
8.根据权利要求7所述的半导体存储装置，其中所述感测放大器包括：
第5晶体管，包含连接于所述第1节点的第1端、以及被施加第1电压的第2端；
第6晶体管，包含连接于所述第2节点的第1端、以及被施加低于所述第1电压的第2电压的第2端；以及
第7晶体管，包含连接于所述第1位线的第1端、以及连接于所述第2位线的第2端。
9.根据权利要求8所述的半导体存储装置，其中所述感测放大器构成为根据所述第1位线的电压是否为所述第1电压与所述第2电压的中间电压以上而判定数据。
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