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CN116112009A - 一种基于Sigma-delta调制器的小数分频锁相环电路 - Google Patents

一种基于Sigma-delta调制器的小数分频锁相环电路 Download PDF

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CN116112009A
CN116112009A CN202211603045.9A CN202211603045A CN116112009A CN 116112009 A CN116112009 A CN 116112009A CN 202211603045 A CN202211603045 A CN 202211603045A CN 116112009 A CN116112009 A CN 116112009A
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CN
China
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sigma
delta modulator
phase
signal
output
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202211603045.9A
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English (en)
Inventor
张红升
彭腾
周前能
杨虹
徐璐
费林坤
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Chongqing University of Post and Telecommunications
Original Assignee
Chongqing University of Post and Telecommunications
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Publication date
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    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
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    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
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    • H—ELECTRICITY
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  • Theoretical Computer Science (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
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Abstract

本发明涉及一种基于Sigma‑delta调制器的小数分频锁相环电路，属于电子电路领域。锁相环的整体电路结构包括时钟分频器、鉴频鉴相器、电荷泵、环路滤波器、压控振荡器和Sigma‑delta调制器。采用基于MASH结构的优化设计，Sigma‑Delta调制器级联实现高阶结构，然后将小数分频的信号输出整合在锁相环当中。通过本发明优化设计的Sigma‑Delta调制器在提高小数分频精度的同时，提高了调制器的信噪比。在锁相环里通过Sigma‑delta调制器输出信号与分频信号进行整合，再传输到PFD与参考信号进行相位比较来控制VCO的频率输出，完成相位噪声良好的高精度高性能锁相环电路。

Description

一种基于Sigma-delta调制器的小数分频锁相环电路
技术领域
本发明属于电子电路领域，涉及一种基于Sigma-delta调制器的小数分频锁相环电路。
背景技术
锁相环被称为PLL(Phase-Locked Loop)是一种频率合成器,其主要是一种可以产生目标频率的负反馈控制系统。锁相环的作用有很多，主要可以应用在频率倍频、分频的频率合成与交换中；可以产生一些高频输出的信号，作为频率合成器。近年来，甚至在生物物理学,流体力学,气象学,原子物理学,海洋学等方面都有广泛的应用。锁相环作为现在的Soc芯片内部非常重要的一个模块，也是朝着更高的精度与性能的方向发展。
随着集成电路的发展以及芯片内部对时钟频率更高精度以及更高性能的需求,小数分频锁相环的应用逐渐增多。而小数分频的锁相环具有高频率分辨率锁相合成且具有良好的噪声特性，因此成为了市场上的高频分辨率合成的主流技术手段。但是小数分频锁相环会造成例如位数调制、小数杂散等问题，其量化噪声会对锁相环输出的讯号纯度造成一些负面影响，因此一般会使用Sigma-Delta调制技术来解决这些问题。
Sigma-delta调制技术最初是应用在ADC(Analog to Digital Converter)领域当中的，但是由于其良好的噪声成型技术，也被应用在了小数分频锁相环当中。而在此次提出的小数分频锁相环，本发明的主要关注点在于小数分频锁相环的高精度频率分辨率与噪声特性方面。
发明内容
有鉴于此，本发明的目的在于提供一种基于Sigma-delta调制器的小数分频锁相环电路。
为达到上述目的，本发明提供如下技术方案：
一种基于Sigma-delta调制器设计的高精度高性能小数分频锁相环电路。该电路包含frequency divide(时钟分频器)、PFD(鉴频鉴相器)、CP(电荷泵)、LPF(环路滤波器)、VCO(压控振荡器)和Sigma-delta调制器。
本发明通过下述技术方案实现：
Sigma-delta调制器就是采用了过采样与噪声整形这两大技术。利用过采用技术，将奈奎斯特带宽内的噪声扩散到整个过采样频率内，再配合噪声整形，将噪声推往高频处，就会获得很好的SNR信噪比。如采样频率为(fs)，输入信号带宽为(Bw)，可以用过采样率OSR来表示它们之间的关系：
Figure BDA0003996087110000021
而一阶的Sigma-delta调制器就是通过输入给定的小数，利用积分器、量化器等模块不断的累加量化，然后输出一系列的伪随机控制信号码。在长时间来看，这一系列的随机信号码平均下来就是一个小数分频。
一阶的Sigma-delta调制器的系统传递函数如下：
Y(z)＝X(z)z-1+E(z)(1-z-1)
其输出Y(z)可分解为输入信号与量化噪声两部分，进一步分解可以得到量化噪声传输函数NTF(z)以及信号传输函数STF(z)：
Figure BDA0003996087110000022
Figure BDA0003996087110000023
从上面两个式子来看，最终调制器系统对于输入信号来说，只是将输入信号延时了一个周期再输出，但是对于量化噪声来说，就相当于对其进行了一个噪声整形的过程。由于噪声传递函数为(1-z-1)，将每一级调制器所产生的量化噪声传输到下一级的Sigma-delta调制器进行处理就能实现高阶量化处理，这样的结构被称为MASH(Multi-stageNoise Shaping)结构，经过高阶调制后的噪声传递函数为(1-z-1)n。在最后一级调制器的噪声整形完成后，每一级的数字输出进行延时整合。常规的MASH1-1-1结构Sigma-detla调制器就是采用了这种方式，其系统传递函数如下：
Yn(z)＝X1(z)+(1-z-1)(n-1)En-1(z)＝Y1(z)+(1-z-1)Y2(z)+(1-z-1)2Y3(z)
最终发现其噪声性能得到有效改善并且能够得到一个高精度的有效位数。但是在实际的电路设计中，过高的阶数容易导致后续鉴频鉴相器的相位匹配问题以及调制器的过载。因此在考虑这些综合因素后进行如下优化，如图3所示的Simulink仿真结构所示，其二阶的Z域模型为：
Y(z)＝X(z)-(1-H(z))E(z)
其中，
H(z)＝1-(1-z-1)2
噪声传递函数为：
NFT[Z]＝(1-z-1)2
所以MASH2-1的输入输出的关系为：
Y(z)＝X(z)-(1-z-1)4E3(z)
最后通过一个二阶滤波器和一个伪随机序列生成器进一步降低杂散型号的周期，减少杂散信号离散谱线的输出以达到降低噪声的效果。由图3可以看到最后的有效位数(ENOB)可以达到18位,其信噪比为117.8dB。
最终的Sigma-delta调制器的输出范围为如图5所示，而要实现小数分频例如进行N.F为7.3894的分频，则令整数部分N为7，小数部分F为0.3894，在Sigma-delta调制器输入为16位的二进制数“25536”可以看到输出为-1～3的整数，导入在MATLAB中计算器平均值为0.3896，与预期相符合。为了能够实现奇数分频与偶数分频所以分频器采用了模8模9的双模分频器。最后再利用随机调制将Sigma-delta的输出序列给打乱，类似于给Sigma-delta调制器添加一个抖动信号。
本发明的有益效果在于：
通过本发明优化设计的Sigma-Delta调制器在提高小数分频精度的同时，提高了调制器的信噪比。在锁相环里通过Sigma-delta调制器输出信号与分频信号进行整合，再传输到PFD与参考信号进行相位比较来控制VCO的频率输出，最终完成相位噪声良好的高精度高性能锁相环电路。
本发明的其他优点、目标和特征在某种程度上将在随后的说明书中进行阐述，并且在某种程度上，基于对下文的考察研究对本领域技术人员而言将是显而易见的，或者可以从本发明的实践中得到教导。本发明的目标和其他优点可以通过下面的说明书来实现和获得。
附图说明
为了使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明作优选的详细描述，其中：
图1为优化后的Sigma-delta结构simulink仿真；
图2为Sigma-delta的MASH1-1-1结构simulink仿真；
图3为本发明的小数分频锁相环电路结构；
图4为本发明Sigma-delta调制器的信噪比与过采样率频率分析；
图5为Sigma-delta调制器的频率输出波形图；
图6为Sigma-delta调制器的顶层原理图。
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。需要说明的是，以下实施例中所提供的图示仅以示意方式说明本发明的基本构想，在不冲突的情况下，以下实施例及实施例中的特征可以相互组合。
其中，附图仅用于示例性说明，表示的仅是示意图，而非实物图，不能理解为对本发明的限制；为了更好地说明本发明的实施例，附图某些部件会有省略、放大或缩小，并不代表实际产品的尺寸；对本领域技术人员来说，附图中某些公知结构及其说明可能省略是可以理解的。
本发明实施例的附图中相同或相似的标号对应相同或相似的部件；在本发明的描述中，需要理解的是，若有术语“上”、“下”、“左”、“右”、“前”、“后”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此附图中描述位置关系的用语仅用于示例性说明，不能理解为对本发明的限制，对于本领域的普通技术人员而言，可以根据具体情况理解上述术语的具体含义。
请参阅图1～图6，本发明公开了一种基于Sigma-delta调制器设计的高精度高性能小数分频锁相环电路。锁相环的整体电路结构包括frequency divide(时钟分频器)、PFD(鉴频鉴相器)、CP(电荷泵)、LPF(环路滤波器)、VCO(压控振荡器)和Sigma-delta调制器。其中Sigma-Delta调制器模块为本发明的重点，主要采用优化设计的Sigma-Delta调制器将小数分频的信号输出整合在锁相环当中。按以下步骤进行：
步骤1：小数分频部分主要采用Sigma-delta调制器完成。通过一个二阶与一个一阶的Sigma-delta调制器级联实现阶数更高的Sigma-delta调制器，提高了调制器的信噪比和有效位数。在调制器的输出端利用移位寄存的随机调制技术打乱了输出的周期性，抑制了小数杂散的输出。
步骤2：通过数字电路的形式完成Sigma-delta调制器的电路设计，其中主要包括累加器、加法器和延时器来实现，其中延时器件采用D触发器实现。调制器的第一级可以采用流水线式的结构进行设计。当输入信号通过两级积分器的调制后将量化噪声再传入到下一级的调制器当中，两者的输出信号经过噪声整合得到最终的输出。
步骤3：调制器的输出信号通过随机调制后，将优化后的Sigma-Delta调制器输出信号与整型分频信号整合，再输入到鉴频鉴相器当中与参考信号进行相位比较。在输入信号落后参考信号的情况下，将VCO输出频率提高使得CP放电，直至消除误差；同理当输入信号超前参考信号时CP充电，VCO将输出频率降低直至消除相位误差，在误差为0时锁相环锁定。
一阶的Sigma-Delta调制器是通过不断累加后再量化的方式，通过积分器，单位量化器，和一个反馈组成，其结构功能类似于过采样的效果。
一阶Sigma-delta系统的传递函数为：
Y(z)＝X(z)z-1+E(z)(1-z-1)
将一阶的Sigma-delta调制器进行高阶的级联设计。三阶的系统传递函数为：
Yn(z)＝X1(z)+(1-z-1)(n-1)En-1(z)＝Y1(z)+(1-z-1)Y2(z)+(1-z-1)2Y3(z)
再通过提高阶数后的Sigma-delta调制器来提高信噪比SNR和过采样率OSR，其中有效位数L与信噪比SNR的关系如下式：
Figure BDA0003996087110000051
Figure BDA0003996087110000052
从上面的两个式子可以看出，信噪比的提高可以通过提高阶数L以及过采样率OSR，而噪声整形技术的目的就是将噪声量化到更小，从而使得信噪比得到进一步的改善，在高阶结构上可以发现噪声整形的效果更为明显，由此可见噪声整形对于系统性能的提高。这里采用改变Sigma-Delta调制器的结构组成，在不增加MASH结构阶数的前提下，降低量化噪声。
最终发现其噪声性能得到有效改善并且能够得到一个高精度的有效位数。但是在实际的电路设计中，过高的阶数容易导致后续鉴频鉴相器的相位匹配问题以及调制器的过载。因此在考虑这些综合因素后进行如下优化，将一个二阶调制器与一个一阶调制器级联组成，两者的输出信号经过延时整合得到最终的输出。其二阶的Z域模型为：
Y(z)＝X(z)-(1-H(z))E(z)
其中，
H(z)＝1-(1-z-1)2
噪声传递函数为：
NFT[Z]＝(1-z-1)2
所以MASH2-1的输入输出的关系为：
Y(z)＝X(z)-(1-z-1)4E3(z)
最终发现其噪声性能得到有效改善并且能够得到一个高精度的有效位数。但是在实际的电路设计中，过高的阶数容易导致后续鉴频鉴相器的相位匹配问题以及调制器的过载。因此在考虑这些综合因素后这里采用优化后高阶的MASH2-1结构Sigma-delta调制器就可以做到高精度高性能。可以从图4中看到Sigma-delta调制器的matlab仿真结果，其过采样率最高可以达到128，信噪比为117.8db，有效位数(ENOB)可达到18。
最终数字电路设计的Sigma-delta调制器结构的顶层原理图如图6所示，f_N为输入的整数分频比,frac是输入的小数分频比部分，最终output输出调制器的调制信号。整个数字电路的模块主要是由加法器、乘法器、D触发器组合实现，并通过流水线设计的方式提高分频信号的输出频率。
对于Sigma-delta调制输出所引入的一些相位噪声，还要进行一些调制技术对输出信号的小数杂散进行抑制。这里主要采用了随机调制技术对Sigma-delta的输出信号进行随机调制来抑制它的小数杂散。
小数分频的输出信号输入到鉴频鉴相器当中与参考信号进行相位比较。在输入信号落后参考信号的情况下，将VCO输出频率提高到CP放电，直至消除误差；当输入信号超前参考信号时，CP充电，同理VCO将输出频率降低直至消除相位误差，在误差为0时锁相环锁定。
其中参考时钟分频器的输入端接参考时钟信号,所述鉴频鉴相器的一个输入端接参考时钟分频器发送的分频时钟信号以便于与输入信号进行相位比较。而由Sigma-Delta调制器调制后的输出讯号，也可由图3所见，其杂讯频谱具有将杂讯由低通移至高通的特性，再透过锁相环电路的低通特性，如电荷泵及低通滤波器，最终得到高精度、高性能的相位杂讯锁相环电路。
最后说明的是，以上实施例仅用以说明本发明的技术方案而非限制，尽管参照较佳实施例对本发明进行了详细说明，本领域的普通技术人员应当理解，可以对本发明的技术方案进行修改或者等同替换，而不脱离本技术方案的宗旨和范围，其均应涵盖在本发明的权利要求范围当中。

Claims (3)

1.一种基于Sigma-delta调制器的小数分频锁相环电路，其特征在于：该电路包括时钟分频器、鉴频鉴相器PFD、电荷泵CP、环路滤波器LPF、压控振荡器VCO和Sigma-delta调制器；
其中Sigma-Delta调制器采用Sigma-Delta调制器将小数分频的信号输出整合在锁相环当中；小数分频的信号采用Sigma-delta调制器完成；
通过一个二阶与一个一阶的Sigma-delta调制器级联实现阶数更高的Sigma-delta调制器，提高调制器的信噪比和有效位数；在调制器的输出端利用移位寄存的随机调制技术打乱输出的周期性，抑制小数杂散的输出；
所述Sigma-Delta调制器包括累加器、加法器和延时器，其中延时器件采用D触发器实现；Sigma-Delta调制器的第一级采用流水线式的结构；当输入信号通过两级积分器的调制后将量化噪声再传入到下一级的调制器当中，两者的输出信号经过噪声整合得到最终的输出；
所述Sigma-Delta调制器的输出信号通过随机调制后，将输出信号与整型分频信号整合，再输入到鉴频鉴相器当中与参考信号进行相位比较；在输入信号落后参考信号的情况下，将VCO输出频率提高使得CP放电，直至消除误差；当输入信号超前参考信号时CP充电，VCO将输出频率降低直至消除相位误差，在误差为0时锁相环锁定。
2.根据权利要求1所述的一种基于Sigma-delta调制器的小数分频锁相环电路，其特征在于：所述Sigma-Delta调制器其在数字电路里通过累加器、加法器和延时器来实现；
根据一阶Sigma-delta调制器的线性结构得到其输入输出关系：
Y(z)＝X(z)z-1+E(z)(1-z-1)
对于输入信号X(z)来说，将输入信号延时一个周期再输出，对于量化噪声E(z)来说，相当于对其进行一个噪声整形的过程。
3.根据权利要求2所述的一种基于Sigma-delta调制器的小数分频锁相环电路，其特征在于：所述Sigma-delta调制器为多级级联，采用优化后的MASH2-1结构的Sigma-delta电路，在三阶MASH1-1-1结构的基础上加以改进；由MASH2-1结构Sigma-delta的simulink仿真模型推导出该系统的传递函数为：
Y(z)＝X(z)-(1-H(z))E(z)
其中，
H(z)＝1-(1-z-1)2
噪声传递函数为：
N(z)＝(1-z-1)2
得到单位量化时N阶调制器的信噪比：
Figure FDA0003996087100000021
同时得到有效位数L为：
Figure FDA0003996087100000022
其中OSR为过采样率，SNR为信噪比；采用改变Sigma-Delta调制器的结构组成，在不增加MASH结构阶数的前提下，降低量化噪声。
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SE01 Entry into force of request for substantive examination
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