CN116110900A - 半导体晶片装置 - Google Patents
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Abstract
一种半导体晶片装置，包含封装基板、中介板、第一裸片及第二裸片。第一裸片包含一第一连接接口。第二裸片包含第二连接接口。中介板的第一侧面用以供设置第一裸片及第二裸片。第一裸片及第二裸片透过第一连接接口、中介板及第二连接接口进行数据传输。封装基板设置于中介板的第二侧面，且包含解耦电容。解耦电容位于第一连接接口及第二连接接口之间，或者位于第一连接接口及第二连接接口于封装基板上的垂直投影区域中。据此，将可强化电源稳定性，以及提升高速传输接口中的信号完整性与电源完整性效能。
Description
技术领域
本揭示内容关于一种半导体晶片装置，特别是多个裸片透过中介层相连接的结构。
背景技术
随着高效能运算(High Performance Computing，HPC)与人工智能(Artificialintelligence，AI)技术的发展，三维晶片与小晶片技术(chiplet)的需求日益增加。其中，裸片对裸片(Die-to-Die)为半导体晶片封装的重要技术之一，能将系统单晶片(System OnChip)以多个小模块来封装，形成多晶片模块。
发明内容
本揭示内容是关于一种半导体晶片装置，包含封装基板、中介板、第一裸片及第二裸片。第一裸片包含第一连接接口。第二裸片包含第二连接接口。中介板的第一侧面用以供设置第一裸片及第二裸片。第一裸片及第二裸片透过第一连接接口、中介板及第二连接接口进行数据传输。封装基板设置于中介板的第二侧面，且包含解耦电容。解耦电容位于第一连接接口及第二连接接口之间，或者位于第一连接接口及第二连接接口于封装基板上的垂直投影区域。
在一实施例中，第一裸片及第二裸片透过中介板及封装基板接收驱动电压，且透过至少一个解耦电容形成至少一个放电路径。
在一实施例中，至少一个解耦电容设置于封装基板及中介板之间。
在一实施例中，至少一个解耦电容包含第一解耦电容及第二解耦电容，第一解耦电容位于第一裸片于封装基板上的第一垂直投影区域中，第二解耦电容位于第二裸片于封装基板上的第二垂直投影区域中。
在一实施例中，至少一个解耦电容还包含第三解耦电容，第三解耦电容位于第一垂直投影区域及第二垂直投影区域之间。
在一实施例中，第一解耦电容、第二解耦电容及第三解耦电容是互相并联。
在一实施例中，第一裸片包含多个第一电源接点及至少一个第一接地接点，第二裸片包含多个第二电源接点及至少一个第二接地接点，该些第一电源接点及该些第二电源接点透过中介层及封装基板接收驱动电压，至少一个第一接地接点及至少一个第二接地接点透过中介层、封装基板及至少一个解耦电容形成至少一个放电路径。
在一实施例中，至少一个解耦电容的位置位于该些第一电源接点的投影位置之间，或者位于该些第二电源接点的投影位置之间。
在一实施例中，第一裸片及第二裸片运作于不同电源域。
在一实施例中，至少一个解耦电容用于接收第一裸片或第二裸片产生的开关杂讯。
本揭示内容还关于另一种半导体晶片装置，包含封装基板、中介板、第一裸片及第二裸片。第一裸片包含第一连接接口。第二裸片包含第二连接接口。中介板的第一侧面用以供设置第一裸片及第二裸片。第一裸片及第二裸片透过第一连接接口、中介板及第二连接接口进行数据传输。封装基板设置于中介板的第二侧面。中介板包含解耦电容，解耦电容位于第一连接接口及第二连接接口之间，或者位于第一连接接口及第二连接接口于中介板上的垂直投影区域。
在一实施例中，至少一个解耦电容设置于中介板及封装基板之间。
在一实施例中，至少一个解耦电容设置于中介板的第一侧面。
在一实施例中，至少一个解耦电容包含第一解耦电容及第二解耦电容，第一解耦电容位于第一裸片于中介板上的第一垂直投影区域中，第二解耦电容位于第二裸片于中介板上的第二垂直投影区域中。
在一实施例中，至少一个解耦电容还包含第三解耦电容，第三解耦电容位于第一垂直投影区域及第二垂直投影区域之间。
在一实施例中，第一解耦电容、第二解耦电容及第三解耦电容是互相并联。
在一实施例中，第一裸片包含多个第一电源接点及至少一个第一接地接点，第二裸片包含多个第二电源接点及至少一个第二接地接点，该些第一电源接点及该些第二电源接点透过中介层及封装基板接收驱动电压，至少一个第一接地接点及至少一个第二接地接点透过中介层及至少一个解耦电容形成至少一个放电路径。
在一实施例中，至少一个解耦电容的位置位于该些第一电源接点的投影位置之间，或者位于该些第二电源接点的投影位置之间。
在一实施例中，第一裸片及第二裸片运作于不同电源域。
在一实施例中，至少一个解耦电容用于接收第一裸片或第二裸片产生的开关杂讯。
据此，由于解耦电容是提供第一裸片与第二裸片的电源稳定所设置的装置，因此其最佳配置区域是设置于第一与第二裸片连接接口之间的封装基板水平区域，或设置于两个连接接口间的垂直投影区域中。通过设置此项解耦合电容装置，将可强化第一裸片与第二裸片的电源稳定性，进而提升多晶片封装模块在高速传输接口的信号完整性与电源完整性效能。
附图说明
图1为根据本揭示内容的部分实施例的半导体晶片装置的示意图；
图2为根据本揭示内容的部分实施例的半导体晶片装置的局部结构示意图；
图3为根据本揭示内容的部分实施例的裸片投影区域与解耦电容的位置示意图。
【符号说明】
100:半导体晶片装置
110:电路板
120:封装基板
130:中介板
300:解耦区
A-A’:剖面线
CPM:主晶片
CPT:小晶片
D10:第一裸片
D11:第一连接接口
D20:第二裸片
D21:第二连接接口
BP1-BP3:凸块
Cd:解耦电容
C1-C3:解耦电容
Vdd:第一电力输入端
Vss:第二电力输入端
B11-B15:接点
B21-B25:接点
具体实施方式
以下将以附图揭露本发明的多个实施方式，为明确说明起见，许多实务上的细节将在以下叙述中一并说明。然而，应了解到，这些实务上的细节不应用以限制本发明。也就是说，在本发明部分实施方式中，这些实务上的细节是非必要的。此外，为简化附图起见，一些已知惯用的结构与元件在附图中将以简单示意的方式绘示。
于本文中，当一元件被称为“连接”或“耦接”时，可指“电性连接”或“电性耦接”。“连接”或“耦接”亦可用以表示二或多个元件间相互搭配操作或互动。此外，虽然本文中使用“第一”、“第二”、…等用语描述不同元件，该用语仅是用以区别以相同技术用语描述的元件或操作。除非上下文清楚指明，否则该用语并非特别指称或暗示次序或顺位，亦非用以限定本发明。
图1为根据本揭示内容的部分实施例的半导体晶片装置100的示意图。半导体晶片装置100包含第一裸片D10及至少一个第二裸片D20。在一实施例中，第一裸片D10可为主晶片(Main Die，或System on a Chip)，第二裸片D20则为小晶片(chiplet)或双主晶片架构中的另一次主晶片(Slave Die)。第一裸片D10及第二裸片D20分别具有第一连接接口D11及第二连接接口D21。第一连接接口D11及第二连接接口D21用以使第一裸片D10及第二裸片D20之间进行数据传输，以构成半导体晶片间的封装互联传输网络。
前述的第一连接接口D11及第二连接接口D21为裸片内的输入/输出接口电路(Transmitter/Receiver interface、Transmitter/Receiver interface phy)。在图1中，每个裸片具有多个连接接口，但在其他实施例中，裸片亦可仅透过一个连接接口与其他裸片相连接。本揭示内容是在两个连接接口D11、D21之间，或者在两个连接接口D11、D21的垂直投影区域中设置解耦区300，透过解耦区300的解耦电容架构或元件的设计，提升裸片的电源完整性与传输信号品质。
图2为根据本揭示内容的部分实施例的半导体晶片装置100的局部结构示意图，对应于图1的半导体晶片装置100的剖面线A-A’位置。为便于说明，图2中省略了第一裸片D10上除了第一连接接口D11的部位，以及省略了第二裸片D20除了第二连接接口D2的部的部位。
如图2所示，半导体晶片装置100装设于电路板110上，包含封装基板120、中介板130、第一裸片D10及第二裸片D20。电路板110电性连接于第一电力输入端Vdd及第二电力输入端Vss(如：接地端)，其中第一电力输入端Vdd用以提供驱动电压至半导体晶片装置100，以驱动第一裸片D10及第二裸片D20中的各电子元件。在此要特别一提者，第一电力输入端Vdd及第二电力输入端Vss用以指连接至特定电位的节点。
在一实施例中，封装基板120透过多个凸块BP1、BP2(bumps)，以薄膜制程、化学镀制程技术、电镀或印刷技术连接至电路板110，以透过电路板110，电性连接于第一电力输入端Vdd及第二电力输入端Vss。
中介板130的第一侧面(如：图2所示的上侧面)用以供设置第一裸片D10及第二裸片D20。中介板130的第二侧面(如：图2所示的下侧面)用以设置封装基板120，且电性连接于封装基板120。中介板130同样可透过多个凸块BP3(bumps)连接至封装基板120、第一裸片D10及第二裸片D20。
第一裸片D10及第二裸片D20透过中介板130、封装基板120及电路板110电性连接于第一电力输入端Vdd，以接收驱动电压。
具体而言，中介板130的材质可为硅中介层(Silicon Interposer)，其内设置有多层的导线。导线用以连接裸片之间的电子信号，且可透过硅穿孔(TSV)、导线载板连结外部凸块，实现裸片与封装基板之间的紧密连接关系。
半导体晶片装置100还包含至少一个解耦电容Cd，解耦电容Cd是设于中介板130或封装基板120上，且其位置对应于第一连接接口D11、第二连接接口D21的设置区域。第一连接接口D11、第二连接接口D21透过解耦电容Cd电性连接至第二电力输入端Vss，以形成用以排除杂讯的放电路径。如图2所示，解耦电容Cd的位置可对应于第一连接接口D11、第二连接接口D21的垂直投影区域之间。在其他实施例中，解耦电容Cd的位置亦可位于第一连接接口D11、第二连接接口D21的垂直投影区域，或者位于第一裸片D10或第二裸片D20之间。在此所述的“垂直投影区域”是指第一连接接口D11、第二连接接口D21投影至封装基板120或中介板130上的面积区域。
据此，若半导体晶片装置100运作时，第一裸片D10或第二裸片D20上产生杂讯，则杂讯将会透过解耦电容Cd被导通至第二电力输入端Vss，而不会影响到其他裸片或电路板110上的其他元件。透过解耦电容Cd排除杂讯，将可避免供电电压受到干扰而下降超出正常范围，并确保半导体晶片装置100的电源完整性(power integrity optimization)。
此外，由于解耦电容Cd是设于第一连接接口D11及第二连接接口D21之间，或者位于第一连接接口D11及第二连接接口D21的投影区域中(即，距离较短)，而不是设置于与第一裸片D1/第二裸片D21同一水平面但较远的位置，因此能确保解耦电容Cd的效果。
在一实施例中，解耦电容Cd设于封装基板120上。如图2所示，解耦电容Cd设于封装基板120及电路板110之间(即，封装基板120上面对电路板110的一侧面)。但本揭示内容并不以此为限，解耦电容Cd亦可设于封装基板120与中介板130之间(即，封装基板120上面对中介板130的一侧面)。
请参阅图2所示，在其他部分实施例中，解耦电容Cd设于中介板130上，且位于中介板130及封装基板120之间。亦即，解耦电容Cd位于中介板130上面对封装基板120的第二侧面。例如设置于该些凸块BP1或者凸块BP2之间。在其他实施例中，解耦电容Cd亦可位于中介板130的第一侧面，即位于第一裸片D10及第二裸片D20之间。
在部分实施例中，解耦电容Cd的数量可任意调整。例如：半导体晶片装置100可在第一连接接口D11及第二连接接口D21之间的空间下方仅配置一个解耦电容Cd，亦可分别在第一连接接口D11及第二连接接口D21的下方各自配置一个解耦电容Cd。
图3所示为根据本揭示内容的部分实施例的裸片D1、D2在封装基板120或中介板130上的垂直投影区域与解耦电容Cd示意图。如前所述，本揭示内容是在对应于两个连接接口D11、D21的垂直投影区域相邻处的位置布置解耦区300，透过解耦区300的解耦电容Cd解决裸片上的杂讯问题。在图3中绘示了多个接点B11～B15、B21～B25的位置。在一实施例中，该些接点B11～B15、B21～B25用以代表图2中封装基板120及中介板130之间的凸块BP1，或者用以代表图2中封装基板120及电路板110之间的凸块BP2。
该些接点B11～B15电性连接于第一连接接口D11，该些接点B21～B25则电性连接于第二连接接口D21。举例而言：接点B11、B12作为第一裸片D10的第一连接接口D11的多个第一电源接点，接点B13则作为第一裸片D10的第一连接接口D11的第一接地接点。同理，接点B21、B22作为第二裸片D20的第二连接接口D21的多个第二电源接点，接点B23则作为第二裸片D20的第二连接接口D21的第二接地接点。接点B11、B12、B21、B22透过封装基板120及电路板110电性连接至第一电力输入端Vdd。接点B13、B23则透过解耦电容Cd连接至第二电力输入端Vss。
在图2所示实施例中仅绘制出一个解耦电容Cd，但在其他实施例中，半导体晶片装置100可包含多个解耦电容。如图3所示，在该实施例中，半导体晶片装置100包含第一解耦电容C1、第二解耦电容C2及第三解耦电容C3(如：图2的解耦电容Cd)。解耦电容C1～C3皆透过中介层130、封装基板120及电路板110，电性连接于第一电力输入端Vdd及第二电力输入端Vss，且解耦电容C1～C3是彼此互相并联。由图3可知，第一解耦电容C1的位置位于第一连接接口D11的第一垂直投影区域中、第二解耦电容C2则位于第二连接接口D21的第二垂直投影区域中。第三解耦电容C3则位于第一垂直投影区域及第二垂直投影区域之间。如前所述，解耦电容C1～C3可设置于中介板130或封装基板120上，且“垂直投影区域”是指连接接口D11、D21于中介板130或封装基板120的投影面积。
在一实施例中，第一解耦电容C1的位置位于连接至第一电力输入端Vdd的接点B11、B12之间。第二解耦电容C2的位置位于连接至第一电力输入端Vdd的接点B21、B22之间。在此所指的“位置”，皆为俯视半导体晶片装置100的垂直投影位置。
在部分实施例中，第一裸片D1及第二裸片D2是运作于不同的电源域(powerdomains)。换言之，第一裸片D1及第二裸片D2的运作电压互不相同。此外，当第一裸片D1及第二裸片D2分别运作于不同的电源域时，半导体晶片装置100会产生开关杂讯(simultaneously switching noise，SSN)。开关杂讯是由第一裸片D1或第二裸片D2中产生，解耦电容Cd可将开关杂讯传递至第二电力输入端Vss，使其不至于影响第一电力输入端Vdd的供电稳定度。
前述各实施例中的各项元件、方法步骤或技术特征，是可相互结合，而不以本揭示内容中的文字描述顺序或附图呈现顺序为限。
虽然本揭示内容已以实施方式揭露如上，然其并非用以限定本揭示内容，任何熟悉此技艺者，在不脱离本揭示内容的精神和范围内，当可作各种更动与润饰，因此本揭示内容的保护范围当视所附的权利要求书所界定的范围为准。
Claims (20)
1.一种半导体晶片装置，其特征在于，包含：
一第一裸片，包含一第一连接接口；
一第二裸片，包含一第二连接接口；
一中介板，该中介板的一第一侧面用以供设置该第一裸片及该第二裸片，其中该第一裸片及该第二裸片透过该第一连接接口、该中介板及该第二连接接口进行数据传输；以及
一封装基板，设置于该中介板的一第二侧面，且包含一解耦电容，其中该解耦电容位于该第一连接接口及该第二连接接口之间，或者位于该第一连接接口及该第二连接接口于该封装基板上的一垂直投影区域中。
2.根据权利要求1所述的半导体晶片装置，其特征在于，该第一裸片及该第二裸片透过该中介板及该封装基板接收一驱动电压，且透过该至少一解耦电容形成至少一放电路径。
3.根据权利要求1所述的半导体晶片装置，其特征在于，该至少一解耦电容设置于该封装基板及该中介板之间。
4.根据权利要求1所述的半导体晶片装置，其特征在于，该至少一解耦电容包含一第一解耦电容及一第二解耦电容，该第一解耦电容位于该第一裸片于该封装基板上的一第一垂直投影区域中，该第二解耦电容位于该第二裸片于该封装基板上的一第二垂直投影区域中。
5.根据权利要求4所述的半导体晶片装置，其特征在于，该至少一解耦电容还包含一第三解耦电容，该第三解耦电容位于该第一垂直投影区域及该第二垂直投影区域之间。
6.根据权利要求5所述的半导体晶片装置，其特征在于，该第一解耦电容、该第二解耦电容及该第三解耦电容是互相并联。
7.根据权利要求1所述的半导体晶片装置，其特征在于，该第一裸片包含多个第一电源接点及至少一个第一接地接点，该第二裸片包含多个第二电源接点及至少一个第二接地接点，该些第一电源接点及该些第二电源接点透过该中介层及该封装基板接收该驱动电压，该至少一第一接地接点及该至少一第二接地接点透过该中介层、该封装基板及该至少一解耦电容形成该至少一放电路径。
8.根据权利要求7所述的半导体晶片装置，其特征在于，该至少一解耦电容的位置位于该些第一电源接点的投影位置之间，或者位于该些第二电源接点的投影位置之间。
9.根据权利要求1所述的半导体晶片装置，其特征在于，该第一裸片及该第二裸片运作于不同电源域。
10.根据权利要求9所述的半导体晶片装置，其特征在于，该至少一解耦电容用于接收该第一裸片或该第二裸片产生的一开关杂讯。
11.一种半导体晶片装置，其特征在于，包含：
一第一裸片，包含一第一连接接口；
一第二裸片，包含一第二连接接口；
一中介板，该中介板的一第一侧面用以供设置该第一裸片及该第二裸片，其中该第一裸片及该第二裸片透过该第一连接接口、该中介板及该第二连接接口进行数据传输；以及
一封装基板，设置于该中介板的一第二侧面；
其中该中介板包含一解耦电容，该解耦电容位于该第一连接接口及该第二连接接口之间，或者位于该第一连接接口及该第二连接接口于该中介板上的一垂直投影区域中。
12.根据权利要求11所述的半导体晶片装置，其特征在于，该至少一解耦电容设置于该中介板及该封装基板之间。
13.根据权利要求11所述的半导体晶片装置，其特征在于，该至少一解耦电容设置于该中介板的该第一侧面。
14.根据权利要求11所述的半导体晶片装置，其特征在于，该至少一解耦电容包含一第一解耦电容及一第二解耦电容，该第一解耦电容位于该第一裸片于该中介板上的一第一垂直投影区域中，该第二解耦电容位于该第二裸片于该中介板上的一第二垂直投影区域中。
15.根据权利要求14所述的半导体晶片装置，其特征在于，该至少一解耦电容还包含一第三解耦电容，该第三解耦电容位于该第一垂直投影区域及该第二垂直投影区域之间。
16.根据权利要求15所述的半导体晶片装置，其特征在于，该第一解耦电容、该第二解耦电容及该第三解耦电容是互相并联。
17.根据权利要求11所述的半导体晶片装置，其特征在于，该第一裸片包含多个第一电源接点及至少一个第一接地接点，该第二裸片包含多个第二电源接点及至少一个第二接地接点，该些第一电源接点及该些第二电源接点透过该中介层及该封装基板接收该驱动电压，该至少一第一接地接点及该至少一第二接地接点透过该中介层及该至少一解耦电容形成该至少一放电路径。
18.根据权利要求17所述的半导体晶片装置，其特征在于，该至少一解耦电容的位置位于该些第一电源接点的投影位置之间，或者位于该些第二电源接点的投影位置之间。
19.根据权利要求11所述的半导体晶片装置，其特征在于，该第一裸片及该第二裸片运作于不同电源域。
20.根据权利要求19所述的半导体晶片装置，其特征在于，该至少一解耦电容用于接收该第一裸片或该第二裸片产生的一开关杂讯。
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| CN118313321A (zh) * | 2024-04-10 | 2024-07-09 | 上海壁仞科技股份有限公司 | 芯片设计方法以及芯片设计系统 |
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2021
- 2021-11-10 CN CN202111324544.XA patent/CN116110900A/zh active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN118313321A (zh) * | 2024-04-10 | 2024-07-09 | 上海壁仞科技股份有限公司 | 芯片设计方法以及芯片设计系统 |
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