CN116056458A

CN116056458A - 降写入电压的单层多晶硅存储单元、存储阵列及操作方法

Info

Publication number: CN116056458A
Application number: CN202310042264.2A
Authority: CN
Inventors: 高瑞彬; 许军; 李�真
Original assignee: Tsinghua University; Suzhou Baker Microelectronics Co Ltd
Current assignee: Tsinghua University; Suzhou Baker Microelectronics Co Ltd
Priority date: 2023-01-28
Filing date: 2023-01-28
Publication date: 2023-05-02
Anticipated expiration: 2043-01-28
Also published as: CN116056458B

Abstract

本发明提供一种降写入电压的单层多晶硅存储单元、存储阵列及操作方法，存储单元包括：控制管和隧穿管和读出管；隧穿管包括：第一阱区；第一栅极层；第一掺杂区，位于第一栅极层一侧的第一阱区中且与第一阱区的导电类型相同；第二掺杂区和第三掺杂区，均位于第一栅极层另一侧的第一阱区中且延伸至部分第一栅极层底部的第一阱区中；第三掺杂区位于第二掺杂区朝向所述第一掺杂区的一侧且与第二掺杂区邻接；第三掺杂区与第二掺杂区的导电类型相反且与第一掺杂区的导电类型相同；控制管包括：第二阱区和第二栅极层，第二阱区接出控制端，第二栅极层和第一栅极层以及读出管的第三栅极层电连接构成浮栅节点。所述存储单元降低了写入电压。

Description

降写入电压的单层多晶硅存储单元、存储阵列及操作方法

技术领域

本发明涉及半导体技术领域，具体涉及一种降写入电压的单层多晶硅存储单元、存储阵列及操作方法。

背景技术

随着智能手机的不断更新，智能家居，可穿戴智能设备的快速普及，以及新能源汽车的迅速发展，电源管理集成电路（PMIC），电压变换等模块的需求不断增加。这些模块通常都需要不同规模的非挥发存储单元Non-Volatile Memory（NVM）来存储一些指令代码，密钥等信息或是用来进行一些电路的修调和校准。目前几种常用的非挥发存储器包括EPROM(可擦除编程只读存储器)、EEPROM(电可擦除编程只读存储器)、FLASH存储器（浮栅型闪存存储器）以及ReRAM（阻变存储器）和FeRAM（铁电存储器）等。但这些存储器都无法与现有标准CMOS工艺以及BCD工艺（Bipolar-CMOS-DMOS）直接兼容，制作过程中需要添加额外的掩模版，增加额外的工艺步骤，因此成本也会随之增加。

而单层多晶硅的嵌入式非挥发存储单元（Single POLY NVM），简称单层多晶硅存储单元，作为一种可多次嵌入式存储单元，可以进行多次的反复擦写，且由于其制作过程不需要增加额外的掩模版层数，具有较低的成本和较强的工艺兼容性，使其在一些存储规模不大的电路应用的中具有优势。

常见的三管单层多晶硅存储器的电路图如图1所示，其主要由控制管（CG）、隧穿管（TG）以及读出管（Read Transistor）三部分组成，控制管和隧穿管通常是MOSFET电容，控制管、隧穿管和读出管的多晶硅栅极连接在一起耦合形成了浮栅（FG：Floating Gate）节点来存储电荷。对于浮栅节点的充放电主要是通过FN（Fowler-Nordheim）隧穿来进行的，通过外加偏压可以使电子由衬底或阱区隧穿到多晶硅栅中存储下来。然而，这种通过FN隧穿的写入方法往往需要在隧穿管的栅氧化层上施加一个较高的电压才能实现，因此对于栅氧化层较厚的情况需要的电压就更大，此时，如果施加的电压过大，很容易造成隧穿管的栅氧化层的损伤，降低了存储单元的数据保持能力和可擦写次数，而如果施加的电压过小，则会大大降低写入速度。

因此，需要兼顾提高写入速度、以及提高存储单元的数据保持能力和可擦写次数，这对于降低写入电压提出了较高要求。

发明内容

因此，本发明要解决的技术问题在于如何降低写入电压的问题，从而提供一种降写入电压的单层多晶硅存储单元、存储阵列及操作方法。

本发明提供一种存储单元，包括：控制管和隧穿管和读出管；所述隧穿管包括：第一阱区；第一栅极层，位于所述第一阱区上；第一掺杂区，位于所述第一栅极层一侧的第一阱区中且与第一阱区的导电类型相同；第二掺杂区和第三掺杂区，均位于所述第一栅极层另一侧的第一阱区中且延伸至部分所述第一栅极层底部的所述第一阱区中；所述第三掺杂区位于第二掺杂区朝向所述第一掺杂区的一侧且与第二掺杂区邻接；所述第三掺杂区与所述第一掺杂区间隔设置，所述第三掺杂区的导电类型与所述第二掺杂区的导电类型相反且与所述第一掺杂区的导电类型相同；所述第二掺杂区用于接出隧穿端；所述控制管包括：第二阱区和位于所述第二阱区上的第二栅极层，所述第二阱区用于接出控制端，所述第二栅极层和所述第一栅极层以及所述读出管的第三栅极层电连接构成浮栅节点。

可选的，所述第三掺杂区的掺杂浓度小于所述第二掺杂区的掺杂浓度。

可选的，所述第二掺杂区的掺杂浓度比所述第三掺杂区的掺杂浓度高1个数量级~3个数量级。

可选的，所述第一掺杂区的掺杂浓度为1E15atom/cm³~1E18atom/cm³；所述第二掺杂区的掺杂浓度为1E15atom/cm³~1E18atom/cm³；所述第三掺杂区的掺杂浓度为1E16atom/cm³~1E20atom/cm³。

可选的，所述第三掺杂区还位于第二掺杂区底部的部分第一阱区中。

可选的，对于位于第二掺杂区朝向所述第一掺杂区的一侧的第三掺杂区，所述第三掺杂区的横向宽度小于或等于第一掺杂区至第二掺杂区之间的间距的1/2。

可选的，所述第一阱区的导电类型和第二阱区的导电类型均为N型。

可选的，所述第二栅极层底部的沟道区的面积为所述第一栅极层底部的沟道区的面积的10倍至30倍；所述第二栅极层底部的沟道区的面积为所述第三栅极层底部的沟道区的面积的10倍至30倍。

可选的，所述隧穿管还包括：位于所述第一栅极层和所述第一阱区之间的第一栅介质层，所述第一栅介质层的厚度为2nm~30nm。

本发明还提供一种存储阵列，包括本发明的存储单元。

本发明还提供一种存储阵列的操作方法，包括：在给被选中的存储单元的浮栅节点写入“1”或“0”时，第二掺杂区和第三掺杂区形成的PN结上具有反偏的横向电场，第二掺杂区中与第一栅极层交叠的顶部区域具有纵向电场，在所述纵向电场和所述横向电场的作用下，第二掺杂区与第一栅极层交叠的顶部区域的能带发生弯曲，第二掺杂区的顶部区域中的少子隧穿通过第二掺杂区能带的带隙，使得在第二掺杂区的顶部区域形成电子空穴对，所述电子空穴对包括电性相反的第一电荷和第二电荷；第一电荷被隧穿端收集，所述第二电荷在所述横向电场的加速下经过所述PN结至所述第一掺杂区，所述第二电荷在经过所述PN结的过程中形成热电荷，热电荷在所述纵向电场的作用下隧穿至第一栅极层。

可选的，第一阱区的导电类型为N型；在给被选中的存储单元的浮栅节点写入“1”时，第二掺杂区的顶部区域价带中的电子隧穿通过第二掺杂区能带的带隙，所述第一电荷为空穴，所述第二电荷为电子，所述热电荷为热电子。

可选的，在给被选中的存储单元的浮栅节点写入“1”时，所述控制端接第一编程电位V_high，所述第一编程电位V_high大于零，所述隧穿端接第二编程电位V_low，第二编程电位V_low小于零，所述读出管的第三漏区、第三阱区和第三源区接第一编程电位V_high，所述第一掺杂区接地电位。

可选的，在给被选中的存储单元的浮栅节点写入“0”时，所述控制端、隧穿端、第一掺杂区均接地电位，所述读出管的第三漏区、第三阱区和第三源区接擦除电位V_E。

可选的，第一阱区的导电类型为P型；在给被选中的存储单元的浮栅节点写入“0”时，第二掺杂区的顶部区域导带中的空穴隧穿通过第二掺杂区能带的带隙，所述第一电荷为电子，所述第二电荷为空穴，所述热电荷为热空穴。

可选的，在给被选中的存储单元的浮栅节点写入“1”时，所述控制端接第二编程电位V_low，第二编程电位V_low小于零，隧穿端接第一编程电位V_high，所述第一编程电位V_high大于零，读出管的第三阱区、第三源区和第三漏区接第二编程电位V_low，第一掺杂区接地电位。

可选的，在给被选中的存储单元的浮栅节点写入“1”时，所述控制端、隧穿端、第一掺杂区接写入电位V_w，读出管的第三阱区、第三源区和第三漏区接地电位。

可选的，所述读出管的导电类型为P型，当读取浮栅节点存储的数据时，所述控制端、隧穿端、第一掺杂区均接读取电位V_r，读出管的第三源区和第三阱区接电源电位VDD，读出管的第三漏区接地电位；或者，所述读出管的导电类型为N型，当读取浮栅节点存储的数据时，所述控制端、隧穿端、第一掺杂区均接读取电位V_r，读出管的第三源区和第三阱区接地电位，读出管的第三漏区接电源电位VDD；所述读取电位V_r大于零且小于电源电位VDD。

本发明技术方案具有以下有益效果：

本发明技术方案提供的存储单元，在给被选中的存储单元的浮栅节点写入“1”或“0”时，第二掺杂区和第三掺杂区形成的PN结上具有反偏的横向电场，第二掺杂区中与第一栅极层交叠的顶部区域具有纵向电场，在所述纵向电场和所述横向电场的作用下，第二掺杂区与第一栅极层交叠的顶部区域的能带发生弯曲，第二掺杂区的顶部区域中的少子隧穿通过第二掺杂区能带的带隙，使得在第二掺杂区的顶部区域形成电子空穴对，所述电子空穴对包括电性相反的第一电荷和第二电荷；第一电荷被隧穿端收集，所述第二电荷在所述横向电场的加速下经过所述PN结至所述第一掺杂区，所述第二电荷在经过所述PN结的过程中形成热电荷，热电荷在所述纵向电场的作用下隧穿至第一栅极层。隧穿管能够大大增加形成热电子的几率，增大了第一栅极层的写入电流，提高了写入的效率，降低了进行写入时需要的电压大小。

附图说明

为了更清楚地说明本发明具体实施方式或现有技术中的技术方案，下面将对具体实施方式或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施方式，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为现有技术中三管单层多晶硅存储器的电路图；

图2为本发明一实施例提供的存储单元的结构示意图；

图3为本发明一实施例提供的隧穿管的工作原理示意图。

实施方式

下面将结合附图对本发明的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

在本发明的描述中，需要说明的是，术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。此外，术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性。

此外，下面所描述的本发明不同实施方式中所涉及的技术特征只要彼此之间未构成冲突就可以相互结合。

本发明一实施例提供一种存储单元，请参考图2，包括：

控制管M2和隧穿管M1和读出管M3；

所述隧穿管M1包括：第一阱区201；第一栅极层222，位于所述第一阱区201上；第一掺杂区211，位于所述第一栅极层222一侧的第一阱区201中且与第一阱区201的导电类型相同；第二掺杂区212和第三掺杂区213，均位于所述第一栅极层222另一侧的第一阱区201中且延伸至部分所述第一栅极层222底部的所述第一阱区中201；所述第三掺杂区213位于第二掺杂区212朝向所述第一掺杂区211的一侧且与第二掺杂区212邻接；所述第三掺杂区213与所述第一掺杂区211间隔设置，所述第三掺杂区213的导电类型与所述第二掺杂区212的导电类型相反且与所述第一掺杂区211的导电类型相同；所述第二掺杂区212用于接出隧穿端TG；

所述控制管M2包括：第二阱区202和位于所述第二阱区202上的第二栅极层224，所述第二阱区202用于接出控制端CG，所述第二栅极层224和所述第一栅极层222以及所述读出管M3的第三栅极层226电连接构成浮栅节点FG。

本实施例中，存储单元为单层多晶硅存储单元。

本实施例中，所述控制管M2为MOS晶体管，控制管M2还包括：分别位于所述第二栅极层224两侧的第二阱区202中的第二源区214和第二漏区215，第二源区214、第二漏区215和第二阱区202连接在一起共同接出控制端CG。所述控制管M1为NMOS晶体管或PMOS晶体管。当控制管M2为NMOS晶体管时，所述第二阱区202的导电类型为P型，当控制管M2为PMOS晶体管时，所述第二阱区202的导电类型为N型。在其他实施例中，控制管为MOS电容，控制管M1的第二阱区引出控制端。在其他实施例中，控制管还可以为MIM电容或MOM电容。所述控制管M2还包括：第二接触区216，位于第二阱区202中，第二接触区216的导电类型与第二阱区202的导电类型相同，且第二接触区216的掺杂浓度大于所述第二阱区202的掺杂浓度；第二隔离结构232，位于第二阱区202中，第二隔离结构232将第二接触区216与第二源区214、第二漏区215隔离。第二阱区202通过第二接触区216接出控制端CG。

所述读出管M3为MOS晶体管。所述读出管M3包括：第三阱区203；位于第三阱区203上的第三栅极层226；位于第三栅极层226一侧的第三阱区203中的第三源区217；位于所述第三栅极层226另一侧的第三阱区区203中的第三漏区218。所述第三源区217和所述第三阱区203共同接出读出源端Vs,所述第三漏区218接出读出漏端Vd。所述读出管M3为NMOS晶体管或PMOS晶体管。当读出管M3为NMOS晶体管时，所述第三阱区的导电类型为P型，当读出管M3为PMOS晶体管时，所述第三阱区的导电类型为N型。所述读出管M3还包括：第三接触区219，位于第三阱区203中，所述第三接触区219的导电类型与第三阱区203的导电类型相同，所述第三接触区219的掺杂浓度大于第三阱区203的掺杂浓度；第三隔离结构233，位于第三阱区中203，第三隔离结构233将第三接触区219与第三源区217、第三漏区218隔离。

本实施例中，隧穿管M1通过第一栅介质层221发生FN（Fowler-Nordheim）隧穿来导入或擦除电荷。第一掺杂区211、第二掺杂区212和第三掺杂区213的掺杂浓度均大于第一阱区201的掺杂浓度。所述第一阱区201的导电类型为N型或P型。当第一阱区201的导电类型为N型时，第一掺杂区211的导电类型为N型，第二掺杂区212的导电类型为P型，第三掺杂区213的导电类型为N型。当第一阱区201的导电类型为P型时，第一掺杂区211的导电类型为P型，第二掺杂区212的导电类型为N型，第三掺杂区213的导电类型为P型。当第三掺杂区213的导电类型为N型时，第三掺杂区213中的掺杂离子包括磷离子。第一掺杂区211接触第一连接端NW。

需要说明的是，第一阱区201的导电类型、第二阱区202的导电类型和第三阱区203的导电类型可以独立选择。本实施例中，图2以第一阱区201的导电类型、第二阱区202的导电类型和第三阱区203的导电类型均为N型为示例。

第二阱区202的导电类型的导电类型为N型，在写入数据时，第二阱区202的顶部区域能形成沟道，控制管M2的电容较大，这样控制端CG的电压能较多的耦合在浮栅节点FG上。

当第一阱区201的导电类型为N型时，热电子隧穿至第一栅极层中，这样隧穿的速度更快。

在其他实施例中，第一阱区的导电类型、第二阱区的导电类型和第三阱区的导电类型均为P型。或者，第一阱区、第二阱区、第三阱区中部分为P型，部分为N型。第一阱区和第三阱区的导电类型可以相同也可以不同，第一阱区和第三阱区的导电类型，其中一个为P型，另一个为N型。

在一个实施例中，所述隧穿管M1中，不需要在第一阱区201中形成独立的接触区引出连接电位，这样第一阱区201中的掺杂区仅包括第一掺杂区211、第三掺杂区213和第二掺杂区212，而第二掺杂区212和第三掺杂区213均位于第一栅极层222的一侧，这样隧穿管M1的第一阱区的表面面积较小，相比用普通的MOSFET作隧穿管提高了器件的集成度。也就是第一阱区201的表面面积小于第二阱区202的面积且小于第三阱区203的表面面积，这样提高了整个器件的集成度。

所述第一阱区201的顶部表面暴露出所述第一掺杂区211的顶部表面、第二掺杂区212的顶部表面和第三掺杂区213的顶部表面。

在一个实施例中，所述第二掺杂区212的掺杂浓度大于所述第一掺杂区211的掺杂浓度，所述第三掺杂区213的掺杂浓度大于所述第一掺杂区211的掺杂浓度且小于所述第二掺杂区212的掺杂浓度。

在一个实施例中，当所述第二掺杂区212的导电类型为P型，第一掺杂区211的导电类型为N型时，所述第二掺杂区212的掺杂浓度大于所述第一掺杂区211的掺杂浓度，使得掺杂区的注入可以和工艺中的PMOS与NMOS的漏源区注入同时进行，减少了工艺流程和成本的同时，保证了NMOS管和PMOS管的电流匹配。在另一个实施例中，当所述第二掺杂区212的导电类型为N型，第一掺杂区211的导电类型为P型时，所述第一掺杂区211的掺杂浓度大于所述第二掺杂区212的掺杂浓度，使得掺杂区的注入可以和工艺中的PMOS与NMOS的漏源区注入同时进行，减少了工艺流程和成本的同时，保证了NMOS管和PMOS管的电流匹配。

其次，所述第二掺杂区212的掺杂浓度大于所述第三掺杂区213的掺杂浓度，所述第二掺杂区212的掺杂浓度较大，使得在写入数据时，第二掺杂区212与第一栅极层222交叠的顶部区域中产生较多的电子空穴对，第二掺杂区212与和第三掺杂区213形成的PN结的空间电荷区产生较多的电子空穴对，有助于热电荷的数量的增加，有助于写入数据。

所述第三掺杂区213的掺杂浓度小于所述第二掺杂区212的掺杂浓度，这样设置的好处在于：尽量使第二掺杂区212与和第三掺杂区213形成的PN结的空间电荷区向第三掺杂区213的方向扩展，因为第三掺杂区213和第一阱区201的导电类型相同，所以能够帮助所述空间电荷区分担一部分电压。

在一个实施例中，第二掺杂区212的浓度根据同一制程中MOS管与第二掺杂区212导电类型相同的源区和源区的掺杂浓度一致，第一掺杂区211的浓度根据同一制程中MOS管第一掺杂区211导电类型相同的源区和源区的掺杂浓度一致，对于第二掺杂区212、第一掺杂区211，和现有技术中的工艺中包含的MOS管中，相同导电类型的区域采用相同的工艺流程，不用增加额外的掩模版，不会增加工艺成本。一般在一定的范围内不可改动，所以只能在第三掺杂区213的掺杂浓度小于第二掺杂区212的掺杂浓度的基础上，尽量提高第三掺杂区213的浓度来提高空间电荷区的电场。

在其他实施例中，可以不对第三掺杂区213的掺杂浓度、第一掺杂区211的掺杂浓度和第二掺杂区212的掺杂浓度之间的大小关系进行限定。

在一个具体的实施例中，所述第二掺杂区212的掺杂浓度比所述第三掺杂区213的掺杂浓度高1个数量级~3个数量级。若第二掺杂区212的掺杂浓度与第三掺杂区213的掺杂浓度的差距过小，第二掺杂区212和第三掺杂区213的掺杂浓度均相对过高，容易使得第二掺杂区212和第三掺杂区213形成的PN结发生击穿，损坏器件；若第二掺杂区212的掺杂浓度与第三掺杂区213的掺杂浓度的差距过大，第三掺杂区213的掺杂浓度过低，第二掺杂区212和第三掺杂区213形成的PN结的空间电荷区中的峰值场强会较小，第二掺杂区212和第三掺杂区213的能带弯曲程度也会降低，对于热电子产生的数量的提升程度较小。

在一个具体的实施例中，所述第一掺杂区211的掺杂浓度为1E15atom/cm³~1E18atom/cm³；所述第二掺杂区212的掺杂浓度为1E15atom/cm³~1E18atom/cm³；所述第三掺杂区213的掺杂浓度为1E16atom/cm³~1E20atom/cm³。

所述第三掺杂区213还位于第二掺杂区212底部的部分第一阱区201中。这是在实际工作制造中扩散因素导致的。实际上，第三掺杂区的底部表面与第二掺杂区的底部表面在同一高度也是在本发明的构思的范围，这时也就是第二掺杂区的底部的第一阱区中没有第三掺杂区，仅在第二掺杂区的侧部的第一阱区中具有第三掺杂区。

在一个实施例中，对于位于第二掺杂区212朝向所述第一掺杂区211的一侧的第三掺杂区213，所述第三掺杂区213的横向宽度小于或等于第一掺杂区211至第二掺杂区212之间的间距的1/2。若第三掺杂区213的横向宽度过大，则第三掺杂区213中的耗尽区会占用太多沟道面积，第三掺杂区213中容易和第一掺杂区211穿通。

若所述第三掺杂区213的横向宽度过小，则所述空间电荷区中的峰值场强容易过大，容易发生电流过大的击穿现象。因此在一个实施例中，第三掺杂区213的横向宽度大于或等于100nm。

在一个实施例中，第一掺杂区211至第二掺杂区212之间的间距为1微米，对于位于第二掺杂区212朝向所述第一掺杂区211的一侧的第三掺杂区213，所述第三掺杂区213的横向宽度为100nm~500nm。

在一个实施例中，第一掺杂区211至第二掺杂区212之间的间距为1微米，所述第三掺杂区213和所述第一掺杂区211之间的间距为500nm~900nm。

在其他实施例中，对于第三掺杂区的横向宽度不做限制。

在一个实施例中，控制管M2的电容值C1远大于隧穿管M1的电容值C2，控制管M2的电容值C1远大于读出管M3的电容值，使得控制端CG施加的绝大部分电压能耦合至浮栅节点FG上。在一个具体的实施例中，控制管M2的电容值C1与所述隧穿管M1的电容值C2的耦合比η接近于1，例如大于等于0.98且小于1，。

本实施例中，控制管M2的电容值C1远大于隧穿管M1的电容值C2，相应的，控制管M2中第二栅极层224底部的沟道区的面积远大于隧穿管M1中第一栅极层222底部的沟道区的面积。在一个具体的实施例中，第二栅极层224底部的沟道区的面积为所述第一栅极层222底部的沟道区的面积的10倍至30倍。在其他实施例中，第二栅极层底部的沟道区的面积与第一栅极层底部的沟道区的面积之比还可以大于30倍。

本实施例中，控制管M2的电容值C1远大于读出管M3的电容值，相应的，控制管M2中第二栅极层224底部的沟道区的面积远大于读出管M3中第三栅极层226底部的沟道区的面积。在一个具体的实施例中，第二栅极层224底部的沟道区的面积为所述第三栅极层226底部的沟道区的面积的10倍至30倍。在其他实施例中，第二栅极层底部的沟道区的面积与第三栅极层底部的沟道区的面积之比还可以大于30倍。

所述隧穿管M2还包括：位于所述第一栅极层222和所述第一阱区201之间的第一栅介质层221。

根据FN（Fowler-Nordheim）隧穿电流模型，第一栅介质层221越厚，在相同外加电压下，第一栅介质层221的电场强度越小，隧穿电流越小，则所需要的擦写时间就越长；而第一栅介质层221太薄则也会发生直接隧穿或陷阱辅助隧穿，这将导致浮栅节点FG的电荷的流失加快，使存储单元的保持特性下降。因此本申请设置第一栅介质层221的厚度为2nm~30nm，优化了存储单元的性能。在2nm~30nm的范围内可以根据具体的使用要求选取对应的第一栅介质层221的厚度。

所述控制管M2还包括：位于所述第二栅极层224和所述第二阱区202之间的第二栅介质层223。所述读出管M3还包括：位于所述第三栅极层226和所述第三阱区203之间的第三栅介质层225。

本实施例中，为了工艺上简化制备工艺且不同结构之间的匹配性较好，设置控制管M2的第二栅介质层223和读出管M3中的第三栅介质层225均分别与第一栅介质层221的厚度相同。

在其他实施例中，第二栅介质层、第三栅介质层和第一栅介质层中至少部分厚度不同。

本实施例中，第二栅介质层223、第三栅介质层225和第一栅介质层221为栅氧层。在其他实施例中，第二栅介质层、第三栅介质层和第一栅介质层的材料还可以为其他的高K（介电常数）材料，K为大于或等于3.9）。第一栅极层、第二栅极层和第三栅极层的材料包括多晶硅。

第一阱区201、第二阱区202和第三阱区203均位于衬底200中。

需要说明的是，在一个实施例中，至少需要将隧穿管M1的第一阱区201、控制管M2的第二阱区202单独设置，隧穿管M1、控制管M2都做在单独的阱区当中，从而减小衬底所承受的高压对其他器件的干扰。

本实施例中的存储单元，保留了直接与现有工艺兼容的特点，工艺成本低，使用范围广，在不增加掩模版的情况下既可以使用在BCD工艺中，也可以使用在标准CMOS工艺中，同时也能直接使用在SOI工艺当中；且由于BCD工艺耐高压，具有各种高压器件以及静电放电（ESD）防护的特点。本申请在BCD工艺上实现将会有更大的优势。

相应的，本发明还提供一种存储阵列，包括多个上述的存储单元。多个存储单元呈阵列排布。

相应的，本发明还提供一种存储阵列（参考前述内容）的操作方法，包括：

在给被选中的存储单元的浮栅节点写入“1”或“0”时，第二掺杂区212和第三掺杂区213形成的PN结上具有反偏的横向电场，第二掺杂区212中与第一栅极层222交叠的顶部区域具有纵向电场，在所述纵向电场和所述横向电场的作用下，第二掺杂区212与第一栅极层222交叠的顶部区域的能带发生弯曲，第二掺杂区212的顶部区域中的少子隧穿通过第二掺杂区212能带的带隙，使得在第二掺杂区212的顶部区域形成电子空穴对，所述电子空穴对包括电性相反的第一电荷和第二电荷；

第一电荷被隧穿端收集，所述第二电荷在所述横向电场的加速下经过所述PN结至所述第一掺杂区211，所述第二电荷在经过所述PN结的过程中形成热电荷，热电荷在所述纵向电场的作用下隧穿至第一栅极层222。

所述第二电荷与所述少子的电性相同。

当所述第一阱区的导电类型为N型，在给被选中的存储单元的浮栅节点写入“1”时，第二掺杂区212的顶部区域价带中的电子隧穿通过第二掺杂区212能带的带隙，所述第一电荷为空穴，所述第二电荷为电子，所述热电荷为热电子。

表1示出当隧穿管的第一阱区的导电类型为N型时的电位连接情况。

表1

参考表1，在给被选中的存储单元的浮栅节点写入“1”时，所述控制端CG接第一编程电位V_high，所述第一编程电位V_high大于零，所述隧穿端TG接第二编程电位V_low，第二编程电位V_low小于零，所述读出漏端Vd和所述读出源端Vs接第一编程电位V_high，也就是所述读出管的第三漏区、第三阱区和第三源区第一编程电位V_high，所述第一连接端NW接地电位，也就是所述第一掺杂区接地电位；在给被选中的存储单元的浮栅节点写入“1”时，读出管的读出漏端Vd、读出源端Vs以及控制端CG接相同的电位，相当于将读出管与控制管的等效电容并联在一起与隧穿管的等效电容进行分压，使得隧穿管能分到更多的电压，且当读出管的等效电容和控制管的等效电容之和远大于隧穿管的等效电容时（至少超出十倍以上），浮栅节点FG上通过电容耦合分到的电位与第一编程电位V_high接近，在进行写入“1”操作时，由于浮栅节点FG上的电压更高，从而降低写入时需要施加的第一编程电位V_high的绝对值和第二编程电位V_low的绝对值，提高了写入“1”的效率。

参考表1，在给被选中的存储单元的浮栅节点写入“1”时，对于隧穿管M1，第一栅极层上的电位接近第一编程电位V_high，而隧穿端TG接第二编程电位V_low，第二掺杂区中与第一栅极层222的交叠的顶部区域具有较大的纵向电场；由于第一连接端NW接地电位，隧穿端TG接第二编程电位V_low，第二掺杂区212和第三掺杂区213形成的PN结上产生较大的反偏的横向电场。

参考图3，图3为第一阱区201的导电类型为N型时隧穿管的工作原理图，图3中黑色点代表电子，白色圆圈代表空穴，当隧穿管M1的第一阱区201的导电类型为N型，在给被选中的存储单元的浮栅节点写入“1”时，第二掺杂区212和第三掺杂区213形成的PN结上具有反偏的横向电场，第二掺杂区212中与第一栅极层222交叠的顶部区域具有纵向电场，在所述纵向电场所述和横向电场的共同作用下，第二掺杂区212与第一栅极层222交叠的顶部区域的能带发生弯曲，第二掺杂区212与第一栅极层222交叠的顶部区域的价带中的电子隧穿至第二掺杂区212的顶部区域的导带中，使得在第二掺杂区212的顶部区域形成电子空穴对；需要说明的是，在所述横向电场的作用下，第三掺杂区213与第二掺杂区212形成的PN结的能带也发生弯曲，第二掺杂区212的价带中的电子也有一定几率能隧穿至第三掺杂区213的导带中，产生电子空穴对，该部分电子空穴对分布在所述PN结的空间电荷区中。所述第一电荷为空穴，所述第二电荷为电子，空穴被隧穿端收集；第二电荷作为电子在所述横向电场的加速下经过所述PN结至所述第一掺杂区211进而被第一连接端NW收集。第二掺杂区212和第三掺杂区213形成的PN结上的横向电场的峰值在第二掺杂区212和第三掺杂区213的界面处。电子在经过所述PN结的过程中被加速形成热电子，形成的热电子与PN结中与空间电荷区的原子发生碰撞，再次形成新的电子空穴对，热电子与原子的碰撞、电子在经过所述PN结的过程中被加速不断循环，最终经过所述PN结的电流被放大了多倍；热电子与原子的碰撞产生的部分新电子穿过所述PN结被至所述第一掺杂区211进而被第一连接端NW收集，热电子在所述纵向电场的作用下隧穿至第一栅极层222，实现“1”数据的写入。需要说明的是，穿过所述PN结的电子在向第一掺杂区211漂移的过程中也有较小的概率成为热电子隧穿至第一栅极层222。本实施例中的隧穿管能够大大增加形成热电子的几率，增大了第一栅极层222的写入电流，提高了写入的效率，降低了进行写入时需要的电压大小，加快了写入的速度。

本实施例中，由于第三掺杂区213和第二掺杂区212的掺杂浓度均较高，因此第三掺杂区213和第二掺杂区212形成PN结后的能带弯曲程度更高，在相同的电压偏置（V_high-V_low）下产生的电子空穴对更多，并且新形成的电荷在较大的横向电场加速碰撞后能形成更多的电子空穴对，这样热电子在隧穿进入第一栅极层222时需要的第一编程电位V_high与第二编程电位V_low之差更小，因此，本实施例降低了写入“1”时所需的电压。由于第三掺杂区213和第二掺杂区212的掺杂浓度均较高，第二掺杂区212和第三掺杂区213形成的PN结上的横向电场的峰值更高，从而大大增加了电子在经过所述PN结时所能获得的能量，提高了形成热电子的概率。

参考表1，在给被选中的存储单元的浮栅节点写入“0”时，所述控制端CG、隧穿端TG、第一连接端NW均接地电位，第一连接端NW接地电位也就是第一掺杂区接地电位，所述读出漏端Vd和所述读出源端Vs接擦除电位V_E，也就是所述读出管M3的第三漏区、第三阱区和第三源区接擦除电位V_E；这时相当于控制管M2和隧穿管M1并联后的等效电容与读出管M3进行分压，使得读出管M3能分到更多的电压，从而降低写入“0”时所需的擦除电位V_E，提高了写入“0”的效率。在给被选中的存储单元的浮栅节点FG写入“0”时，电子从浮栅节点FG进入第三源区进而经过第三阱区被读出源端Vs收集。

参考表1，所述读出管的导电类型为P型，当读取浮栅节点FG存储的数据时，所述控制端CG、隧穿端TG、第一连接端NW均接读取电位V_r，读出源端Vs接电源电位，读出漏端Vd接地电位；读取电位V_r小于电源电位VDD；由于不同存储状态下，浮栅结点FG上电子数量不同，导致读出管的阈值电压不同，故相同读取电压V_r下，得到电流的大小不同，根据电流的差值可以读出“0”和“1”，从而完成读取操作。需要说明的是，在其他实施例中，当所述读出管的导电类型为N型，当读取浮栅节点存储的数据时，所述控制端、隧穿端、第一掺杂区均接读取电位V_r，读出管的第三源区和第三阱区接地电位，读出管的第三漏区接电源电位VDD。

在一个实施例中，第一编程电位V_high等于6V，第二编程电位V_low等于-6V，擦除电位V_E等于12V。

当第一阱区201的导电类型为P型，在给被选中的存储单元的浮栅节点写入“0”时，第二掺杂区212的顶部区域导带中的空穴隧穿通过第二掺杂区212能带的带隙，所述第一电荷为电子，所述第二电荷为空穴，所述热电荷为热空穴。

表2示出当隧穿管的第一阱区201的导电类型为P型时的电位连接情况。

表2

参考表2，在给被选中的存储单元的浮栅节点写入“1”时，所述控制端CG、隧穿端TG、第一连接端NW接写入电位V_w，第一连接端NW接写入电位V_w也就是第一掺杂区接写入电位V_w；所述读出漏端Vd和所述读出源端Vs接地电位，也就是读出管的第三阱区、第三源区和第三漏区接地电位。这时相当于控制管和隧穿管并联后的等效电容与读出管进行分压，使得读出管能分到更多的电压，从而降低写入“1”时所需的写入电位V_w，，提高了写入“1”的效率。在给被选中的存储单元的浮栅节点写入“1”时，电子从第三阱区进入浮栅节点。

参考表2，在给被选中的存储单元的浮栅节点写入“0”时，所述控制端CG接第二编程电位V_low，第二编程电位V_low小于零，隧穿端TG接第一编程电位V_high，所述第一编程电位V_high大于零，所述读出漏端Vd和所述读出源端Vs接第二编程电位V_low，也就是读出管的第三阱区、第三源区和第三漏区接第二编程电位V_low，所述第一连接端NW接地电位，也就是第一掺杂区接地电位；在给被选中的存储单元的浮栅节点写入“0”时，读出管的读出漏端Vd、读出源端Vs以及控制端CG接相同的电位，相当于将读出管与控制管的等效电容并联在一起与隧穿管的等效电容进行分压，使得隧穿管能分到更多的电压，且当读出管的等效电容和控制管的等效电容之和远大于隧穿管的等效电容时（至少超出十倍以上），浮栅节点FG上通过电容耦合分到的电位与第二编程电位V_low接近，在进行写入“0”操作时，由于浮栅节点FG上的电位较低，从而降低写入时需要施加的第一编程电位V_high的绝对值和第二编程电位V_low的绝对值，提高了写入“0”的效率。

参考表2，在给被选中的存储单元的浮栅节点写入“0”时，对于隧穿管M1，第一栅极层222上的电位接近第二编程电位V_low，而隧穿端TG接第一编程电位V_high，第二掺杂区212中与第一栅极层222的交叠的顶部区域具有较大的纵向电场；由于第一连接端NW接地电位，隧穿端TG接第一编程电位V_high，第二掺杂区212和第三掺杂区213形成的PN结上产生较大的反偏的横向电场。

当隧穿管M1的第一阱区201的导电类型为P型，在给被选中的存储单元的浮栅节点写入“0”时，第二掺杂区212和第三掺杂区213形成的PN结上具有反偏的横向电场，第二掺杂区212中与第一栅极层222交叠的顶部区域具有纵向电场，在所述纵向电场和所述横向电场的作用下，第二掺杂区212与第一栅极层222交叠的顶部区域的能带发生弯曲，第二掺杂区212与第一栅极层222交叠的顶部区域的导带中的空穴隧穿至第二掺杂区212的顶部区域的价带中，使得在第二掺杂区212的顶部区域形成电子空穴对；需要说明的是，在所述横向电场的作用下，第三掺杂区213与第二掺杂区212形成的PN结的能带也发生弯曲，第二掺杂区212的导带中的空穴也有一定几率能隧穿至第三掺杂区213的价带中，产生电子空穴对。所述第一电荷为电子，所述第二电荷为空穴，电子被隧穿端收集；第二电荷作为空穴在所述横向电场的加速下经过所述PN结至所述第一掺杂区211进而被第一连接端NW收集。第二掺杂区212和第三掺杂区213形成的PN结上的横向电场的峰值在第二掺杂区212和第三掺杂区213的界面处。空穴在经过所述PN结的过程中被加速形成热空穴，形成的热空穴与PN结中与空间电荷区的原子发生碰撞，再次形成新的电子空穴对，热空穴与原子的碰撞、空穴在经过所述PN结的过程中被加速不断循环，最终经过所述PN结的电流被放大了多倍；热空穴与原子的碰撞产生的部分新空穴穿过所述PN结被至所述第一掺杂区211进而被第一连接端NW收集，热空穴在所述纵向电场的作用下隧穿至第一栅极层222，实现“0”数据的写入。需要说明的是，穿过所述PN结的空穴在向第一掺杂区211漂移的过程中也有较小的概率成为热空穴隧穿至第一栅极层222。本实施例中的隧穿管能够大大增加形成热空穴的几率，增大了第一栅极层222的写入电流，提高了写入的效率，降低了进行写入时需要的电压大小，加快了写入的速度。

本实施例中，由于第三掺杂区213和第二掺杂区212的掺杂浓度均较高，因此第三掺杂区213和第二掺杂区212形成PN结后的能带弯曲程度更高，在相同的电压偏置下（V_high-V_low）产生的电子空穴对更多，并且新形成的电荷在较大的横向电场加速碰撞后能形成更多的电子空穴对，这样热空穴在隧穿进入第一栅极层222时需要的第一编程电位V_high与第二编程电位V_low之差更小，因此，本实施例降低了写入“0”时所需的电压。由于第三掺杂区213和第二掺杂区212的掺杂浓度均较高，第二掺杂区212和第三掺杂区213形成的PN结上的横向电场的峰值更高，从而大大增加了空穴在经过所述PN结时所能获得的能量，提高了形成热空穴的概率。

参考表2，所述读出管的导电类型为P型，当读取浮栅节点FG存储的数据时，所述控制端CG、隧穿端TG、第一连接端NW均接读取电位V_r，读出源端Vs接电源电位VDD，读出漏端Vd接地电位；读取电位V_r小于电源电位VDD；由于不同存储状态下，浮栅结点FG上空穴数量不同，导致读出管M3的阈值电压不同，故相同读取电压V_r下，得到电流的大小不同，根据电流的差值可以读出“0”和“1”，从而完成读取操作。需要说明的是，在其他实施例中，当所述读出管的导电类型为N型，当读取浮栅节点存储的数据时，所述控制端、隧穿端、第一掺杂区均接读取电位V_r，读出管的第三源区和第三阱区接地电位，读出管的第三漏区接电源电位VDD。

显然，上述实施例仅仅是为清楚地说明所作的举例，而并非对实施方式的限定。对于所属领域的普通技术人员来说，在上述说明的基础上还可以做出其它不同形式的变化或变动。这里无需也无法对所有的实施方式予以穷举。而由此所引伸出的显而易见的变化或变动仍处于本发明创造的保护范围之中。

Claims

1.一种存储单元，其特征在于，包括：控制管和隧穿管和读出管；

所述隧穿管包括：第一阱区；第一栅极层，位于所述第一阱区上；第一掺杂区，位于所述第一栅极层一侧的第一阱区中且与第一阱区的导电类型相同；第二掺杂区和第三掺杂区，均位于所述第一栅极层另一侧的第一阱区中且延伸至部分所述第一栅极层底部的所述第一阱区中；所述第三掺杂区位于第二掺杂区朝向所述第一掺杂区的一侧且与第二掺杂区邻接；所述第三掺杂区与所述第一掺杂区间隔设置，所述第三掺杂区的导电类型与所述第二掺杂区的导电类型相反且与所述第一掺杂区的导电类型相同；所述第二掺杂区用于接出隧穿端；

所述控制管包括：第二阱区和位于所述第二阱区上的第二栅极层，所述第二阱区用于接出控制端，所述第二栅极层和所述第一栅极层以及所述读出管的第三栅极层电连接构成浮栅节点。

2.根据权利要求1所述的存储单元，其特征在于，所述第三掺杂区的掺杂浓度小于所述第二掺杂区的掺杂浓度。

3.根据权利要求1所述的存储单元，其特征在于，所述第二掺杂区的掺杂浓度比所述第三掺杂区的掺杂浓度高1个数量级~3个数量级。

4.根据权利要求1至3任意一项所述的存储单元，其特征在于，所述第一掺杂区的掺杂浓度为1E15atom/cm³~1E18atom/cm³；所述第二掺杂区的掺杂浓度为1E15atom/cm³~1E18atom/cm³；所述第三掺杂区的掺杂浓度为1E16atom/cm³~1E20atom/cm³。

5.根据权利要求1所述的存储单元，其特征在于，所述第三掺杂区还位于第二掺杂区底部的部分第一阱区中。

6.根据权利要求1所述的存储单元，其特征在于，对于位于第二掺杂区朝向所述第一掺杂区的一侧的第三掺杂区，所述第三掺杂区的横向宽度小于或等于第一掺杂区至第二掺杂区之间的间距的1/2。

7.根据权利要求1所述的存储单元，其特征在于，所述第一阱区的导电类型和第二阱区的导电类型均为N型。

8.根据权利要求1所述的存储单元，其特征在于，所述第二栅极层底部的沟道区的面积为所述第一栅极层底部的沟道区的面积的10倍至30倍；所述第二栅极层底部的沟道区的面积为所述第三栅极层底部的沟道区的面积的10倍至30倍。

9.根据权利要求1所述的存储单元，其特征在于，所述隧穿管还包括：位于所述第一栅极层和所述第一阱区之间的第一栅介质层，所述第一栅介质层的厚度为2nm~30nm。

10.一种存储阵列，其特征在于，包括多个如权利要求1至9任意一项所述的存储单元。

11.一种如权利要求10所述的存储阵列的操作方法，其特征在于，包括：

在给被选中的存储单元的浮栅节点写入“1”或“0”时，第二掺杂区和第三掺杂区形成的PN结上具有反偏的横向电场，第二掺杂区中与第一栅极层交叠的顶部区域具有纵向电场，在所述纵向电场和所述横向电场的作用下，第二掺杂区与第一栅极层交叠的顶部区域的能带发生弯曲，第二掺杂区的顶部区域中的少子隧穿通过第二掺杂区能带的带隙，使得在第二掺杂区的顶部区域形成电子空穴对，所述电子空穴对包括电性相反的第一电荷和第二电荷；

第一电荷被隧穿端收集，所述第二电荷在所述横向电场的加速下经过所述PN结至所述第一掺杂区，所述第二电荷在经过所述PN结的过程中形成热电荷，热电荷在所述纵向电场的作用下隧穿至第一栅极层。

12.如权利要求11所述的存储阵列的操作方法，其特征在于，第一阱区的导电类型为N型；在给被选中的存储单元的浮栅节点写入“1”时，第二掺杂区的顶部区域价带中的电子隧穿通过第二掺杂区能带的带隙，所述第一电荷为空穴，所述第二电荷为电子，所述热电荷为热电子。

13.如权利要求12所述的存储阵列的操作方法，其特征在于，在给被选中的存储单元的浮栅节点写入“1”时，所述控制端接第一编程电位V_high，所述第一编程电位V_high大于零，所述隧穿端接第二编程电位V_low，第二编程电位V_low小于零，所述读出管的第三漏区、第三阱区和第三源区接第一编程电位V_high，所述第一掺杂区接地电位。

14.如权利要求13所述的存储阵列的操作方法，其特征在于，在给被选中的存储单元的浮栅节点写入“0”时，所述控制端、隧穿端、第一掺杂区均接地电位，所述读出管的第三漏区、第三阱区和第三源区接擦除电位V_E。

15.如权利要求11所述的存储阵列的操作方法，其特征在于，第一阱区的导电类型为P型；在给被选中的存储单元的浮栅节点写入“0”时，第二掺杂区的顶部区域导带中的空穴隧穿通过第二掺杂区能带的带隙，所述第一电荷为电子，所述第二电荷为空穴，所述热电荷为热空穴。

16.如权利要求15所述的存储阵列的操作方法，其特征在于，在给被选中的存储单元的浮栅节点写入“1”时，所述控制端接第二编程电位V_low，第二编程电位V_low小于零，隧穿端接第一编程电位V_high，所述第一编程电位V_high大于零，读出管的第三阱区、第三源区和第三漏区接第二编程电位V_low，第一掺杂区接地电位。

17.如权利要求16所述的存储阵列的操作方法，其特征在于，在给被选中的存储单元的浮栅节点写入“1”时，所述控制端、隧穿端、第一掺杂区接写入电位V_w，读出管的第三阱区、第三源区和第三漏区接地电位。

18.如权利要求11所述的存储阵列的操作方法，其特征在于，所述读出管的导电类型为P型，当读取浮栅节点存储的数据时，所述控制端、隧穿端、第一掺杂区均接读取电位V_r，读出管的第三源区和第三阱区接电源电位VDD，读出管的第三漏区接地电位；

或者，所述读出管的导电类型为N型，当读取浮栅节点存储的数据时，所述控制端、隧穿端、第一掺杂区均接读取电位V_r，读出管的第三源区和第三阱区接地电位，读出管的第三漏区接电源电位VDD；

所述读取电位V_r大于零且小于电源电位VDD。