[go: up one dir, main page]

CN115985944A - 显示面板 - Google Patents

显示面板 Download PDF

Info

Publication number
CN115985944A
CN115985944A CN202211657483.3A CN202211657483A CN115985944A CN 115985944 A CN115985944 A CN 115985944A CN 202211657483 A CN202211657483 A CN 202211657483A CN 115985944 A CN115985944 A CN 115985944A
Authority
CN
China
Prior art keywords
channel region
thin film
sub
film transistor
region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202211657483.3A
Other languages
English (en)
Inventor
王威
黄情
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Wuhan China Star Optoelectronics Semiconductor Display Technology Co Ltd
Original Assignee
Wuhan China Star Optoelectronics Semiconductor Display Technology Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Wuhan China Star Optoelectronics Semiconductor Display Technology Co Ltd filed Critical Wuhan China Star Optoelectronics Semiconductor Display Technology Co Ltd
Priority to CN202211657483.3A priority Critical patent/CN115985944A/zh
Publication of CN115985944A publication Critical patent/CN115985944A/zh
Priority to US18/288,968 priority patent/US20240213256A1/en
Priority to PCT/CN2023/104235 priority patent/WO2024131020A1/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Thin Film Transistor (AREA)
  • Electroluminescent Light Sources (AREA)

Abstract

本申请提供一种显示面板，该显示面板包括电源高压信号线、驱动薄膜晶体管和发光元件，驱动薄膜晶体管包括有源层，有源层包括源区、漏区和沟道区，源区与电源高压信号线连接，漏区与发光元件连接，通过使靠近漏区的沟道区具有比靠近源区的沟道区更低的多数载流子浓度，可以减小驱动薄膜晶体管的饱和电压，以此减小驱动薄膜晶体管的发热功耗，从而可以降低显示面板的功耗。

Description

显示面板
技术领域
本申请涉及显示技术领域，尤其涉及一种显示面板。
背景技术
有机发光二极管(organic light-emitting diode，OLED)显示面板已经广泛用于人们生活中，例如手机、电脑等的显示屏幕。随着显示技术的发展，人们对显示面板的显示品质和功耗要求越来越高。
显示面板的功耗主要包含驱动薄膜晶体管的功耗、发光元件的功耗以及金属走线的发热功耗，驱动薄膜晶体管工作时会产生热量，单个驱动薄膜晶体管的发热功耗可以简化计算为：WDTFT＝Ids*Vds，其中WDTFT为驱动薄膜晶体管的发热功耗，Ids为漏源电流，Vds为漏源电压。当驱动薄膜晶体管驱动发光元件发光时，为了确保输出电流的稳定性，驱动薄膜晶体管的漏源电压Vds应稍大于饱和电压。若驱动薄膜晶体管的饱和电压较大，就必须增大源漏电压Vds，以使其大于饱和电压，这样会增加驱动薄膜晶体管的发热功耗，导致显示面板的功耗增加。
综上所述，现有显示面板存在由于驱动薄膜晶体管的饱和电压较大导致显示面板的功耗较大的问题。故，有必要提供一种显示面板来改善这一缺陷。
发明内容
本申请实施例提供一种显示面板，可以减小驱动薄膜晶体管的饱和电压，降低驱动薄膜晶体管的功耗，从而可以降低显示面板的功耗。
本申请实施例提供一种显示面板，包括电源高压信号线、驱动薄膜晶体管和发光元件，所述驱动薄膜晶体管包括有源层，所述有源层包括源区、漏区和沟道区，所述沟道区设置于所述源区与所述漏区之间，所述源区与所述电源高压信号线电连接，所述漏区与所述发光元件电连接；
其中，靠近所述漏区的所述沟道区具有比靠近所述源区的所述沟道区更低的掺杂离子浓度。
根据本申请一实施例，所述沟道区包括第一子沟道区和第二子沟道区，所述第二子沟道区设置于所述第一子沟道区与所述漏区之间；
其中，所述第二子沟道区具有比所述第一子沟道区更低的掺杂离子浓度。
根据本申请一实施例，所述第一子沟道区与所述第二子沟道区的掺杂类型相同。
根据本申请一实施例，所述第一子沟道区的掺杂类型与所述第二子沟道区的掺杂类型不同。
根据本申请一实施例，所述第一子沟道区为N型掺杂或P型掺杂，所述第二子沟道区未掺杂。
根据本申请一实施例，所述第一子沟道区的掺杂类型与所述源区和所述漏区的掺杂类型相同，且所述第一子沟道区的掺杂离子浓度小于所述源区和所述漏区的掺杂离子浓度。
根据本申请一实施例，所述第一子沟道区的长度大于或等于所述第二子沟道区的长度。
根据本申请一实施例，所述第一子沟道区的宽度大于或等于所述第二子沟道区的宽度。
根据本申请一实施例，所述沟道区包括第三子沟道区，所述第三子沟道区设置于所述第一子沟道区与所述第二子沟道区之间；
其中，所述第一子沟道区与所述第二子沟道区和所述第三子沟道区的掺杂类型相同，所述第一子沟道区的掺杂离子浓度大于所述第三子沟道区的掺杂离子浓度，所述第三子沟道区的掺杂离子浓度大于所述第二子沟道区的掺杂离子浓度。
根据本申请一实施例，所述沟道区包括第三子沟道区，所述第三子沟道区设置于所述第一子沟道区与所述第二子沟道区之间；
其中，所述第一子沟道区与所述第二子沟道区的掺杂类型不同，所述第三子沟道区与所述第一子沟道区和所述第二子沟道区的其中之一的掺杂类型相同；或者，所述第三子沟道区未掺杂。
根据本申请一实施例，所述显示面板包括多个像素驱动电路，所述像素驱动电路包括所述驱动薄膜晶体管、补偿薄膜晶体管、开关薄膜晶体管和复位薄膜晶体管；
其中，所述驱动薄膜晶体管和所述开关薄膜晶体管均为多晶硅薄膜晶体管，所述复位薄膜晶体管为多晶硅薄膜晶体管或者氧化物薄膜晶体管，所述补偿薄膜晶体管为多晶硅薄膜晶体管或者氧化物薄膜晶体管，所述复位薄膜晶体管、所述补偿薄膜晶体管和所述开关薄膜晶体管中的任意一个的有源层的沟道区未掺杂或者掺杂离子浓度一致。
根据本申请一实施例，所述像素驱动电路包括第一开关薄膜晶体管、第二开关薄膜晶体管、第三开关薄膜晶体管、补偿薄膜晶体管、第一复位薄膜晶体管和第二复位薄膜晶体管：
其中，所述驱动薄膜晶体管的所述源区与所述第一开关薄膜晶体管的第一端以及所述第二开关薄膜晶体管的第一端电连接于第一节点，所述第一开关薄膜晶体管的第二端电连接于数据信号线，所述第二开关薄膜晶体管的第二端电连接于电源高压信号线；
所述驱动薄膜晶体管的所述漏区与所述补偿薄膜晶体管的第一端以及所述第三开关薄膜晶体管的第一端电连接于第二节点；
所述驱动薄膜晶体管的栅极与所述补偿薄膜晶体管的第二端以及所述第一复位薄膜晶体管的第一端电连接于第三节点，所述第一复位薄膜晶体管的第二端电连接于第一初始化信号线；
所述第三开关薄膜晶体管的第二端与所述第二复位薄膜晶体管的第一端和所述发光元件的阳极电连接于第四节点，所述第二开关薄膜晶体管和所述第三开关薄膜晶体管的栅极均电连接于发光控制信号线，所述第二复位薄膜晶体管的第二端电连接于第二初始化信号线。
本申请实施例的有益效果：本申请实施例提供一种显示面板，所述显示面板包括电源高压信号线、驱动薄膜晶体管和发光元件，所述驱动薄膜晶体管包括有源层，所述有源层包括源区、漏区和沟道区，所述沟道区设置于所述源区与所述漏区之间，所述源区与所述电源高压信号线连接，所述漏区与所述发光元件连接，通过使靠近所述漏区的所述沟道区具有比靠近所述源区的所述沟道区更低的多数载流子浓度，可以增大驱动薄膜晶体管在靠近漏区的电压降，减小驱动薄膜晶体管的饱和电压，以此降低驱动薄膜晶体管的功耗，从而可以降低显示面板的功耗。
附图说明
为了更清楚地说明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单介绍，显而易见地，下面描述中的附图仅仅是申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本申请实施例的像素驱动电路的示意图；
图2为本申请实施例提供的第一种显示面板的局部示意图；
图3为图2所示的第一种显示面板沿A-A’方向的剖面图；
图4为相关技术的驱动薄膜晶体管的IDVD曲线图；
图5为相关技术的驱动薄膜晶体管未进入饱和区时沟道内的载流子分布示意图；
图6为相关技术的驱动薄膜晶体管进入饱和区后沟道内的载流子分布示意图；
图7为本申请实施例提供的GC-DTFT与常规DTFT的IDVD曲线图；
图8为本申请实施例提供的第二种显示面板的局部示意图；
图9为图8所示的第二种显示面板沿A-A’方向的剖面图；
图10为本申请实施例提供的第三种显示面板的局部示意图；
图11为本申请实施例提供的第四种显示面板的局部示意图；
图12为本申请实施例提供的第五种显示面板的局部示意图；
图13为图12所示的第五种显示面板沿A-A’方向的剖面图；
图14为本申请实施例提供的像素驱动电路图。
具体实施方式
以下各实施例的说明是参考附加的图示，用以例示本申请可用以实施的特定实施例。本申请所提到的方向用语，例如[上]、[下]、[前]、[后]、[左]、[右]、[内]、[外]、[侧面]等，仅是参考附加图式的方向。因此，使用的方向用语是用以说明及理解本申请，而非用以限制本申请。在图中，结构相似的单元是用以相同标号表示。
下面结合附图和具体实施例对本申请做进一步的说明。
本申请实施例提供的显示面板包括电源高压信号线20、像素驱动电路、发光元件30和阴极走线40，所述像素驱动电路分别与所述电源高压信号线20和所述发光元件30连接，电源高压信号线20用于传输显示面板电源信号的驱动电压VDD，阴极走线40用于传输各个发光元件30共用的阴极电压VSS。
如图1所示，像素驱动电路可以包括驱动薄膜晶体管T1，驱动薄膜晶体管T1分别与所述电源高压信号线20和所述发光元件30连接，所述发光元件30还与阴极走线40连接。
在本申请实施例中，所述发光元件是有机发光二极管。在其他一些实施例中，所述发光元件也可以是但不限于迷你发光二极管(Mini LED)或者微型发光二极管(Micro LED)芯片，此处不做唯一限定。
需要说明的是，图1仅对像素驱动电路与电源高压信号线和发光元件的连接关系进行了示意，并不代表实际应用中像素驱动电路的结构。所述像素驱动电路的结构可以参考现有显示面板中的像素驱动电路的结构，此处不做限制。
如图2所示，所述驱动薄膜晶体管T1包括有源层11，所述有源层11可以包括源区111、漏区112和沟道区113，所述沟道区113设置于所述源区111和所述漏区112之间，所述源区111与所述电源高压信号线20连接，所述漏区112与所述发光元件30连接。
需要说明的是，源区111可以与所述电源高压信号线20直接连接，所述源区111也可以与所述电源高压信号线20间接接触。漏区112可以与所述电源高压信号线20直接连接，所述漏区112也可以与所述电源高压信号线20间接接触。
在本申请实施例中，所述驱动薄膜晶体管T1为低温多晶硅薄膜晶体管，所述有源层11的材料包含有多晶硅。
如图3所示，所述驱动薄膜晶体管T1还可以包括源极12和漏极13，所述源极12和所述漏极13均与所述有源层11异层设置，并且设置于所述有源层11的背离衬底100的一侧。
所述驱动薄膜晶体管T1还可以包括栅极14，所述栅极14与所述有源层11异层设置，并且设置于所述有源层11的背离衬底100的一侧。所述栅极14在所述衬底100上的正投影与所述沟道区113在所述衬底100上的正投影。
所述显示面板还可以包括栅极绝缘层101和层间介质层102，栅极绝缘层101设置于有源层11与栅极14之间，层间介质层102设置于源极12、漏极13与所述栅极14之间。
需要说明的是，图3仅对有源层11与源极12、漏极13以及栅极14的位置关系和连接关系进行了示意，图3所示的显示面板和驱动薄膜晶体管的膜层的结构并不代表实际应用时的显示面板和驱动薄膜晶体管的结构。在实际应用中，所述驱动薄膜晶体管不仅限于图3所示的顶栅结构，也可以是底栅结构或者双栅结构，此处不做唯一限定。
在本申请实施例中，靠近所述漏区112的所述沟道区113具有比靠近所述源区111的所述沟道区113更低的掺杂离子浓度。
需要说明的是，显示面板的功耗主要由显示面板的电压差和电流决定，即：
Power＝(VDD-VSS)*IVSS；
其中IVSS为所有发光元件的工作电流总和，其大小是由显示面板亮度设定值和发光元件效率决定的，显示面板的亮度越低或发光元件的效率越高，所需的IVSS越小，功耗也就越小，由于：
VDD-VSS＝VDD IR drop+Vds+Von+VSS IR drop；
其中，如图1所示，在驱动电压VDD和阴极电压VSS之间包含了一系列元器件：电源高压信号线20、驱动薄膜晶体管T1、发光元件30和阴极走线40。驱动薄膜晶体管T1的作用为通过栅极电压控制流过驱动薄膜晶体管的电流大小而控制发光元件的发光亮度，从而控制显示面板的画面和亮度。驱动电压VDD与阴极电压VSS的压差将在以上四种元器件上形成压降，主要包含：电源高压信号线20的电阻导致的压降VDD IR drop、阴极走线40的电阻导致的压降VSS IR drop、驱动薄膜晶体管T1工作的分压源漏电压Vds，发光元件发光所需的工作电压Von。
以现有具有低温多晶硅驱动薄膜晶体管的显示面板为例，如图4所示，当驱动薄膜晶体管的漏源电压Vds较小时，漏源电流Ids与漏源电压Vds近似呈线性关系，此时对应驱动薄膜晶体管的沟道内的载流子浓度呈图5分布，漏源电压Vds相对均匀分布在整个沟道内。
如图6所示，当继续增加漏源电压Vds，且满足关系式：丨Vgs-Vth丨≥丨Vds丨时，出现夹断点，即靠近漏极的沟道内的载流子被耗尽，此部分沟道形成高阻区，在夹断点左侧，沟道内存在载流子，沟道的电阻相对较小，因此漏源电压Vds压降主要发生在高阻区，沟道内开始出现夹断点对应的漏源电压Vds即为驱动薄膜晶体管的饱和电压，此时源漏电压Vds满足关系式：丨Vgs-Vth丨＝丨Vds丨，继续增大漏源电压Vds，此时漏源电流Ids随漏源电压Vds增大而产生的变化量很小，驱动薄膜晶体管进入饱和区。当驱动薄膜晶体管驱动发光元件发光时，为了确保输出电流的稳定性，驱动薄膜晶体管的漏源电压Vds应稍大于饱和电压。
驱动薄膜晶体管工作时会产生热量，单个驱动薄膜晶体管的发热功耗可以简化计算为：WDTFT＝Ids*Vds，通过减小驱动薄膜晶体管的饱和电压，可以减小驱动薄膜晶体管工作时的漏源电压Vds，从而可以降低驱动薄膜晶体管的发热功耗，进而可以降低显示面板的功耗。
在本申请实施例中，通过使靠近所述漏区112的所述沟道区113具有更低的掺杂离子浓度，当施加漏源电压Vds时，靠近所述漏区112的所述沟道区113具有比靠近所述源区111的所述沟道区113更低的多数载流子浓度，更小的漏源电压Vds即可耗尽靠近漏区112的沟道区113中的载流子，从而出现夹断点，驱动薄膜晶体管进入饱和区。
如图7所示，与常规DTFT相比，本申请实施例提供的显示面板中的驱动薄膜晶体管为分级通道驱动薄膜晶体管(graded channel driving thin film transistor，GD-DTFT)，通过使靠近所述漏区112的所述沟道区113具有更低的多数载流子浓度，可以增大漏区112的电阻，以使驱动薄膜晶体管在靠近漏区112的区域的横向电压降更大，在相同器件尺寸的情况下，本申请实施例中的驱动薄膜晶体管可以具有更小的饱和电压，从而可以降低驱动薄膜晶体管的发热功耗，进而可以降低显示面板的功耗。
在其中一个实施例中，所述沟道区113包括第一子沟道区1131和第二子沟道区1132，所述第二子沟道区1132设置于所述第一子沟道区1131与所述漏区112之间，在未施加电压的状态下，所述第二子沟道区具有比所述第一子沟道区更低的多数载流子浓度。
如图2所示，所述第一子沟道区1131的相对两侧分别与所述源区111和所述第二子沟道区1132直接连接，所述第二子沟道区1132的背离所述第一子沟道区1131的一侧与所述漏区112直接连接，所述栅极14在所述衬底100上的正投影与所述第一子沟道区1131和所述第二子沟道区1132在所述衬底100上的正投影重叠。
在其中一个实施例中，所述第一子沟道区1131与所述第二子沟道区1132的掺杂类型相同，且所述第一子沟道区1131的掺杂离子浓度大于所述第二子沟道区1132的掺杂离子浓度。
以所述驱动薄膜晶体管为P型薄膜晶体管为例，所述第一子沟道区1131与所述第二子沟道区1132均为P型掺杂，所述第一子沟道区1131和所述第二子沟道区1132中掺杂的元素可以是但不限于硼。所述第一子沟道区1131可以进行较高浓度的P型掺杂，所述第二子沟道区1132可以进行较低浓度的P型掺杂，如此可以使靠近漏极的所述第二子沟道区1132具有更低的载流子浓度，当施加漏源电压Vds时，更小的漏源电压Vds即可耗尽第二子沟道区1132的载流子，从而出现夹断点，驱动薄膜晶体管进入饱和区，使得驱动薄膜晶体管可以具有更小的饱和电压，如此可以减小驱动薄膜晶体管工作时的漏源电压Vds，从而可以减小驱动薄膜晶体管工作时的发热功耗，进而可以减小显示面板的功耗。
所述源区111和所述漏区112与所述第一子沟道区1131的掺杂类型相同，均为P型掺杂，且所述源区111和所述漏区112的掺杂离子浓度均大于所述第一子沟道区1131的掺杂离子浓度。
在一具体实施例中，所述源区111与所述漏区112和所述沟道区113均掺杂有硼离子，所述源区111和所述漏区112的离子掺杂剂量为1*1015/cm2，掺杂能量为40keV；所述第一子沟道区1131的离子掺杂剂量为2*1012/cm2，掺杂能量为10keV；所述第二子沟道区1132的离子掺杂剂量为5*1011/cm2，掺杂能量为10keV。在实际应用中，所述第一子沟道区1131的离子掺杂剂量不仅限于上述实施例中的2*1012/cm2，也可以为1*1012/cm2、1.5*1012/cm2、2.5*1012/cm2或者3*1012/cm2等，仅需要介于1*1012/cm2至3*1012/cm2之间即可，所述第二子沟道区1132的离子掺杂剂量不仅限于上述实施例中的5*1011/cm2，也可以为1*1011/cm2、3*1011/cm2、7*1011/cm2或者1*1012/cm2等，仅需要介于0至1*1012/cm2之间即可。
以所述驱动薄膜晶体管为N型薄膜晶体管为例，所述第一子沟道区1131与所述第二子沟道区1132均为N型掺杂，所述第一子沟道区1131和所述第二子沟道区1132中掺杂的元素可以是但不限于磷等元素。所述第一子沟道区1131可以进行较高浓度的N型掺杂，所述第二子沟道区1132可以进行较低浓度的N型掺杂。
所述源区111和所述漏区112的掺杂类型以及掺杂元素可以与所述第一子沟道区1131相同，且所述源区111和所述漏区112的掺杂离子浓度均大于所述第一子沟道区1131的掺杂离子浓度。
在其中一个实施例中，所述第一子沟道区为N型掺杂或P型掺杂，所述第二子沟道区未掺杂。
以所述驱动薄膜晶体管为P型薄膜晶体管为例，所述第一子沟道区1131与所述源区111和所述漏区112的掺杂类型相同，均为P型掺杂，且所述源区111和所述漏区112的掺杂离子浓度均大于所述第一子沟道区1131的掺杂离子浓度，所述第一子沟道区1131与所述源区111和所述漏区112中掺杂的元素可以是但不限于硼等元素，所述第二子沟道区1132未掺杂，即所述第二子沟道区1132为本征半导体。
在一具体实施例中，所述源区111与所述漏区112和所述第一子沟道区1131均掺杂有硼离子，所述源区111和所述漏区112的离子掺杂剂量为1*1015/cm2，掺杂能量为40keV；所述第一子沟道区1131的离子掺杂剂量为1*1012/cm2，掺杂能量为10keV，所述第二子沟道区1132的离子掺杂剂量为0，即所述第二子沟道区1132未掺杂。
以所述驱动薄膜晶体管为N型薄膜晶体管为例，所述第一子沟道区1131与所述源区111和所述漏区112的掺杂类型相同，均为N型掺杂，且所述源区111和所述漏区112的掺杂离子浓度均大于所述第一子沟道区1131的掺杂离子浓度，所述第一子沟道区1131与所述源区111和所述漏区112中掺杂的元素可以是但不限于磷等元素，所述第二子沟道区1132未掺杂，即所述第二子沟道区1132为本征半导体。
在其中一个实施例中，所述第一子沟道区1131的掺杂类型与所述第二子沟道区1132的掺杂类型不同。
以所述驱动薄膜晶体管为P型薄膜晶体管为例，所述第一子沟道区1131与所述源区111和所述漏区112的掺杂类型相同，均为P型掺杂，且所述源区111和所述漏区112的掺杂离子浓度均大于所述第一子沟道区1131的掺杂离子浓度。所述第二子沟道区1132为N型掺杂，所述第二子沟道区1132中掺杂的元素可以是但不限于磷等元素，所述第二子沟道区1132的掺杂离子浓度应小于所述第一子沟道区1131的掺杂离子浓度。
以所述驱动薄膜晶体管为N型薄膜晶体管为例，所述第一子沟道区1131与所述源区111和所述漏区112的掺杂类型相同，均为N型掺杂，且所述源区111和所述漏区112的掺杂离子浓度均大于所述第一子沟道区1131的掺杂离子浓度。所述第二子沟道区1132为P型掺杂，所述第二子沟道区1132中掺杂的元素可以是但不限于硼等元素，所述第二子沟道区1132的掺杂离子浓度应小于所述第一子沟道区1131的掺杂离子浓度。
在其中一个实施例中，所述第一子沟道区1131的长度等于所述第二子沟道区1132的长度。
如图2所示，在所述第二方向Y上，所述第一子沟道区1131的长度L1等于所述第二子沟道区1132的长度L2。
在其中一个实施例中，所述第一子沟道区1131的长度大于所述第二子沟道区1132的长度。
如图8和图9所示，在所述第二方向Y上，所述第一子沟道区1131的长度L1大于所述第二子沟道区1132的长度L2。
需要说明的是，第二子沟道区1132内的电场强度的关系式为：
Figure BDA0004012038060000101
其中，E2为第二子沟道区1132内的电场强度，V2为第二子沟道区1132的水平分压，R1为第一子沟道区1131的电阻，R2为第二子沟道区1132的电阻，L1为第一子沟道区1131的沟道长度，ρ1为第一子沟道区1131的电阻率，W1为第一子沟道区1131的沟道宽度，V2为第二子沟道区1132的水平分压，L2为第二子沟道区1132的沟道长度，W2为第二子沟道区1132的沟道宽度，ρ2为第二子沟道区1132的电阻率。在保持所述沟道区113的长度(L1+L2)不变的情况下，增大所述第一子沟道区1131的长度L1，并减小第二子沟道区1132的长度L2，可以增大所述第二子沟道区1132内的电场强度E2。
在其中一个实施例中，所述第一子沟道区1131的宽度等于所述第二子沟道区1132的宽度。
如图2或图4所示，在所述第一方向X上，所述第一子沟道区1131的宽度W1与所述第二子沟道区1132的宽度W2相等，所述第一方向X与所述第二方向Y垂直，第三方向Z垂直于所述第一方向X和第二方向Y。在其他一些实施例中，所述第一方向X与所述第二方向Y交叉，但不垂直，此处不做唯一限定。
在其中一个实施例中，所述第一子沟道区1131的宽度大于所述第二子沟道区1132的宽度。
如图10所示，在所述第一方向X上，所述第一子沟道区1131的宽度W1大于所述第二子沟道区1132的宽度W2，在所述第二方向Y上，所述第一子沟道区1131的长度L1与所述第二子沟道区1132的长度L2相等。
需要说明的是，第一子沟道区1131的电阻R1与第一子沟道区1131的宽度W1成反比，第二子沟道区1132的电阻R2与第二子沟道区1132的宽度W2也成反比，增大第一子沟道区1131的宽度W1，可以减小第一子沟道区1131的电阻R1，减小第二子沟道区1132的宽度W2，可以增大第二子沟道区1132的电阻R2，结合上述第二子沟道区1132内的电场强度E2的关系式可知，减小第一子沟道区1131的电阻R1，并增大第二子沟道区1132的电阻R2，可以增大第二子沟道区1132内的电场强度。
在其中一个实施例中，如图11所示，在所述第二方向Y上，所述第一子沟道区1131的长度L1等于所述第二子沟道区1132的长度L2，在所述第一方向X上，所述第一子沟道区1131的宽度W1大于所述第二子沟道区1132的宽度W2，如此同样也可以使靠近漏极的沟道区113具有更低的载流子浓度，以此减小驱动薄膜晶体管的饱和电压，降低驱动薄膜晶体管的发热功耗，从而可以降低显示面板的功耗。
在其中一个实施例中，所述沟道区还可以包括第三子沟道区1133，所述第三子沟道区1133设置于所述第一子沟道区1131与所述第二子沟道区1132之间。
如图12所示，所述第一子沟道区1131的相对两侧分别与所述源区111和所述第三子沟道区1133直接连接，所述第二子沟道区1132的相对两侧分别与所述第三子沟道区1133和所述漏区112直接连接。
如图13所示，所述栅极14在所述衬底100上的正投影可以与所述第一子沟道区1131、所述第二子沟道区1132和所述第三子沟道区1133重叠。
在其中一个实施例中，所述第一子沟道区1131与所述第二子沟道区1132和所述第三子沟道区1133的掺杂类型相同，所述第一子沟道区1131的掺杂离子浓度大于所述第三子沟道区1133的掺杂离子浓度，所述第三子沟道区1133的掺杂离子浓度大于所述第二子沟道区1132的掺杂离子浓度。在此结构下，可以使靠近漏极的沟道区113具有更低的载流子浓度，以此减小驱动薄膜晶体管的饱和电压，降低驱动薄膜晶体管的发热功耗，从而可以降低显示面板的功耗。
以所述驱动薄膜晶体管为P型薄膜晶体管为例，所述第一子沟道区1131与所述第二子沟道区1132和所述第三子沟道区1133的掺杂类型均为P型掺杂，且所述第一子沟道区1131的掺杂离子浓度大于所述第三子沟道区1133，所述第三子沟道区1133的掺杂离子浓度大于所述第二子沟道区1132的掺杂离子浓度逐渐递减。所述源区111和所述漏区112同样也为P型掺杂，且所述第一子沟道区1131的掺杂离子浓度应小于所述源区111和所述漏区112的掺杂离子浓度。
以所述驱动薄膜晶体管为N型薄膜晶体管为例，所述第一子沟道区1131与所述第二子沟道区1132和所述第三子沟道区1133的掺杂类型均为N型掺杂，且所述第一子沟道区1131的掺杂离子浓度大于所述第三子沟道区1133，所述第三子沟道区1133的掺杂离子浓度大于所述第二子沟道区1132的掺杂离子浓度逐渐递减。所述源区111和所述漏区112同样也为N型掺杂，且所述第一子沟道区1131的掺杂离子浓度应小于所述源区111和所述漏区112的掺杂离子浓度。
在其中一个实施例中，所述第一子沟道区1131与所述第二子沟道区1132的掺杂类型不同，所述第三子沟道区1133与所述第一子沟道区1131和所述第二子沟道区1132的其中之一的掺杂类型相同；或者，所述第三子沟道区1133未掺杂。
以所述驱动薄膜晶体管为P型薄膜晶体管为例，所述第一子沟道区1131与所述源区111和所述漏区112的掺杂类型均为P型掺杂，且所述第一子沟道区1131的掺杂离子浓度应小于所述源区111和所述漏区112的掺杂离子浓度。所述第二子沟道区1132的掺杂类型为N型掺杂，所述第三子沟道区1133的掺杂类型可以是P型掺杂或者N型掺杂，所述第三子沟道区1133也可以不进行掺杂，如此同样也可以使靠近漏极的沟道区113具有更低的载流子浓度，以此减小驱动薄膜晶体管的饱和电压，降低驱动薄膜晶体管的发热功耗，从而可以降低显示面板的功耗。
以所述驱动薄膜晶体管为N型薄膜晶体管为例，所述第一子沟道区1131为N型掺杂，所述第二子沟道区1132为N型掺杂，所述第三子沟道区1133可以是P型掺杂或者N型掺杂，所述第三子沟道区1133也可以不进行掺杂。
在其中一个实施例中，所述第一子沟道区1131、所述第二子沟道区1132和所述第三子沟道区1133沿所述第二方向Y的长度可以相等，也可以呈逐渐减小趋势。所述第一子沟道区1131、所述第二子沟道区1132和所述第三子沟道区1133沿所述第一方向X的宽度可以相等，也可以呈逐渐减小趋势，此处不做唯一限定。
需要说明的是，本申请实施例仅列举了有源层11的沟道区113划分为2个或者3个掺杂离子浓度或者掺杂类型不同的子沟道区，在实际应用中，所述沟道区113也划分为3个以上的子沟道区，各所述子沟道区的掺杂类型、各所述子沟道区的掺杂离子浓度的大小关系、各所述子沟道区的长度、宽度之间的大小关系可以参照上述实施例，此处不做赘述。
进一步地，所述显示面板包括多个像素驱动电路，所述像素驱动电路包括所述驱动薄膜晶体管、补偿薄膜晶体管、开关薄膜晶体管和复位薄膜晶体管。
在本申请的实施例中，所述显示面板可以包括一个或者多个开关薄膜晶体管，所述驱动薄膜晶体管和所述开关薄膜晶体管均为多晶硅薄膜晶体管，由于所述开关薄膜晶体管只实现开关的作用，没有功耗损失，所述开关薄膜晶体管的有源层的沟道区可以掺杂也可以不掺杂，当所述开关薄膜晶体管的沟道区掺杂时，所述开关薄膜晶体管的有源层的沟道区的各部分的掺杂离子浓度一致，无需对所述开关薄膜晶体管的有源层的沟道区的不同部分的掺杂离子浓度进行差异化设计。
所述复位薄膜晶体管可以为多晶硅薄膜晶体管或者氧化物薄膜晶体管。当所述复位薄膜晶体管为多晶硅薄膜晶体管时，所述复位薄膜晶体管的沟道区可以掺杂也可以不掺杂，当所述复位薄膜晶体管的沟道区掺杂时，所述复位薄膜晶体管的有源层的沟道区的各部分的掺杂离子浓度一致；当所述复位薄膜晶体管为氧化物薄膜晶体管时，所述复位薄膜晶体管的沟道区不掺杂。
所述补偿薄膜晶体管也可以为多晶硅薄膜晶体管或者氧化硅薄膜晶体管。当所述补偿薄膜晶体管为多晶硅薄膜晶体管时，所述补偿薄膜晶体管的沟道区可以掺杂也可以不掺杂，当所述补偿薄膜晶体管的沟道区掺杂时，所述补偿薄膜晶体管的有源层的沟道区的各部分的掺杂离子浓度一致；当所述补偿薄膜晶体管为氧化物薄膜晶体管时，所述补偿薄膜晶体管的沟道区不掺杂。
在其中一个实施例中，如图14所示，所述像素驱动电路包括驱动薄膜晶体管T1、第一开关薄膜晶体管T2、第二开关薄膜晶体管T5、第三开关薄膜晶体管T6、补偿薄膜晶体管T3、第一复位薄膜晶体管T4、第二复位薄膜晶体管T7、存储电容Cst和自举电容Cboost，所述驱动薄膜晶体管T1与所述第一开关薄膜晶体管T2、第二开关薄膜晶体管T5、第三开关薄膜晶体管T6以及第二复位薄膜晶体管T7均为P型多晶硅薄膜晶体管，补偿薄膜晶体管T3和第一复位薄膜晶体管T4均为N型氧化物薄膜晶体管，第一开关薄膜晶体管T2、第二开关薄膜晶体管T5、第三开关薄膜晶体管T6和第二复位薄膜晶体管T7的有源层的沟道区均进行掺杂，且掺杂离子浓度一致，补偿薄膜晶体管T3和第一复位薄膜晶体管T4的有源层的沟道区均未掺杂。
所述驱动薄膜晶体管T1的所述源区111或者源极12与所述第一开关薄膜晶体管T2的第一端以及所述第二开关薄膜晶体管T5的第一端电连接于第一节点A，所述第一开关薄膜晶体管T2的第二端电连接于数据信号线Data，所述第二开关薄膜晶体管T5的第二端和所述存储电容Cst的第一极板均电连接于用于传递驱动电压VDD的电源高压信号线，所述第一开关薄膜晶体管T2的栅极和自举电容Cboost的第一极板均电连接于第一扫描信号线Pscan(n)。
驱动薄膜晶体管T1的所述漏区112或漏极13与所述补偿薄膜晶体管T3的第一端以及所述第三开关薄膜晶体管T6的第一端电连接于第二节点B，驱动薄膜晶体管T1的栅极与所述补偿薄膜晶体管T3的第二端、所述第一复位薄膜晶体管T4的第一端、所述自举电容Cboost的第二极板以及第二端和所述存储电容Cst的第二极板均电连接于第三节点Q，所述第一复位薄膜晶体管T4的第二端电连接于第一初始化信号线VI1，第一复位薄膜晶体管T4的栅极电连接于第二扫描信号线Nscan(n-7)，所述补偿晶体管T3的栅极连接于第三扫描信号线Nscan(n)。
第三开关薄膜晶体管T6的第二端与第二复位薄膜晶体管T7的第一端和所述发光元件30的阳极电连接于第四节点C，所述发光元件30的阴极连接于用于传递阴极电压VSS的电源低压信号线，所述第二开关薄膜晶体管T5和所述第三开关薄膜晶体管T6的栅极均电连接于发光控制信号线EM，所述第二复位薄膜晶体管T7的第二端电连接于第二初始化信号线VI2，所述第二复位薄膜晶体管T7的栅极电连接于第一扫描信号线Pscan(n)。
需要说明的是，上述各薄膜晶体管的第一端可以指的是薄膜晶体管的源极和漏极中的一个，第二端可以指的是薄膜晶体管的源极和漏极中的另一个。
还需要说明的是，图14所示的实施例中的补偿薄膜晶体管T3和第一复位薄膜晶体管T4也可以为P型多晶硅薄膜晶体管。图14仅对本申请实施例中的驱动薄膜晶体管T1在像素驱动电路中的位置以及与前他开关薄膜晶体管、复位薄膜晶体管以及补偿薄膜晶体管之间的连接关系进行示意，并不代表实际应用中像素驱动电路的电路结构，所述驱动薄膜晶体管T1可以适用于现有OLED显示面板的像素驱动电路中，此处不做唯一限定。
本申请实施例的有益效果：本申请实施例提供一种显示面板，所述显示面板包括电源高压信号线、驱动薄膜晶体管和发光元件，所述驱动薄膜晶体管包括有源层，所述有源层包括源区、漏区和沟道区，所述沟道区设置于所述源区与所述漏区之间，所述源区与所述电源高压信号线连接，所述漏区与所述发光元件连接，通过使靠近所述漏区的所述沟道区具有比靠近所述源区的所述沟道区更低的多数载流子浓度，可以增大驱动薄膜晶体管在靠近漏区的电压降，减小驱动薄膜晶体管的饱和电压，以此降低驱动薄膜晶体管的功耗，从而可以降低显示面板的功耗。
综上所述，虽然本申请以优选实施例揭露如上，但上述优选实施例并非用以限制本申请，本领域的普通技术人员，在不脱离本申请的精神和范围内，均可作各种更动与润饰，因此本申请的保护范围以权利要求界定的范围为基准。

Claims (12)

1.一种显示面板，其特征在于，包括电源高压信号线、驱动薄膜晶体管和发光元件，所述驱动薄膜晶体管包括有源层，所述有源层包括源区、漏区和沟道区，所述沟道区设置于所述源区与所述漏区之间，所述源区与所述电源高压信号线电连接，所述漏区与所述发光元件电连接；
其中，靠近所述漏区的所述沟道区具有比靠近所述源区的所述沟道区更低的掺杂离子浓度。
2.如权利要求1所述的显示面板，其特征在于，所述沟道区包括第一子沟道区和第二子沟道区，所述第二子沟道区设置于所述第一子沟道区与所述漏区之间；
其中，所述第二子沟道区具有比所述第一子沟道区更低的掺杂离子浓度。
3.如权利要求2所述的显示面板，其特征在于，所述第一子沟道区与所述第二子沟道区的掺杂类型相同。
4.如权利要求2所述的显示面板，其特征在于，所述第一子沟道区的掺杂类型与所述第二子沟道区的掺杂类型不同。
5.如权利要求2所述的显示面板，其特征在于，所述第一子沟道区为N型掺杂或P型掺杂，所述第二子沟道区未掺杂。
6.如权利要求3至5中任意一项所述的显示面板，其特征在于，所述第一子沟道区的掺杂类型与所述源区和所述漏区的掺杂类型相同，且所述第一子沟道区的掺杂离子浓度小于所述源区和所述漏区的掺杂离子浓度。
7.如权利要求2所述的显示面板，其特征在于，所述第一子沟道区的长度大于或等于所述第二子沟道区的长度。
8.如权利要求2所述的显示面板，其特征在于，所述第一子沟道区的宽度大于或等于所述第二子沟道区的宽度。
9.如权利要求2所述的显示面板，其特征在于，所述沟道区包括第三子沟道区，所述第三子沟道区设置于所述第一子沟道区与所述第二子沟道区之间；
其中，所述第一子沟道区与所述第二子沟道区和所述第三子沟道区的掺杂类型相同，所述第一子沟道区的掺杂离子浓度大于所述第三子沟道区的掺杂离子浓度，所述第三子沟道区的掺杂离子浓度大于所述第二子沟道区的掺杂离子浓度。
10.如权利要求2所述的显示面板，其特征在于，所述沟道区包括第三子沟道区，所述第三子沟道区设置于所述第一子沟道区与所述第二子沟道区之间；
其中，所述第一子沟道区与所述第二子沟道区的掺杂类型不同，所述第三子沟道区与所述第一子沟道区和所述第二子沟道区的其中之一的掺杂类型相同；或者，所述第三子沟道区未掺杂。
11.如权利要求1所述的显示面板，其特征在于，所述显示面板包括多个像素驱动电路，所述像素驱动电路包括所述驱动薄膜晶体管、补偿薄膜晶体管、开关薄膜晶体管和复位薄膜晶体管；
其中，所述驱动薄膜晶体管和所述开关薄膜晶体管均为多晶硅薄膜晶体管，所述复位薄膜晶体管为多晶硅薄膜晶体管或者氧化物薄膜晶体管，所述补偿薄膜晶体管为多晶硅薄膜晶体管或者氧化物薄膜晶体管，所述复位薄膜晶体管、所述补偿薄膜晶体管和所述开关薄膜晶体管中的任意一个的有源层的沟道区未掺杂或者掺杂离子浓度一致。
12.如权利要求11所述的显示面板，其特征在于，所述像素驱动电路包括第一开关薄膜晶体管、第二开关薄膜晶体管、第三开关薄膜晶体管、补偿薄膜晶体管、第一复位薄膜晶体管和第二复位薄膜晶体管：
其中，所述驱动薄膜晶体管的所述源区与所述第一开关薄膜晶体管的第一端以及所述第二开关薄膜晶体管的第一端电连接于第一节点，所述第一开关薄膜晶体管的第二端电连接于数据信号线，所述第二开关薄膜晶体管的第二端电连接于电源高压信号线；
所述驱动薄膜晶体管的所述漏区与所述补偿薄膜晶体管的第一端以及所述第三开关薄膜晶体管的第一端电连接于第二节点；
所述驱动薄膜晶体管的栅极与所述补偿薄膜晶体管的第二端以及所述第一复位薄膜晶体管的第一端电连接于第三节点，所述第一复位薄膜晶体管的第二端电连接于第一初始化信号线；
所述第三开关薄膜晶体管的第二端与所述第二复位薄膜晶体管的第一端和所述发光元件的阳极电连接于第四节点，所述第二开关薄膜晶体管和所述第三开关薄膜晶体管的栅极均电连接于发光控制信号线，所述第二复位薄膜晶体管的第二端电连接于第二初始化信号线。
CN202211657483.3A 2022-12-22 2022-12-22 显示面板 Pending CN115985944A (zh)

Priority Applications (3)

Application Number Priority Date Filing Date Title
CN202211657483.3A CN115985944A (zh) 2022-12-22 2022-12-22 显示面板
US18/288,968 US20240213256A1 (en) 2022-12-22 2023-06-29 Display panel and display device
PCT/CN2023/104235 WO2024131020A1 (zh) 2022-12-22 2023-06-29 显示面板及显示设备

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202211657483.3A CN115985944A (zh) 2022-12-22 2022-12-22 显示面板

Publications (1)

Publication Number Publication Date
CN115985944A true CN115985944A (zh) 2023-04-18

Family

ID=85973391

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202211657483.3A Pending CN115985944A (zh) 2022-12-22 2022-12-22 显示面板

Country Status (2)

Country Link
CN (1) CN115985944A (zh)
WO (1) WO2024131020A1 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2024131020A1 (zh) * 2022-12-22 2024-06-27 武汉华星光电半导体显示技术有限公司 显示面板及显示设备

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI248682B (en) * 2003-09-18 2006-02-01 Au Optronics Corp Control TFT for OLDE display
US7504327B2 (en) * 2004-06-14 2009-03-17 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing thin film semiconductor device
CN106024629A (zh) * 2015-03-30 2016-10-12 台湾积体电路制造股份有限公司 具有掺杂分布的半导体晶体管器件
CN104900708B (zh) * 2015-05-28 2017-11-17 福州大学 一种改善漏极电流的薄膜晶体管
CN105826370A (zh) * 2016-05-25 2016-08-03 深圳市华讯方舟科技有限公司 晶体管
CN111710728A (zh) * 2020-06-30 2020-09-25 厦门天马微电子有限公司 阵列基板、显示面板及显示装置
CN115050836A (zh) * 2022-06-15 2022-09-13 合肥鑫晟光电科技有限公司 薄膜晶体管及其制备方法、阵列基板、显示装置
CN115985944A (zh) * 2022-12-22 2023-04-18 武汉华星光电半导体显示技术有限公司 显示面板

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2024131020A1 (zh) * 2022-12-22 2024-06-27 武汉华星光电半导体显示技术有限公司 显示面板及显示设备

Also Published As

Publication number Publication date
WO2024131020A1 (zh) 2024-06-27

Similar Documents

Publication Publication Date Title
CN112234091B (zh) 显示面板和显示装置
CN101197380B (zh) 半导体装置和电光学装置
CN116960131A (zh) 具有硅顶栅薄膜晶体管和半导体氧化物顶栅薄膜晶体管的显示器
CN113823639B (zh) 显示面板及显示装置
CN111402799A (zh) 一种发光驱动电路及驱动方法、有机发光显示面板及装置
CN112909085B (zh) 显示面板
US12075686B2 (en) Display substrate with virtual subpixels, manufacturing method thereof, and display device
CN115985944A (zh) 显示面板
JP2004133455A (ja) フラットパネルディスプレイ
CN100353394C (zh) 显示器的像素电路
CN103000629A (zh) 单片式共享高电压漏极的高电流晶体管和低电流晶体管
US11600681B2 (en) Display device and manufacturing method thereof
US20240213256A1 (en) Display panel and display device
WO2021077280A1 (zh) 显示基板及其制作方法、显示面板和显示装置
US12266303B2 (en) Display device and manufacturing method thereof
CN110085678A (zh) 显示面板和薄膜晶体管的制作方法
CN214336718U (zh) 显示面板和显示装置
CN114899194A (zh) 显示面板以及显示装置
US12120914B2 (en) Display device and manufacturing method thereof
KR100635045B1 (ko) 평판표시장치
KR100603334B1 (ko) 능동형 유기 ｅｌ 픽셀
KR101420967B1 (ko) 디스플레이 소자의 구동회로에 사용되는 인버터 및 이의 제조 방법
US20250006745A1 (en) Array substrate and display panel
US12073783B2 (en) Display panel and display device
WO2022052229A1 (zh) 像素电路、显示基板和显示装置

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination