CN115903992A - 电压生成电路及半导体装置 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 25
- 238000012544 monitoring process Methods 0.000 claims abstract description 40
- 238000001514 detection method Methods 0.000 claims abstract description 27
- 230000007423 decrease Effects 0.000 claims description 26
- 229910044991 metal oxide Inorganic materials 0.000 claims description 7
- 150000004706 metal oxides Chemical class 0.000 claims description 7
- 238000009966 trimming Methods 0.000 claims description 7
- 230000000295 complement effect Effects 0.000 claims description 3
- 230000002093 peripheral effect Effects 0.000 abstract description 42
- 238000010586 diagram Methods 0.000 description 19
- 230000015654 memory Effects 0.000 description 15
- 238000000034 method Methods 0.000 description 7
- 230000004044 response Effects 0.000 description 6
- 230000008859 change Effects 0.000 description 3
- 230000009471 action Effects 0.000 description 2
- 238000007664 blowing Methods 0.000 description 2
- 230000001419 dependent effect Effects 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000000704 physical effect Effects 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 238000011084 recovery Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
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- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
- G05F1/10—Regulating voltage or current
- G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is DC
- G05F1/56—Regulating voltage or current wherein the variable actually regulated by the final control device is DC using semiconductor devices in series with the load as final control devices
- G05F1/565—Regulating voltage or current wherein the variable actually regulated by the final control device is DC using semiconductor devices in series with the load as final control devices sensing a condition of the system or its load in addition to means responsive to deviations in the output of the system, e.g. current, voltage, power factor
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- Power Engineering (AREA)
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- Control Of Electrical Variables (AREA)
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- Semiconductor Integrated Circuits (AREA)
Abstract
本发明提供一种电压生成电路及半导体装置，可在不使用深度掉电模式的情况下抑制漏电流。本发明的电压生成电路包含：参考电压生成部，生成参考电压；漏电流监视部，生成与周边电路的漏电流相对应的漏电流；输出电压控制部，根据漏电流来控制参考电压，并输出控制后的参考电压；备用电压生成部，根据控制后的参考电压对周边电路供给内部供给电压；以及电压降检测部，检测控制后的参考电压已下降到一定电平这一情况。输出电压控制部根据电压降检测部的检测结果对控制后的参考电压进行控制。
Description
技术领域
本发明涉及一种生成电压的电压生成电路及半导体装置，尤其涉及一种抑制漏电流的电压生成电路及半导体装置。
背景技术
在半导体装置中，通常生成与操作温度相对应的经温度补偿后的电压，使电路运行，以维持电路的可靠性。例如在存储器中，在数据读出时，若因温度变化导致读出电流降低，则读出裕度降低，无法再进行准确的数据读出。因此，通过使用经温度补偿后的电压来进行数据的读出而防止读出电流的降低。例如日本专利特开2021-82094号公报中公开了一种不需要片上(on chip)温度传感器或者用于根据其结果来算出温度补偿电压的逻辑的、削减了电路规模的电压生成电路。
电阻变化型存储器等半导体器件能在低电压及恒流下运行，适合用于物联网(Internet of Things，IoT)等的移动设备。当在移动设备等的运用范围扩大时，运行环境下的温度范围也同时扩大。因此，半导体器件中通常搭载的电压生成电路可生成经温度补偿后的电压。
图1为现有的经温度补偿后的电压生成电路的一例的图。电压生成电路10包含：带隙参考电路(BGR(Bandgap reference)电路)20，生成不相关于外部电源电压的变动的参考电压Vref；以及内部电压生成电路30，根据从BGR电路20输出的参考电压Vref来生成内部供给电压INTVDD。
内部电压生成电路30包含运算放大器OP、正沟道金属氧化物半导体(PositiveChannel Metal Oxide Semiconductor，PMOS)晶体管Q1，参考电压Vref输入至运算放大器OP的反相输入端子(-)，节点N的电压VN通过负反馈输入至非反相输入端子(+)。运算放大器OP的输出连接于晶体管Q1的栅极，周边电路40的负载连接于节点N。运算放大器OP控制晶体管Q1的栅极电压以使节点N的电压VN变得与参考电压Vref相等(VN＝Vref)。如此，流过晶体管Q1的电流成为不相关于供给电压VDD的变动的恒流，从而对周边电路40供给恒流的内部供给电压INTVDD(INTVDD＝VN)。
如闪速存储器那样在备用(stand by)模式下待机时，若操作温度变为高温，则流至周边电路40的漏电流增加。周边电路40中形成有使用互补金属氧化物半导体(Complementary Metal Oxide Semiconductor，CMOS)晶体管等的各种集成电路，这些电路的正负结(Positive-Negative junction，PN junction)漏电流和晶体管的阈值漏电流随着温度的上升而增加。另外，漏电流相关于电压，所以，当外因导致内部供给电压INTVDD增加时，漏电流也增加。
为了抑制漏电流，有的半导体器件采用深度掉电模式(Deep Power Down模式，DPD模式)，相较于备用模式可进一步削减耗电。在DPD模式下，停止内部电压生成电路30的运行，例如在供给电压VDD与晶体管Q1之间设置开关，Q1在内部电压生成电路30的运行停止阶段关闭，由此来切断供给电压VDD的电力供给。
然而，DPD模式存在如下的问题：当通过DPD模式来切断供给电压VDD时，周边电路40变为浮置(floating)，在从DPD模式恢复时，必须对周边电路40的电路元件、线路等的电容进行充电，导致耗时而无法迅速进行下一动作。
为解决上述问题，本发明提供一种可在不使用DPD模式的情况下抑制漏电流的电压生成电路。
发明内容
本发明的电压生成电路包含：参考电压生成部，生成参考电压；漏电流监视部，生成与半导体装置的内部电路的漏电流相对应的监视用漏电流；控制部，根据所述监视用漏电流来控制所述参考电压；以及内部电压生成部，接收经所述控制部控制后的参考电压，根据所述控制后的参考电压对所述内部电路供给内部电压。
本发明的半导体装置可包含本发明任一实施例的电压生成电路，且包含在低耗电下运行，可在备用模式时对内部电路供给内部电压。
根据本发明，根据监视内部电路的漏电流的监视用漏电流来控制参考电压，并根据所述控制后的参考电压对内部电路供给内部电压，因此能自主生成经温度补偿后的参考电压，从而能将内部电路的漏电流抑制在最小限度。
附图说明
图1为现有的电压生成电路的示意图；
图2为本发明第一实施例的电压生成电路的示意图；
图3为本发明第二实施例的电压生成电路的结构的框图；
图4A的(A)、图4A的(B)、图4A的(C)、图4A的(D)为本发明实施例的漏电流监视部的示意图；
图4B的(A)、图4B的(B)为本发明实施例的漏电流监视部的示意图；
图5为本发明第二实施例的电压生成电路的示意图；
图6为本发明第三实施例的电压生成电路的结构的框图；
图7为本发明第三实施例的电压生成电路的第一例的示意图；
图8为本发明第三实施例的电压生成电路的第二例的示意图；
图9为本发明第三实施例的电压生成电路的第三例的示意图；
图10为本发明第四实施例的电压生成电路的示意图；
图11为本发明第五实施例的电压生成电路的示意图。
符号的说明
10：电压生成电路
100、200、200A、400、500：电压生成电路
110：参考电压生成电路(BGR电路)
112：运算放大器
20：带隙参考电路(BGR电路)
210、210A：参考电压生成部
220：漏电流监视部
230、310、310A、310B、410：输出电压控制部
240：备用电压生成部
250：周边电路
260：有功电压生成部
300：电压降检测部
320：电压偏移部
40：周边电路
BP1、BP2：双极晶体管(PNP双极晶体管)
IA、IB、IC、IN：漏电流
iBGR：在BGR电路中流通的电流
ILEAK：漏电流
IN：反相器
INTVDD：内部供给电压
IPMOS、INMOS：断态漏电流(漏电流)
N、N1、N2、N3、N4、N5：节点
OP：运算放大器
OP1：单位增益缓冲器
Q1、Q3、Q5、Q10、Q20：晶体管(PMOS晶体管)
Q2：晶体管
Q4：晶体管(NMOS晶体管)
R1、R2、R3、R4、Rf：电阻
Trim：修整信号
VDD：供给电压
Vref、Vref_NTc：参考电压
Vref_C：控制后的参考电压
具体实施方式
本发明的电压生成电路搭载于闪速存储器、动态存储器、静态存储器、电阻变化型存储器、磁存储器等半导体存储器或者逻辑、信号处理等的半导体器件中。
参照图2，本实施例的电压生成电路100包含参考电压生成电路(BGR电路)110和内部电压生成电路120。电压生成电路100例如搭载于闪速存储器中，在闪速存储器处于备用状态时对周边电路40供给内部供给电压INTVDD。在此期间，周边电路40变为低耗电模式，但在从外部输入指令等情况下，将响应指令而运行。
BGR电路110利用半导体材料硅的物性即带隙电压来生成对于温度和电源电压的变动相关性低的稳定的参考电压。BGR电路110在电源电压VDD与接地(Ground，GND)之间包含第一及第二电流路径。第一电流路径包含串联的PMOS晶体管Q10、电阻R1、正负正(Positive-Negative-Positive，PNP)双极晶体管BP1。第二电流路径包含串联的PMOS晶体管Q11(与晶体管Q10相同结构)、电阻R2(与电阻R1相同的电阻值)、电阻Rf、PNP双极晶体管BP2。BGR电路110还包含运算放大器112，其中电阻R1与双极晶体管BP1的连接节点N1连接至运算放大器112的反相输入端子(-)，电阻R2与电阻Rf的连接节点N2连接至运算放大器112的非反相输入端子(+)，而运算放大器112的输出端子共通连接至晶体管Q10、晶体管Q11的栅极。
双极晶体管BP1与BP2的发射极面积比为1:n(n为大于1的数)，双极晶体管BP1的电流密度为双极晶体管BP2的n倍。虽然此处例示双极晶体管，也可使用面积比为1:n的二极管代替双极晶体管。
运算放大器112控制晶体管Q10、晶体管Q11的栅极电压以使节点N1的电压与节点N2的电压变得相等，由此在第一电流路径及第二电流路径中流通相等的电流IB。电阻Rf的端子间电压VRf由下式表示。
VRf＝kT/qIn(n)
k为玻尔兹曼常数，T为绝对温度，q为电子的电荷量。
电阻Rf中流通的电流IB由下式表示。
IB＝VRf/Rf＝T/Rf×k/qln(n)
相关于温度的因数为T/Rf，电流IB具有正温度系数。
另外，若将电阻R2的所选择的抽头位置的电阻设为电阻R2'，则参考电压Vref_NTc由下式表示。
Vref_NTc＝VN2+IBR2'
VN2为节点N2的电压。
在优选实施例中，电阻R2包含具有负温度系数的半导体材料。即，随着温度的上升而电阻降低，反之，随着温度的降低而电阻升高。电阻R2例如由掺杂有高浓度掺质的导电多晶硅层、N+的扩散区域构成。可通过适当选择电阻R2的抽头位置而使参考电压Vref_NTc具有期望的负温度系数。抽头位置或负温度系数是根据在预想的最大温度时对内部电压生成电路120供给多大的参考电压来决定。
内部电压生成电路120与图1所示的内部电压生成电路30有相同构成。参照图2，由BGR电路110生成的参考电压Vref_NTc输入至内部电压生成电路120的运算放大器OP的反相输入端子(-)，节点N的电压VN通过负反馈输入至非反相输入端子(+)。内部电压生成电路120将根据参考电压Vref_NTc生成的内部供给电压INTVDD从节点N供给至周边电路40。
在本实施例中，闪速存储器不采用DPD模式，即，不会从备用模式转变为DPD模式，而是在备用模式时将周边电路40中产生的漏电流抑制在最小限度。在备用模式下待机时，当操作温度变为高温时，BGR电路110中生成的参考电压Vref_NTc因具有负温度系数所以降低。参考电压Vref_NTc降低使得由内部电压生成电路120生成的内部供给电压INTVDD也同样降低。周边电路40的PN结泄漏、晶体管的断态泄漏等所产生的漏电流随着操作温度的上升而增加，但这些漏电流相关于内部供给电压INTVDD，若内部供给电压INTVDD降低，则漏电流也相应地降低。
在本实施例中，由于参考电压Vref_NTc具有负温度系数，因此，若温度上升，则参考电压Vref_NTc降低，抵消周边电路40增加的漏电流。另外，由于不采用DPD模式，因此可在不考虑从DPD模式恢复的延迟时间的情况下实施下一有功动作。
在第一实施例中，必须在制造或出厂时对电阻R2进行修整，以便在操作温度上升时使得参考电压Vref_NTc落在一定的电压范围内。但实际上，漏电流的增加不是线性的，而是以某一温度为界而呈指数函数增加，因此其修整极为繁复。另外，在操作温度超过了设想温度的情况下，参考电压Vref_NTc会脱离所述一定的电压范围，结果，例如当参考电压Vref_NTc低于周边电路40的CMOS晶体管的最低操作电压时，周边电路40无法再响应备用状态下输入的指令等而运行。因此，第二实施例提供一种可在不进行参考电压生成部110的修整的情况下自主生成经温度补偿后的参考电压Vref的电压生成电路。
参照图3，第二实施例的电压生成电路200包含：参考电压生成部210，生成参考电压Vref；漏电流监视部220，监视备用状态的周边电路250的漏电流ILEAK_PERI而生成对应的漏电流ILEAK；输出电压控制部230，接收参考电压Vref，并输出根据由漏电流监视部220生成的漏电流ILEAK加以控制后的参考电压Vref_C；以及备用电压生成部240，根据控制后的参考电压Vref_C来生成内部供给电压INTVDD。周边电路250在备用状态时通过由备用电压生成部240生成的内部供给电压INTVDD而在低耗电下运行，在有功状态时通过由有功电压生成部260生成的内部供给电压INTVDD来运行。
参考电压生成部210例如包含图2所示的BGR电路，将参考电压Vref提供给输出电压控制部230。漏电流监视部220生成与备用状态的周边电路250中产生的漏电流ILEAK_PERI具有一定的比(ratio)的漏电流ILEAK。周边电路250包含使用CMOS晶体管等的各种电路，在闪速存储器为备用模式时，这些电路处于可通过来自备用电压生成部240的内部供给电压INTVDD来运行的状态。另一方面，晶体管的阈值电压的降低以及晶体管的微型化使得在晶体管的源极/漏极间流通的断态漏电流(off-state leakage current)(也包括PN结泄漏和栅极泄漏)增加，因此须将备用状态的周边电路250的漏电流抑制在最小限度。
在一实施例中，漏电流监视部220包含将至少1个PMOS晶体管与NMOS晶体管串联而成的CMOS晶体管，以监视周边电路250的漏电流。PMOS晶体管和NMOS晶体管各自的沟道宽度相对于周边电路250的整体CMOS晶体管的PMOS晶体管与NMOS晶体管的合计的沟道宽度具有一定的比R。换言之，漏电流监视部220的CMOS晶体管的断态漏电流ILEAK×R近似于周边电路250的断态漏电流ILEAK_PERI。
为了进一步提高漏电流监视部220所生成的漏电流ILEAK的精度，也可考虑周边电路250的CMOS晶体管的结构。即，CMOS晶体管的断态泄漏中，有如图4A的(A)所示在输入信号为高(High，H)电平时，PMOS晶体管断开、NMOS晶体管导通的情况下的断态漏电流IPMOS，以及如图4A的(B)所示在输入信号为低(Low，L)电平时，PMOS晶体管导通、NMOS晶体管断开的情况下的断态漏电流INMOS。断态漏电流IPMOS与断态漏电流INMOS大小不同，因此算出周边电路250的PMOS晶体管断开的CMOS晶体管的总数S_P和NMOS晶体管断开的CMOS晶体管的总数S_N。漏电流监视部220包含泄漏电路A和泄漏电路B，所述泄漏电路A中，相对于如图4A的(C)所示的总数S_P的PMOS晶体管的沟道宽度的合计而成一定的比，PMOS晶体管成为断态泄漏晶体管，所述泄漏电路B中，相对于如图4A的(D)所示的总数S_N的NMOS晶体管的沟道宽度的合计而成一定的比，NMOS晶体管成为断态泄漏晶体管。将泄漏电路A与泄漏电路B并联，漏电流IPMOS与漏电流INMOS的合计成为漏电流ILEAK。
漏电流监视部220也可包含多种泄漏电路，以生成考虑了周边电路250的更多泄漏特性的漏电流ILEAK。周边电路250中形成有利用CMOS晶体管的各种逻辑电路(反相器、与门(AND Gate)、与非门(NAND Gate)等)，各逻辑电路使得漏电流的大小不一样。因此，如图4B的(A)所示，可准备泄漏特性不同的各种泄漏电路A、泄漏电路B、泄漏电路C～泄漏电路N，并根据周边电路250的结构使通过修整信号Trim来选择的泄漏电路运行。
例如，泄漏电路A生成PMOS晶体管的断态漏电流，泄漏电路B生成NMOS晶体管的断态漏电流，泄漏电路C生成PMOS晶体管和NMOS晶体管的断态漏电流，泄漏电路N生成与非门的PMOS晶体管的断态漏电流。修整信号Trim例如使通过熔断保险丝来选择的泄漏电路A～泄漏电路N运行。
另外，泄漏电路A、泄漏电路B、泄漏电路C、···、泄漏电路N各者对周边电路250的对应的逻辑电路的漏电流的比进行尺度转换(scaling)，因此包含多组CMOS晶体管，使从多组CMOS晶体管中选择的数量的CMOS晶体管运行。所述选择由修整信号Trim进行。例如，在有P组并联的泄漏电路A的情况下，为了相对于周边电路250的对应的CMOS反相器的漏电流而获得一定的比，使通过修整信号Trim从P组中选择的数量的泄漏电路A运行。例如，使通过借助修整信号Trim使保险丝熔断来选择的数量的泄漏电路A运行。
泄漏电路A、泄漏电路B、泄漏电路C、···、泄漏电路N并联，由各泄漏电路生成的漏电流IA、漏电流IB、漏电流IC、···、漏电流IN的合计成为漏电流ILEAK。当操作温度增加时，漏电流ILEAK增加，当操作温度降低时，漏电流ILEAK降低。
如此，漏电流监视部220生成对备用状态时的周边电路250的漏电流ILEAK_PERI进行监视得到的漏电流ILEAK，并将生成的漏电流ILEAK提供给输出电压控制部230。
输出电压控制部230根据漏电流ILEAK来控制参考电压Vref。具体而言，当漏电流ILEAK增加时，输出电压控制部230使参考电压Vref_C降低，当漏电流ILEAK减少时，输出电压控制部230使参考电压Vref_C增加。经输出电压控制部230控制后的参考电压Vref_C提供给备用电压生成部240。
备用电压生成部240例如与图2所示的内部电压生成电路120有相同构成。备用电压生成部240接收参考电压Vref_C，并将变得与参考电压Vref_C相等的内部供给电压INTVDD提供给周边电路250。当周边电路250的操作温度上升时，参考电压Vref_C降低，伴随于此，内部供给电压INTVDD降低，因此周边电路250的漏电流ILEAK_PERI得到抑制，从而达到省电。当从备用状态转变为有功状态时，内部供给电压INTVDD从有功电压生成部260供给至周边电路250。
图5为第二实施例的电压生成电路200的详细电路示意图。参考电压生成部210使用BGR电路来生成参考电压Vref，并将所述参考电压Vref提供给输出电压控制部230。再者，不同于第一实施例的参考电压Vref_NTc，参考电压Vref具有正温度系数。
与备用电压生成部240一样，输出电压控制部230包含恒流电路(单位增益缓冲器OP1、晶体管Q2)，并在节点N3上生成不相关于外部电源电压VDD的变动的电压Vref。电阻R3连接于节点N3与节点N4之间，在节点N4上生成恒流IC。恒流IC相对于由备用电压生成部240生成的恒流IC_PERI具有一定的比(ILEAK_PERI:ILEAK＝IC_PERI:IC)。即，晶体管Q2的沟道宽度相对于晶体管Q1的沟道宽度而被调整为一定的比。
漏电流监视部220连接于输出电压控制部230的节点N4。此处示出了漏电流监视部220包含泄漏电路A的例子。节点N4上生成的恒流IC因由漏电流监视部220生成的漏电流ILEAK而流至GND，结果，在节点N4上生成被恒流IC与漏电流ILEAK的差(IC-ILEAK)控制的参考电压Vref_C。即，当因温度上升而使得漏电流ILEAK增加时，参考电压Vref_C降低，当因温度减少而使得漏电流ILEAK减少时，参考电压Vref_C增加，从而自主生成与温度变化相应的控制后的参考电压Vref_C。
第二实施例中是根据温度变化来自主改变参考电压Vref_C，但由于漏电流会以某一温度为界而急剧增大，因此有参考电压Vref_C低于周边电路250的CMOS的最低操作电压之虞。因此，在第三实施例中进行避免参考电压Vref_C低于CMOS的最低操作电压这样的反馈控制。
参照图6，第三实施例的电压生成电路200A包含电压降检测部300和输出电压控制部310，除此以外的参考电压生成部210、漏电流监视部220、备用电压生成部240与第二实施例相同。
电压降检测部300对输出电压控制部310所输出的经温度补偿后的参考电压Vref_C进行监视，检测参考电压Vref_C下降到CMOS的最低操作电压Vmin附近的阈值电压Vth这一情况(Vref_C-Vmin≦阈值电压Vth)，并将所述检测结果提供给输出电压控制部310。
与第二实施例一样，输出电压控制部310输出与漏电流监视部220的漏电流ILEAK相应的参考电压Vref_C，但在检测到参考电压Vref_C已下降到阈值电压Vth这一情况时，控制参考电压Vref_C以使所述参考电压Vref_C变得大于阈值电压Vth。在某一实施例中，输出电压控制部310通过增加从外部电源电压VDD流至节点N3的恒流IC来抵消漏电流ILEAK，从而增加参考电压Vref_C。在另一实施例中，输出电压控制部310通过使直流(Direct Current，DC)电压偏移来增加参考电压Vref_C。由此，防止备用电压生成部240的内部供给电压INTVDD低于CMOS的最低操作电压，保证周边电路250的运行。
图7为表示本发明的第三实施例的电压生成电路200A的第一结构例的图，对与图5的结构相同的结构标注有同一参照符号。电压降检测部300对节点N4的经温度补偿后的参考电压Vref_C进行监视。电压降检测部300包含源极连接于节点N4的PMOS晶体管Q3、连接于晶体管Q3与接地之间的流通恒流的电阻R4、以及连接于晶体管Q3与电阻R4之间的节点N5的反相器IN。晶体管Q3的栅极接地，晶体管Q3为导通状态。
在参考电压Vref_C相较于CMOS的最低操作电压而言足够高时，晶体管Q3强导通，由此使得节点N5变为H电平、反相器IN的输出变为L电平。当参考电压Vref_C降低而变为Vref_C-Vmin≦Vth时，晶体管Q3的栅极-源极间电压VGS减小、晶体管Q3的漏极电流减小、节点N5变为L电平、反相器IN的输出变为H电平。
输出电压控制部310包含与晶体管Q2并联连接于外部供给电压VDD与节点N3之间的NMOS晶体管Q4，晶体管Q4的栅极连接于电压降检测部300的反相器IN的输出。当参考电压Vref_C降低、反相器IN的输出变为H时，晶体管Q4导通，对节点N3供给电流IADD。晶体管Q4的尺寸以如下方式加以调整：电流IADD抵消随着温度上升而急剧增加的漏电流ILEAK，而且参考电压Vref_C变得高于由电压降检测部300检测到的电平。
当参考电压Vref_C相较于CMOS的最低操作电压而言充分增加时，电压降检测部300的反相器IN的输出变为L电平，停止电流IADD的供给。再者，电流IADD的供给方法不限于所述方法，也可通过其他方法来进行。
图8为表示本发明的第三实施例的电压生成电路200A的第二结构例的图，对与图7的结构相同的结构标注有同一参照符号。在第二结构例中，输出电压控制部310A包含电压偏移部320，所述电压偏移部320根据电压降检测部300的反相器IN的输出使参考电压Vref_C的电压朝正方向增加。电压偏移部320例如包含用于将参考电压Vref_C连接至外部电源电压VDD的上拉用的晶体管，所述晶体管响应于反相器IN的H电平的输出而导通，使参考电压Vref_C朝正方向偏移。
当参考电压Vref_C相较于CMOS的最低操作电压而言充分增加时，电压降检测部300的反相器IN的输出变为L电平，并停止电压偏移部320进行的电压偏移。再者，电压偏移的方法不限于所述方法，也可通过其他方法来进行。
图9为表示本发明的第三实施例的电压生成电路200A的第三结构例的图，对与图7及图8的结构相同的结构标注有同一参照符号。在第三结构例中，输出电压控制部310B分别包含图7所示的用于供给电流IADD的晶体管Q4和图8所示的用于使参考电压Vref_C朝正方向偏移的电压偏移部320。晶体管Q4及电压偏移部320响应于由电压降检测部300检测到参考电压Vref_C的下降这一情况而增加参考电压Vref_C，以避免低于CMOS的最低操作电压。根据第三结构例，与第一结构例及第二结构例相比，可在短时间内提升参考电压Vref_C。
接着，对本发明的第四实施例进行说明。图10为第四实施例的电压生成电路的示意图，对与图9的结构相同的结构标注有同一参照符号。在本实施例的电压生成电路400中，输出电压生成部410包含与参考电压生成部210的BGR电路的晶体管Q10、与晶体管Q20构成电流镜的PMOS晶体管Q5。晶体管Q5连接于外部电源电压VDD与晶体管Q2之间，晶体管Q5的栅极共通地连接于晶体管Q10、晶体管Q20的栅极。
晶体管Q5构成为相对于晶体管Q10/Q20而成一定的电流镜比K的尺寸，流至输出电压控制部410的电流IC为iBGR的K倍(K为1以上的值)。另外，在BGR电路中流通的电流(iBGR)具有正温度系数，因此流至输出电压控制部410的电流IC也具有正温度系数。因此，当温度上升时，电流IC增加，同时，由漏电流监视部220生成的漏电流ILEAK也增加，结果，防止参考电压Vref_C急剧降低。再者，虽然输出电压控制部410包含响应于电压降检测部300的检测结果而附加电流IADD的晶体管Q4及电压偏移部320，但也可为包含任一者的结构。
接着，对本发明的第五实施例进行说明。图11为表示第五实施例的电压生成电路的示意图，对与图10的结构相同的结构标注有同一参照符号。在本实施例的电压生成电路500中，参考电压生成部210A与第一实施例有相同构成。即，参考电压生成部210A将具有负温度系数的参考电压Vref_NTc提供给输出电压控制部410。
在本实施例中，当温度上升时，参考电压Vref_NTc降低，另一方面，电流IC增加，漏电流ILEAK也增加。若电流IC的增加被漏电流ILEAK抵消，则参考电压Vref_C因参考电压Vref_NTc的降低而降低，周边电路250的漏电流得到抑制。再者，虽然输出电压控制部410包含响应于电压降检测部300的检测结果而附加电流IADD的晶体管Q4及电压偏移部320，但也可为包含任一者的结构。
将本实施例的电压生成电路的特征归纳如下。
1.备用电压生成部240的内部供给电压INTVDD在进行温度补偿的整个范围内保证CMOS的最小操作电压。
2.在进行温度补偿的范围的最高温度下，备用电压生成部240的内部供给电压INTVDD被控制在最小的DC电平。
3.通过使用更低的内部供给电压INTVDD，可将周边电路250内的集成电路的结漏电流、栅极漏电流、晶体管的断态漏电流抑制在最小限度。
4.通过维持更低电平的内部供给电压INTVDD来代替深度掉电模式(DPD)下的电力供给的切断，与深度掉电模式时相比，可缩短恢复到有功动作的时间。
再者，本实施例的电压生成电路运用于闪速存储器的备用状态，但这是一例，本发明可以与备用状态无关地运用于对内部电路的电压供给。进而，本发明可以运用于对闪速存储器以外的其他半导体器件的内部电路提供期望的内部电压的电压生成电路。
对本发明的优选实施方式进行了详细叙述，但本发明并不限定于特定实施方式，可以在权利要求书中记载的本发明的主旨的范围内进行各种变形、变更。
Claims (17)
1.一种电压生成电路，包含：
参考电压生成部，生成参考电压；
漏电流监视部，生成与半导体装置的内部电路的漏电流相对应的监视用漏电流；
控制部，根据所述监视用漏电流来控制所述参考电压；以及
内部电压生成部，接收经所述控制部控制后的参考电压，根据所述控制后的参考电压对所述内部电路供给内部电压。
2.根据权利要求1所述的电压生成电路，还包含检测部，所述检测部检测所述控制后的参考电压已下降到一定电平这一情况，
所述控制部根据所述检测部的检测结果对所述控制后的参考电压进行控制。
3.根据权利要求2所述的电压生成电路，其中，所述一定电平是比所述内部电路的互补金属氧化物半导体晶体管的最低操作电压高的电压。
4.根据权利要求1或2所述的电压生成电路，其中，漏电流监视部包含用于生成监视用漏电流的、进行断态泄漏的监视用晶体管，所述监视用晶体管的沟道宽度构成为相对于内部电路的进行断态泄漏的晶体管的总数的沟道宽度而具有一定的比。
5.根据权利要求1或2所述的电压生成电路，其中，漏电流监视部包含多种进行断态泄漏的监视用晶体管，各监视用晶体管的沟道宽度构成为相对于内部电路的对应的进行断态泄漏的晶体管的总数的沟道宽度而具有一定的比。
6.根据权利要求4所述的电压生成电路，其中，所述监视用晶体管是将正沟道金属氧化物半导体晶体管与负沟道金属氧化物半导体晶体管串联而成的互补金属氧化物半导体晶体管。
7.根据权利要求1或2所述的电压生成电路，其中，漏电流监视部包含多种泄漏电路，使从多种泄漏电路中选择的泄漏电路运行而生成监视用漏电流。
8.根据权利要求7所述的电压生成电路，其中，所述漏电流监视部根据从外部输入的修整信号来选择泄漏电路。
9.根据权利要求1或2所述的电压生成电路，其中，所述控制部包含生成恒流的恒流电路，所述恒流电路的输出节点连接于漏电流监视部，从所述输出节点输出所述控制后的参考电压。
10.根据权利要求9所述的电压生成电路，其中，当监视用漏电流增加时，所述控制后的参考电压降低，当监视用漏电流降低时，所述控制后的参考电压增加。
11.根据权利要求9所述的电压生成电路，其中，所述恒流电路根据具有负温度系数的参考电压来生成所述恒流。
12.根据权利要求9所述的电压生成电路，其中，所述恒流电路根据具有正温度系数的参考电压来生成所述恒流。
13.根据权利要求2所述的电压生成电路，其中，在由所述检测部检测到所述控制后的电压已下降到一定电平这一情况时，所述控制部使所述控制后的电压上升。
14.根据权利要求13所述的电压生成电路，其中，所述控制部根据所述检测部的检测结果对恒流附加追加的电流。
15.根据权利要求13所述的电压生成电路，其中，所述控制部根据所述检测部的检测结果使所述控制后的参考电压朝正方向上升。
16.一种半导体装置，包含如权利要求1至15中任一项所述的电压生成电路。
17.根据权利要求16所述的半导体装置，包含在低耗电下运行的备用模式，所述电压生成电路在所述备用模式时对内部电路供给内部电压。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2021153901A JP7103742B1 (ja) | 2021-09-22 | 2021-09-22 | 電圧生成回路 |
| JP2021-153901 | 2021-09-22 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN115903992A true CN115903992A (zh) | 2023-04-04 |
Family
ID=82482463
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202210637061.3A Pending CN115903992A (zh) | 2021-09-22 | 2022-06-07 | 电压生成电路及半导体装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US12032396B2 (zh) |
| JP (1) | JP7103742B1 (zh) |
| KR (1) | KR102643770B1 (zh) |
| CN (1) | CN115903992A (zh) |
| TW (1) | TWI792988B (zh) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN115617113B (zh) * | 2022-11-08 | 2023-03-10 | 电子科技大学 | 一种适用于极低温的电压基准源 |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001117654A (ja) * | 1999-10-21 | 2001-04-27 | Nec Kansai Ltd | 基準電圧発生回路 |
| JP3825300B2 (ja) * | 2001-10-31 | 2006-09-27 | Ｎｅｃエレクトロニクス株式会社 | 内部降圧回路 |
| JP2005050473A (ja) * | 2003-07-31 | 2005-02-24 | Renesas Technology Corp | 半導体装置 |
| JP4764086B2 (ja) * | 2005-07-27 | 2011-08-31 | パナソニック株式会社 | 半導体集積回路装置 |
| JP4814705B2 (ja) * | 2005-10-13 | 2011-11-16 | パナソニック株式会社 | 半導体集積回路装置及び電子装置 |
| CN101681881B (zh) * | 2007-11-08 | 2011-12-28 | 罗姆股份有限公司 | 半导体装置以及具备该半导体装置的电源和运算处理装置 |
| JP2013200767A (ja) * | 2012-03-26 | 2013-10-03 | Toyota Motor Corp | バンドギャップリファレンス回路 |
| DE102014213963B4 (de) | 2014-07-17 | 2021-03-04 | Dialog Semiconductor (Uk) Limited | Leckverlustreduzierungstechnik für Niederspannungs-LDOs |
| JP6416650B2 (ja) * | 2015-02-06 | 2018-10-31 | エイブリック株式会社 | 定電圧回路及び発振装置 |
| FR3042304B1 (fr) * | 2015-10-09 | 2017-11-24 | Commissariat Energie Atomique | Procede et circuit pour controler le courant de programmation dans une matrice de memoire non volatile |
| TWI557529B (zh) * | 2016-01-12 | 2016-11-11 | 新唐科技股份有限公司 | 參考電壓電路 |
| TWI664798B (zh) | 2017-11-20 | 2019-07-01 | 國立成功大學 | 電源供應系統 |
| CN110568895A (zh) | 2019-10-11 | 2019-12-13 | 思瑞浦微电子科技（苏州）股份有限公司 | 一种用于ldo自适应漏电补偿的电路 |
| JP2021082094A (ja) | 2019-11-21 | 2021-05-27 | ウィンボンド エレクトロニクス コーポレーション | 電圧生成回路およびこれを用いた半導体装置 |
-
2021
- 2021-09-22 JP JP2021153901A patent/JP7103742B1/ja active Active
-
2022
- 2022-04-21 TW TW111115201A patent/TWI792988B/zh active
- 2022-06-07 CN CN202210637061.3A patent/CN115903992A/zh active Pending
- 2022-06-22 US US17/846,017 patent/US12032396B2/en active Active
- 2022-06-24 KR KR1020220077477A patent/KR102643770B1/ko active Active
Also Published As
| Publication number | Publication date |
|---|---|
| US12032396B2 (en) | 2024-07-09 |
| TW202314446A (zh) | 2023-04-01 |
| US20230087732A1 (en) | 2023-03-23 |
| TWI792988B (zh) | 2023-02-11 |
| KR102643770B1 (ko) | 2024-03-06 |
| KR20230042620A (ko) | 2023-03-29 |
| JP2023045472A (ja) | 2023-04-03 |
| JP7103742B1 (ja) | 2022-07-20 |
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| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination |