CN115798373A

CN115798373A - 驱动校准电路、方法、装置及设备

Info

Publication number: CN115798373A
Application number: CN202211422255.8A
Authority: CN
Inventors: 金錠炫
Original assignee: Beijing Eswin Computing Technology Co Ltd
Current assignee: Beijing Eswin Computing Technology Co Ltd
Priority date: 2022-11-14
Filing date: 2022-11-14
Publication date: 2023-03-14
Anticipated expiration: 2042-11-14
Also published as: CN115798373B

Abstract

本公开提出一种驱动校准电路、方法、装置及设备，首先通过第一时间确定模块和第二时间确定模块，分别确定时钟信号的单位间隔对应的第一时间长度、及数据信号间的第一变化沿与时钟信号的第二变化沿间的第二时间长度，之后再通过校准模块对数据信号或时钟信号进行校准，从而使得数据信号与时钟信号间的时间偏移量在预设范围内，保证了驱动电路的可靠性和准确性。

Description

驱动校准电路、方法、装置及设备

技术领域

本公开涉及显示技术领域，尤其涉及一种驱动校准电路、方法、装置及设备。

背景技术

随着显示屏分辨率和尺寸的增加，显示屏的时序控制器(timing controller，TCON)和与显示驱动集成电路(Display Driver Integrated Circuit,DDIC)之间的距离也会增加，相应的外部噪声或寄生电容对输入DDIC的信号的影响也会变大，很有可能导致DDIC的时钟(clock，clk)通道与数据通道间出现余量(margin)不足的问题。

发明内容

本公开提出一种驱动校准电路、方法、装置及设备。具体方案如下：

本公开一方面实施例提出了一种驱动校准电路，包括：

第一时间确定模块、第二时间确定模块及校准模块；

其中，所述第一时间确定模块的时钟输入端及信号输入端，均用于输入时钟信号，所述第一时间确定模块的输出端与所述校准模块的第一输入端连接，以向所述校准模块输出所述时钟信号的单位间隔对应的第一时间长度；

所述第二时间确定模块的时钟输入端用于输入时钟信号，所述第二时间确定模块的信号输入端用于输入数据信号，所述第二时间确定模块的输出端与所述校准模块的第二输入端连接，以向所述校准模块输出在所述单位间隔内，所述数据信号的第一变化沿与所述时钟信号的第二变化沿间的第二时间长度；

所述校准模块，用于根据所述第一时间长度及所述第二时间长度，对所述数据信号或所述时钟信号进行校准，以使所述数据信号与所述时钟信号间的时间偏移量在预设范围内，并输出校准后的数据信号及时钟信号。

本公开一方面实施例提出了一种驱动校准方法，包括：

确定时钟信号的单位间隔对应的第一时间长度；

确定在所述单位间隔内，数据信号的第一变化沿与所述时钟信号的第二变化沿间的第二时间长度；

根据所述第一时间长度及所述第二时间长度，对所述数据信号或所述时钟信号进行校准，以使所述数据信号与所述时钟信号间的时间偏移量在预设范围内。

本公开另一方面实施例提出了一种驱动校准装置，包括：

第一确定模块，用于确定时钟信号的单位间隔对应的第一时间长度；

第二确定模块，用于确定在所述单位间隔内，数据信号的第一变化沿与所述时钟信号的第二变化沿间的第二时间长度；

处理模块，用于根据所述第一时间长度及所述第二时间长度，对所述数据信号或所述时钟信号进行校准，以使所述数据信号与所述时钟信号间的时间偏移量在预设范围内。

本公开另一方面实施例提出了一种显示驱动集成电路DDIC，包括如上述一方面所述的驱动校准电路。

本公开另一方面实施例提出了一种设备，包括互相连接的DDIC及显示面板；

其中，所述DDIC执行如第二方面所述的方法，以对数据信号或时钟信号进行校准，并基于校准后的数据信号及时钟信号驱动所述显示面板显示。

本公开实施例的驱动校准电路、方法、装置及设备，首先通过第一时间确定模块和第二时间确定模块，分别确定时钟信号的单位间隔对应的第一时间长度、及数据信号间的第一变化沿与时钟信号的第二变化沿间的第二时间长度，之后再通过校准模块对数据信号或时钟信号进行校准，从而使得数据信号与时钟信号间的时间偏移量在预设范围内，保证了驱动电路的可靠性和准确性。

本公开附加的方面和优点将在下面的描述中部分给出，部分将从下面的描述中变得明显，或通过本公开的实践了解到。

附图说明

本公开上述的和/或附加的方面和优点从下面结合附图对实施例的描述中将变得明显和容易理解，其中：

图1为本公开实施例所提供的一种时钟信号与数据信号示意图；

图2为本公开实施例所提供的一种驱动校准电路结构示意图；

图3为本公开实施例所提供的另一种驱动校准电路结构示意图；

图4为本公开实施例所提供的另一种时钟信号与数据信号示意图；

图5为本公开实施例所提供的一种驱动校准方法流程示意图；

图6为本公开实施例所提供的又一种时钟信号与数据信号示意图；

图7为本公开实施例所提供的一种驱动校准装置的结构示意图；

图8为本公开实施例所提供的设备结构示意图.

具体实施方式

下面详细描述本公开公开的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，旨在用于解释本公开，而不能理解为对本公开的限制。

为了方便理解，下面首先对本公开中涉及的专业术语进行解释说明。

1、移动行业处理器接口(Mobile industry processor interface，MIPI)，

MIPI是MIPI联盟发起的为移动应用处理器制定的开放标准。其并不是一个单一的接口或协议，而是包含了一套协议或标准，以满足手机内不同子系统的独特需求，如摄像头接口CSI、显示接口DSI等。

2、显示驱动集成电路(Display Driver Integrated Circuit，DDIC)

DDIC为用于驱动显示面板的集成电路，它可以通过MIPI接收来自主机host，又称应用处理器(Application Processor，AP)的图像数据，并基于图像数据信号与产生的时钟信号间的时序关系，对图像数据信号或时钟信号进行校准后，驱动显示面板显示。

通常MIPI的一个物理层(physical，PHY)中包含一个时钟信号通道(clock lane，clk lane)、一个或多个数据通道(data lane)，本公开中，以一个PHY中包含4个data lane为例，对提出的驱动校准方法及电路等进行说明。

3、时钟信号的单位间隔(clock unit interval)

时钟信号的单位间隔，用于描述时钟信号中电平保持不变的时间长度。比如时钟信号为持续为高电平的某个时间长度可称为一个单位间隔，或者时钟信号为持续为低电平的某个时间长度也可称为一个单位间隔。本公开中，考虑随着显示屏尺寸的增加，其TCON和DDIC间的距离也会增加，TCON和DDIC间的寄生电容等对输入DDIC的信号的影响，可能会导致DDIC的clk通道与数据通道间出现margin不足的问题。

图1为本公开实施例所提供的一种时钟信号与数据信号示意图。如图1a所示，数据信号与时钟信号间的余量，即可以指图1中的设置余量(setup margin)，也可以指如图1a中的保持余量(hold margin)。由图1a可知，setup margin与hold margin的和，与时钟信号的单位间隔的长度相等。

其中，图1a中以MIPI包含4个数据通道(DATA lane)为例，显示了每个DATA lane中的数据信号与时钟通道(CLK lane)中的时钟信号间的setup margin及hold margin关系。1^st DATA lane表示第一条数据通道中的数据信号，2^nd DATA lane表示第二条数据通道中的数据信号，3^rd DATA lane表示第三条数据通道中的数据信号，4^th DATA lane表示第四条数据通道中的数据信号。由图可知，2^nd DATA lane中的数据信号对应的setup margin较小(low)，4^th DATA lane中的数据信号对应的hold margin较小。

通常，MIPI通常在时钟信号触发沿到来时(比如由低变高时)，开始传输数据信号。若数据信号与时钟信号间的时间偏移量如图1a所示，即setup margin较大，则hold margin就会变小，此时，可能导致MIPI的数据通道中的数据可能未被可靠写入帧存储器；而若setup margin较小，则hold margin就会变大，此时可能导致帧存储器中的数据还未完全读出，就被新的图像数据覆盖。也就是说，setup margin与hold margin任何一个较小时，都可能导致显示屏显示的页面异常，因此，需要将时钟信号与数据信号之间保持一定的时间偏移，也就是余量。

为此，本公开提成一种驱动校准电路、方法、装置及设备。通过基于时钟信号的单位间隔对应的第一时间长度、及单位间隔内数据信号与时钟信号间的第二时间长度，对时钟信号或数据信号进行校准，以保证数据信号与时钟信号间的余量在预设范围内，从而保证了驱动电路的可靠性和准确性。

本公开提供的驱动校准方法可以由本公开提供的驱动校准装置执行，该装置可以被配置在DDIC中，或者与DDIC配合使用，本公开对此不做限定。

下面结合各附图对本公开提供的驱动校准电路、方法、装置及设备进行详细说明书。

图2为本公开实施例所提供的一种驱动校准电路结构示意图。如图2所示，本公开提供的驱动校准电路包括：第一时间确定模块11、第二时间确定模块12及校准模块13。

其中，所述第一时间确定模块11的时钟输入端及信号输入端均用于输入时钟信号，所述第一时间确定模块11的输出端与所述校准模块13的第一输入端连接，以向所述校准模块13输出所述时钟信号的单位间隔对应的第一时间长度；

所述第二时间确定模块12的时钟输入端用于输入时钟信号，所述第二时间确定模块12的信号输入端用于输入数据信号，所述第二时间确定模块12的输出端与所述校准模块13的第二输入端连接，以向所述校准模块13输出在所述单位间隔内，所述数据信号的第一变化沿与所述时钟信号的第二变化沿间的第二时间长度；

所述校准模块13，用于根据所述第一时间长度及所述第二时间长度，对所述数据信号或所述时钟信号进行校准，以使所述数据信号与所述时钟信号间的时间偏移量在预设范围内，并输出校准后的数据信号及时钟信号。

其中，第一变化沿及第二变化沿，可以分别为数据信号及时钟信号的有效沿。比如，第一变化沿为数据信号由低电平变化为高电平的变化沿，第二变化沿为时钟信号由高电平变化为低电平时的变化沿；或者，第一变化沿为数据信号由高电平变化为低电平的变化沿，第二变化沿为时钟信号由低电平变化为高电平时的变化沿；或者，第一变化沿为数据信号由低电平变化为高电平的变化沿，第二变化沿为时钟信号由低电平变化为高电平时的变化沿等等，本公开对此不做限定。

需要说明的是，由图1a可知，若第一变化沿与第二变化沿相同，那么第二时间长度即为setup margin，若第一变化沿与第二变化沿不同，那么第二时间长度即为setupmargin。

另外，预设范围为一个数值，或者一个数据范围，当数据信号的第一变化沿与时钟信号的第二变化沿间的时间间隔位于该预设范围内时，既可以保证数据信号可以被可靠写入帧存储器，又不会出现帧存储器对应的读写指针重合。

本公开中，驱动校准电路在接收到数据信号后，首先将时钟信号输入第一时间确定模块11，之后第一时间确定模块11即可确定时钟信号的单位间隔对应的第一时间长度。同时，将数据信号输入第二延时模块12，之后第二时间确定模块12即可确定在单位间隔内，数据信号的第一变化沿与时钟信号的第二变化沿间的第二时间长度。

校准模块15，在接收到第一时间长度及第二时间长度后，即可根据第一时间长度及第二时间长度，确定数据信号与时钟信号间的时间偏移，进而基于期望的时间偏移，对数据信号或时钟信号进行校准，以使校准后的数据信号与时钟信号间的时间偏移量在预设范围内。也就是使得校准后的数据信号与时钟信号间的保证足够的余量，从而保证驱动的可靠性和准确性。

可选的，校准模块15，可以根据期望的时间偏移及数据信号与时钟信号间实际的时间偏移，对数据信号进行延迟或对时钟信号进行延迟，以使处理后的时钟信号与数据信号间的时间偏移量在预设范围内。

举例来说，若数据信号与时钟信号间的setup margin较小，那么则可以将时钟信号进行延迟；或者，若数据信号与时钟信号间的hold margin较小，那么则可以将数据信号进行延迟。从而使得校准后的数据信号(如图中的Dout1、Dout2、Dout3、Dout4等)与时钟信号(Clk out)间的时间偏移量如图1b所示。

本公开提供的驱动校准电路，首先通过第一时间确定模块和第二时间确定模块，分别确定时钟信号的单位间隔对应的第一时间长度、及数据信号间的第一变化沿与时钟信号的第二变化沿间的第二时间长度，之后再通过校准模块对数据信号或时钟信号进行校准，从而使得数据信号与时钟信号间的时间偏移量在预设范围内，保证了驱动电路的可靠性和准确性。

下面结合图3，对本公开提供的驱动校准电路进行进一步的说明。图3为本公开实施例所提供的另一种驱动校准电路结构示意图。如图3所示，本公开提供的驱动校准电路包括：第一时间确定模块11(图中未示出)、第二时间确定模块12(图中未示出)及校准模块13。

其中，第一时间确定模块11，包括第一延时单元111及第一时间计算单元112，第二时间确定模块12，包括第二延时单元121及第二时间计算单元122。

第一延时单元111的输入端，分别与第一时间计算单元112的信号输入端及第二时间计算单元122的时钟输入端连接，用于输入时钟信号；

第一延时单元111的输出端与第一时间计算单元112的信号输入端连接；

第二延时单元121的输入端用于输入数据信号，第二延时单元121的输出端与第二时间计算单元122的信号输入端连接；

第一时间计算单元112的输出端与校准模块13连接，以向校准模块13输出时钟信号的单位间隔对应的第一时间长度；

第二时间计算单元122的输出端与校准模块13连接，以向校准模块13输出在单位间隔内，数据信号的第一变化沿与时钟信号的第二变化沿间的第二时间长度，之后校准模块13，即可根据第一时间长度及第二时间长度，对数据信号或所述时钟信号进行校准，以使数据信号与所述时钟信号间的时间偏移量在预设范围内，并输出校准后的数据信号及时钟信号。

其中，第一延时单元111及第二延时单元121，可以相同，也可以不同。也就是说，第一延时单元111的延时时长与第二延时单元121的延时时长可以相同也可以不同，本公开对此不做限定。

可选的，第一延时单元111及第二延时单元121，可以为计时器或者计数器等任一可以实现延时功能的器件，本公开对其实现形式不做限定。

本公开中，第一延时单元111及第二延时单元121分别对应的延时时长，可以是通过实验后确定的值。比如，第一延时单元111为计数值为N的计数器，第二延时都那样121位计数值为M的计数器。也就是说，第一延时单元111在输入端输入时钟信号后，要计N个数后，再将时钟信号通过输出端输出。第二延时单元121在输入端输入数据信号后，要计M个数后，再将数据信号通过输出端输出。即时钟信号和数据信号分别被延时了N个时间单元和M个时间单元。可选的，第一时间计算单元112和第二时间计算单元122，可以为任一可以在有效时钟沿触发时，输出与输入信号同相或反相的信号的功能器件，比如可以为D触发器等。

考虑到TCON与DDIC间的距离增加，导致的电路中引入的外部噪声或寄生电容增加，从而对输入DDIC的信号会产生影响。因此，为了确定实际输入MIPI端口中的时钟信号与数据信号间的时间偏移情况，通过利用延时单元先将时钟信号及数据信号分别进行延时，从而使得延时后的时钟信号与数据信号，分别与延时前的时钟信号相位相同或相反，之后再输入时间计算单元。由于时间计算单元在输入的时钟信号有效时，或输出与输入信号同相或反相的信号，从而根据时间计算单元输出的信号的时序及第一延时单元111和第二延时单元121分别对应的延时系数，即可确定时钟信号与数据信号在延时前的时间偏移情况。

图4为本公开实施例所提供的另一种时钟信号与数据信号示意图。如图4a所示，时钟信号延时N个时间单元后，即可与原时钟信号互为相位相反的信号，从而第一时间计算单元112即可确定第一时间长度。如图4b所示，数据信号延时M个时间单元后，即可与原时钟信号互为相位相反的信号，从而第二时间计算单元122即可确定第二时间长度。

也就是说，第一延时单元111对应的延时系数需要设为N，第二延时单元121对应的延时系数需要设为M，第一时间计算单元112及第二时间计算单元122才能准确计算出时钟信号的单位间隔对应的第一时间长度，及时钟信号与数据信号间的第二时间长度，之后校准模块13即可基于第一时间长度及第二时间长度，来确定时钟信号与数据信号间的时间偏移情况。

本公开中，如图3所示，驱动校准电路中还可以包括：分别与第一时间计算单元112的输出端、第二时间计算单元122的输出端、及校准模块13的控制端连接的控制模块14。

其中，控制模块14，用于根据第一时间计算单元112输出的第一时间长度、及第二时间计算单元122输出的第二时间长度，控制校准模块13对数据信号或时钟信号进行校准，并输出校准后的数据信号及时钟信号。

也就是说，本公开中，控制模块14首先根据第一时间计算单元112和第二时间计算单元122分别计算的第一时间长度和第二时间长度，确定需要校准的信号，及具体要校准的时间偏移量，之后再控制校准模块13对需要校准的信号进行校准。

可选的，校准模块13也可以由任一可对信号进行延迟处理的器件组成，比如可以为计数器，或计时器等，本公开对此不做限定。

在实际使用时，若通过第一延时单元111延时后的时钟信号未与原时钟信号完全实现同相或反相，或通过第二延时单元121延时后的数据信号未与原时钟信号完全实现同相或反相，那么第一时间计算单元112及第二时间计算单元122，可能就无法准确得到第一时间长度及第二时间长度。因此，本公开中，还可以根据实际情况对第一延时单元111及第二延时单元121分别对应的延时系数进行调整。

如图3所示，控制模块14还与第一延时单元111及所述第二延时单元121连接，用于对第一延时单元111及第二延时单元121的延时系数进行调整。

举例来说，若第一延时单元111原来的延时系数为K，控制模块14根据第一时间长度及第二时间长度计算后，确定时钟信号需要的延时系数为M，那么则可以将第一延时单元111对应的延时系数调整为M。

本公开提供的驱动校准电路，首先利用固定延时系数的延时单元，将数据信号及时钟信号进行延时处理，之后再利用时间计算单元，计算时钟信号的单位间隔对应的第一时间长度、及数据信号间的第一变化沿与时钟信号的第二变化沿间的第二时间长度，然后控制模块再根据第一时间长度及第二时间长度，确定需要校准的信号及校准量，并控制校准模块对数据信号或时钟信号进行校准，从而使得数据信号与时钟信号间的时间偏移量在预设范围内，保证了驱动电路的可靠性和准确性。

图5为本公开实施例所提供的一种驱动校准方法的流程示意图。该方法可以由本公开提供的DDIC执行，或者由本公开提供的驱动校准电路执行，或者，由驱动校准电路中的控制模块执行等等，本公开对此不做限定。为方便，本公开以下各实施例以该驱动校准方法由DDIC执行为例进行解释说明。

如图5所示，该驱动校准方法包括但不限于以下步骤：

步骤501，确定时钟信号的单位间隔对应的第一时间长度。

步骤502，确定在单位间隔内，数据信号的第一变化沿与时钟信号的第二变化沿间的第二时间长度。

步骤503，根据第一时间长度及第二时间长度，对数据信号或时钟信号进行校准，以使数据信号与时钟信号间的时间偏移量在预设范围内。

其中，时钟信号的单位间隔、第一变化沿、第二变化沿及预设范围等的含义及说明，可以参照本公开驱动任一实施例的详细描述，此处不再赘述。

本公开中，DDIC在确定了第一时间长度及第二时间长度后，即可根据第一时间长度与第二时间长度间的关系，来确定需要校准的信号及对应需要校准的量，进而再将需要校准的信号进行校准，以使得校准后的数据信号与时钟信号间的时间偏移量在预设范围内。

具体的，为例确定第一时间长度及第二时间长度，DDCI可以利用延时单元，将时钟信号及数据信号分别进行延时，之后再利用未延时的时钟信号作为触发时钟，来获取延时后的信号，并根据延时后的信号的相位来确定延时前的数据信号与时钟信号间的时间偏移量。

可选的，可以将时钟信号通过第一延时单元输入第一时间计算单元的信号输入端，再将时钟信号输入第一时间计算单元的时钟输入端，以获取第一时间计算单元的输出信号；在第一时间计算单元的输出信号与时钟信号未满足第一关系的情况下，对第一延时模块的延时系数进行更新，直至第一时间计算单元的输出信号与时钟信号满足所述第一关系；根据第一延时单元的第一延时系数，确定第一时间长度。

其中，第一延时单元及第一时间计算单元可能的实现形式，可以参照本公开任一实施例的详细描述，此处不再赘述。

另外，由于第一时间计算单元的输出信号与第一时间单元的输入信号之间可能为同相或者反相关系，从而第一关系，即可反应延时后的时钟信号与原时钟信号间的相位关系。可选的，第一关系可以为同相、或者反相等，本公开对此不做限定。

举例来说，若第一关系为反相关系，第一延时单元为计数器，第一时间计算单元为D触发器。那么时钟信号在经过第一延时单元延时后，若第一延时系数与第一延时单元的时间单位的乘积，与时钟信号的单位间隔的时长相等，也就是说时钟信号被延迟了一个单位间隔，那么第一时间计算单元输出的信号就与时钟信号可以满足反相关系。而若时钟信号未被延迟一个单位间隔、或者延迟的时长大于一个单位间隔，那么第一时间计算单元输出的信号就与时钟信号就不满足反相关系。

例如图4a所示的，若延时后的时钟信号为图4a中的“CLK@3^th delay”信号，也就是说，时钟信号被延时了3个第一延时单元的时间单位，那么该延时后的时钟信号经过第一时间计算单元输出后，与原时钟信号必定不满足反相关系，从而可以修改第一延时单元的第一延时系数直至使得延时后的信号如图4a中的“CLK@N^th delay”信号。

类似的，也可以通过将数据信号通过第二延时单元输入第二时间计算单元的信号输入端；将时钟信号输入第二时间计算单元的时钟输入端，以获取第二时间计算单元的输出信号；在第二时间计算单元的输出信号与数据信号未满足第二关系的情况下，对第二延时单元的延时系数进行更新，直至第二时间计算单元的输出信号与所述数据信号满足第二关系；最后再根据第二延时单元的第二延时系数，确定第二时间长度。

其中，第二延时单元及第二时间计算单元可能的实现形式，可以参照本公开任一实施例的详细描述，此处不再赘述。

另外，由于第二时间计算单元的输出信号与第二时间单元的输入信号之间可能为同相或者反相关系，从而第二关系，即可反应延时后的数据信号与原时钟信号间的相位关系。可选的，第二关系可以为同相、或者反相等，本公开对此不做限定。

举例来说，若第二关系为反相关系，第二延时单元为计数器，第二时间计算单元为D触发器。那么数据信号在经过第二延时单元延时后，若第二延时系数与第二延时单元的时间单位的乘积，与时钟信号与数据信号间的setup margin相等，也就是说时数据信号被延迟后与时钟信号反相了，那么第二时间计算单元输出的信号就与原时钟信号可以满足反相关系。而若延迟后的数据信号未与原时钟信号反相，比如被延迟的时长小于setup margin，或者大于setup margin，那么第一时间计算单元输出的信号就与时钟信号就不满足反相关系。

例如图4b所示的，若延时后的数据信号为图4b中的“DATA @2^nd delay”信号，也就是说，数据信号被延时了2个第二延时单元的时间单位，那么该延时后的数据信号经过第二时间计算单元输出后，与原时钟信号必定不满足反相关系，从而可以修改第二延时单元的第二延时系数直至使得延时后的信号如图4a中的“DTAT@M^th delay”信号。

可选的，若第一延时单元与第二延时单元相同，也就是说，第一延时单元的时间单位与第二延时单元的时间单位相同，比如都为X皮秒(ps)，那么DDIC也可以根据第一延时系数及第二延时系数，对数据信号或时钟信号进行校准。

举例来说，若预设范围的取值为时钟信号单位间隔的一半。那么DDIC可以根据以下规则，将数据信号或时钟信号进行校准：

在第二延时系数大于第三延时系数的情况下，根据第二延时系数与第三延时系数的差值、及第二延时单元的时间单位，将数据信号进行延迟；或者，

在第二延时系数小于第三延时系数的情况下，根据第三延时系数与第一延时系数的差值、及第二延时单元的时间单位，将时钟信号进行延迟；或者，

在第二延时系数等于第三延时系数的情况下，保持数据信号与时钟信号不变；

其中，第三延时系数为所述第一延时系数的一半。

举例来说，如图6为本公开实施例所提供的又一种数据信号与时钟信号示意图。其中，时钟信号的单位间隔对应的第一延时系数为N，数据信号延时后与时钟信号满足第二关系时对应的第二延时系数为M，第三延时系数及预设的范围均为N/2。如图6所示，若数据信号为图6中的“DATA1”，也就是说M>N/2，那么由图6可以确定，数据信号需要延时的时长可以根据式(1)确定：

M-(M-N/2)＝N/2 (1)

而若数据信号为图6中的“DATA2”，也就是说M<N/2，那么由图6可以确定，可以将时钟信号进行延迟，且时钟信号需要延时的时长可以根据式(2)确定：

M+(N/2-M)＝N/2 (2)

需要说明的是，通过式(1)或(2)确定的数值，为以第一延时单元或第二延时单位进行延时时，需要使用的延时单元数量，或者延时单元需要计数的次数，具体的延时时间长度，还需要根据式(1)或(2)确定的数值与第一延时单元(或第二延时单元)对应的时间单位来确定。比如第一延时单元(或第二延时单元)对应的时间单位为X ps，那么数据信号或时钟信号需要校准的时间偏移量为：(N/2)*X(ps)。

或者，若第一延时单元与第二延时单元不同，也就是说，第一延时单元的时间单位与第二延时单元的时间单位不同，比如第一延时单元的时间单位为Xps，第二延时单元的时间单位为Yps，其中X与Y取值不同。那么DDIC还可以根据以下规则，将数据信号或时钟信号进行校准：

在第二时间长度大于第三时间长度的情况下，根据第二时间长度与第三时间长度的差值，将数据信号进行延迟；或者，

在第二时间长度小于第三时间长度的情况下，根据第三时间长度与第一时间长度的差值，将时钟信号进行延迟；或者，

在第二时间长度等于第三时间长度的情况下，保持数据信号与时钟信号不变；

其中，第三时间长度为第一时间长度的一半。

该情况下的校准过程及实现方式，可以参照上述实施例的详细描述，此处不再赘述。

本实施例中，在驱动过程中首先确定时钟信号的单位间隔对应的第一时间长度，之后再确定数据信号的第一变化沿与所述时钟信号的第二变化沿间的第二时间长度，然后再根据第一时间长度及第二时间长度，确定要校准的信号及需要校准的量，进而再对需要校准的信号进行校准，从而使得数据信号与时钟信号间的时间偏移量在预设范围内，保证了驱动电路的可靠性和准确性。

图7为本公开实施例所提供的一种驱动校准装置的结构示意图。如图7所示，该装置700，包括：第一确定模块71、第二确定模块72及处理模块73。

其中，第一确定模块71，用于确定时钟信号的单位间隔对应的第一时间长度；

第二确定模块72，用于确定在所述单位间隔内，数据信号的第一变化沿与所述时钟信号的第二变化沿间的第二时间长度；

处理模块73，用于根据所述第一时间长度及所述第二时间长度，对所述数据信号或所述时钟信号进行校准，以使所述数据信号与所述时钟信号间的时间偏移量在预设范围内。

可选的，上述第一确定模块71，具体用于：

将所述时钟信号通过第一延时单元输入第一时间计算单元的信号输入端；

将所述时钟信号输入所述第一时间计算单元的时钟输入端，以获取所述第一时间计算单元的输出信号；

在所述第一时间计算单元的输出信号与所述时钟信号未满足第一关系的情况下，对所述第一延时模块的延时系数进行更新，直至所述第一时间计算单元的输出信号与所述时钟信号满足所述第一关系；

根据所述第一延时单元的第一延时系数，确定所述第一时间长度。

可选的，上述第二确定模块72，具体用于：

将所述数据信号通过第二延时单元输入第二时间计算单元的信号输入端；

将所述时钟信号输入所述第二时间计算单元的时钟输入端，以获取所述第二时间计算单元的输出信号；

在所述第二时间计算单元的输出信号与所述数据信号未满足第二关系的情况下，对所述第二延时单元的延时系数进行更新，直至所述第二时间计算单元的输出信号与所述数据信号满足第二关系；

根据所述第二延时单元的第二延时系数，确定所述第二时间长度。

可选的，所述第一延时单元与所述第二延时单元相同，上述处理模块73还用于：

根据所述第一延时系数及所述第二延时系数，对所述数据信号或所述时钟信号进行校准。

可选的，上述处理模块73具体用于：

在所述第二延时系数大于第三延时系数的情况下，根据所述第二延时系数与所述第三延时系数的差值、及所述第二延时单元的时间单位，将所述数据信号进行延迟；或者，

在所述第二延时系数小于所述第三延时系数的情况下，根据所述第三延时系数与所述第一延时系数的差值、及所述第二延时单元的时间单位，将所述时钟信号进行延迟；或者，

在所述第二延时系数等于所述第三延时系数的情况下，保持所述数据信号与所述时钟信号不变；

其中，所述第三延时系数为所述第一延时系数的一半。

可选的，上述处理模块73具体用于：

在所述第二时间长度大于第三时间长度的情况下，根据所述第二时间长度与所述第三时间长度的差值，将所述数据信号进行延迟；或者，

在所述第二时间长度小于所述第三时间长度的情况下，根据所述第三时间长度与所述第一时间长度的差值，将所述时钟信号进行延迟；或者，

在所述第二时间长度等于所述第三时间长度的情况下，保持所述数据信号与所述时钟信号不变；

其中，所述第三时间长度为所述第一时间长度的一半。

本公开实施例的驱动校准装置，在驱动过程中首先确定时钟信号的单位间隔对应的第一时间长度，之后再确定数据信号的第一变化沿与所述时钟信号的第二变化沿间的第二时间长度，然后再根据第一时间长度及第二时间长度，确定要校准的信号及需要校准的量，进而再对需要校准的信号进行校准，从而使得数据信号与时钟信号间的时间偏移量在预设范围内，保证了驱动电路的可靠性和准确性。

基于上述实施例提供的驱动校准电路，本公开实施例还可以提供一种显示驱动集成电路DDIC，上述对页面的显示方法实施例的解释说明，也适用于本实施例的DDIC，故在此不再赘述。

基于上述实施例提供的DDIC，本公开实施例还可以提供一种设备。图8为本公开实施例提供的设备结构示意图。如图8所述，该设备中包括DDIC81及显示面板82。

DDIC81中可以包括如上述实施例中的驱动校准电路，通过对数据信号或时钟信号进行校准，以使数据信号与时钟信号间的时间偏移量在预设范围内，之后再利用校准后的数据信号对显示面板82进行驱动显示。

本公开实施例的设备，DDIC在驱动显示面板前首先确定时钟信号的单位间隔对应的第一时间长度，之后再确定数据信号的第一变化沿与所述时钟信号的第二变化沿间的第二时间长度，然后再根据第一时间长度及第二时间长度，确定要校准的信号及需要校准的量，进而再对需要校准的信号进行校准，从而使得数据信号与时钟信号间的时间偏移量在预设范围内，保证了驱动电路的可靠性和准确性。

在本说明书的描述中，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括至少一个该特征。在本公开的描述中，“多个”的含义是至少两个，例如两个，三个等，除非另有明确具体的限定。

尽管上面已经示出和描述了本公开的实施例，可以理解的是，上述实施例是示例性的，不能理解为对本公开的限制，本领域的普通技术人员在本公开的范围内可以对上述实施例进行变化、修改、替换和变型。

Claims

1.一种驱动校准电路，其特征在于，包括：第一时间确定模块、第二时间确定模块及校准模块；

2.如权利要求1所述的电路，其特征在于，所述第一时间确定模块，包括第一延时单元及第一时间计算单元，所述第二时间确定模块，包括第二延时单元及第二时间计算单元；

其中，所述第一延时单元的输入端，分别与所述第一时间计算单元的时钟输入端及所述第二时间计算单元的时钟输入端连接，用于输入时钟信号；

所述第一延时单元的输出端与所述第一时间计算单元的信号输入端连接；

所述第二延时单元的输入端用于输入所述数据信号，所述第二延时单元的输出端与所述第二时间计算单元的信号输入端连接。

3.如权利要求2所述的电路，其特征在于，还包括：分别与所述第一时间计算单元的输出端、所述第二时间计算单元的输出端、及所述校准模块的控制端连接的控制模块；

所述控制模块，用于根据所述第一时间计算单元输出的第一时间长度、及所述第二时间计算单元输出的第二时间长度，控制所述校准模块对所述数据信号或所述时钟信号进行校准，并输出校准后的数据信号及时钟信号。

4.如权利要求3所述的电路，其特征在于，

所述控制模块还与所述第一延时单元及所述第二延时单元连接，用于对所述第一延时单元及所述第二延时单元的延时系数进行调整。

5.一种驱动校准方法，其特征在于，包括：

确定时钟信号的单位间隔对应的第一时间长度；

6.如权利要求5所述的方法，其特征在于，所述确定所述时钟信号的单位间隔对应的第一时间长度，包括：

7.如权利要求5所述的方法，其特征在于，所述确定在所述单位间隔内，数据信号的第一变化沿与所述时钟信号的第二变化沿间的第二时间长度，包括：

8.如权利要求6或7所述的方法，其特征在于，所述第一延时单元与所述第二延时单元相同，所述根据所述第一时间长度及所述第二时间长度，对所述数据信号或所述时钟信号进行校准，包括：

9.如权利要求8所述的方法，其特征在于，所述根据所述第一延时系数及所述第二延时系数，对所述数据信号或所述时钟信号进行校准，包括：

其中，所述第三延时系数为所述第一延时系数的一半。

10.如权利要求5-7任一所述的方法，其特征在于，所述根据所述第一时间长度及所述第二时间长度，对所述数据信号或所述时钟信号进行校准，包括：

其中，所述第三时间长度为所述第一时间长度的一半。

11.一种驱动校准装置，其特征在于，包括：

12.一种显示驱动集成电路DDIC，其特征在于，包括如权利要求1-4任一所述的驱动校准电路。

13.一种设备，其特征在于，包括互相连接的DDIC及显示面板；

其中，所述DDIC，用于通过执行如权利要求5-10任一所述的方法，以对数据信号或时钟信号进行校准，并基于校准后的数据信号及时钟信号驱动所述显示面板显示。