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CN115472588A - 电子封装件及其制法 - Google Patents

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CN115472588A
CN115472588A CN202111418532.3A CN202111418532A CN115472588A CN 115472588 A CN115472588 A CN 115472588A CN 202111418532 A CN202111418532 A CN 202111418532A CN 115472588 A CN115472588 A CN 115472588A
Authority
CN
China
Prior art keywords
conductive
layer
electronic package
electronic
circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202111418532.3A
Other languages
English (en)
Inventor
邱志贤
张克维
蔡文荣
尤哲伟
陈嘉扬
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Siliconware Precision Industries Co Ltd
Original Assignee
Siliconware Precision Industries Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from TW110134239A external-priority patent/TWI830062B/zh
Application filed by Siliconware Precision Industries Co Ltd filed Critical Siliconware Precision Industries Co Ltd
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Abstract

本发明涉及一种电子封装件及其制法，包括于具有线路层的承载结构的其中一侧配置导电结构与包覆该导电结构的封装层，而于另一侧配置电子元件，以经由该封装层增加该承载结构的刚性，解决该电子封装件因依功能需求而需增大体积所产生的翘曲或波浪状变形等问题。

Description

电子封装件及其制法
技术领域
本发明有关一种半导体装置，尤指一种电子封装件及其制法。
背景技术
随着高速运算应用的终端产品于现今蓬勃发展(如自动驾驶、超级电脑或行动装置等)，覆晶球栅阵列(Flip Chip Ball grid array，简称FCBGA)形式的封装结构中的芯片(IC)尺寸与封装体外观尺寸也日益增加。
图1为现有半导体封装件1的剖面示意图。如图1所示，该半导体封装件1包括一封装基板10、以覆晶方式安装于该封装基板10上侧的单芯片系统(System on Chip，缩写SoC)型半导体芯片11、以覆晶方式安装于该封装基板10上侧的芯片模块12、以及多个植设于该封装基板10下侧的焊球16，并可依需求于该封装基板10下侧配置如电容的电子元件17。
现有半导体封装件1依功能需求而需增大体积，因而容易发生翘曲(warpage)或波浪状(wavy)变形等问题，故目前通常会使用下列方式克服：
第一种方式，将该封装基板10采用具有较厚核心层(core)的线路结构，以提供足够的刚性。
第二种方式，于该封装基板10的上侧配置一金属强固件(stiffener)(图未示)，以提供额外的刚性。
第三种方式，于该封装基板10的上侧配置至少一散热件13。例如，该散热件13的顶片130经由导热介面材(Thermal Interface Material，简称TIM)14设于该半导体芯片11的非作用面11b上，且该散热件13的支撑脚131通过粘着层15架设于该封装基板10上。
然而，上述方式均会衍生如下问题：
于第一种方式中，该封装基板10的厚度会增厚，使该电子元件17距离该半导体芯片11过远，导致该半导体封装件1的整体电性效能下降。
于第二种方式中，该强固件的配置会增加制作该半导体封装件1的成本，且该封装基板10需扩增用以配置该强固件的布设区域，使该半导体封装件1的整体尺寸增加。
于第三种方式中，该散热件13的散热能力会受限于该导热介面材14的传热能力，且会增加制作该半导体封装件1的成本。另一方面，因经由该散热件13增强该封装基板10的刚性，故于后续制程中无法直接配置终端产品的系统端的散热鳍片。
再者，基于上述方式的缺陷，业界甚至于采用降低电气与散热效能等方式，以取代第一至第三种方式，虽可避免上述问题，但却也使该半导体封装件1难以满足多功能需求。
因此，如何克服上述现有技术的种种问题，实已成目前亟欲解决的课题。
发明内容
鉴于上述现有技术的种种缺陷，本发明提供一种电子封装件及其制法，可解决电子封装件因依功能需求而需增大体积所产生的翘曲或波浪状变形等问题。
本发明的电子封装件，包括：具有线路层的承载结构，其具有相对的第一侧与第二侧；导电结构，其设于该承载结构的第一侧上且电性连接该线路层；封装层，其设于该承载结构的第一侧上并包覆该导电结构，且令该导电结构的部分表面外露于该封装层；以及电子元件，其设于该承载结构的第二侧上且电性连接该线路层。
前述的电子封装件中，该导电结构包含结合该线路层的导电柱。例如，该导电柱的端面外露于该封装层。或者，该导电柱经由导电体结合该线路层。
前述的电子封装件中，还包括嵌埋于该封装层中的功能垫，且该功能垫结合该线路层。例如，该功能垫的部分表面外露于该封装层。
前述的电子封装件中，该导电结构包含焊球。例如，该焊球凸出该封装层。
前述的电子封装件中，该导电结构包含线路块。例如，该线路块包含至少一电性连接该线路层的导电柱，且该导电柱的端面外露于该封装层。或者，该线路块包含至少一电性连接该线路层的线路部，且该线路部的部分表面外露于该封装层。
本发明亦提供一种电子封装件的制法，包括：提供一导电架，其包含一板体及多个分离设于该板体上的导电柱；将该导电架设置于一具有线路层的承载结构上，其中，该导电架以其多个导电柱经由导电体结合于该线路层上；形成封装层于该承载结构上，以包覆该多个导电柱及该导电体，且令该导电架的板体外露于该封装层；移除该板体，令该导电柱的端面外露于该封装层，其中，该导电柱与该导电体作为导电结构；以及配置至少一电子元件于该承载结构上，且该电子元件电性连接该线路层。
前述的制法中，该导电架还包含功能垫，以于移除该板体后，该功能垫的部分表面外露于该封装层。
本发明还提供一种电子封装件的制法，包括：提供一具有线路层的承载结构；形成多个导电结构于该承载结构的线路层上；形成封装层于该承载结构上，以包覆该多个导电结构，且令该导电结构的部分表面外露于该封装层；以及配置至少一电子元件于该承载结构上，且该电子元件电性连接该线路层。
本发明又提供一种电子封装件的制法，包括：提供一导电架，其包含一板体及多个分离设于该板体上的导电柱；形成封装层于该板体上，以令该封装层包覆该多个导电柱；形成一具有线路层的承载结构于该封装层上，以令该线路层经由导电体电性连接该多个导电柱；移除该板体，令该导电柱的端面外露于该封装层，其中，该导电柱与该导电体作为导电结构；以及配置至少一电子元件于该承载结构上，且该电子元件电性连接该线路层。
前述的电子封装件及其制法中，还包括于该封装层中嵌埋另一电性连接该线路层的电子元件。
前述的电子封装件及其制法中，还包括于该承载结构的第二侧上设置金属架，且该金属架环绕及遮盖该电子元件。
由上可知，本发明的电子封装件及其制法中，主要经由该封装层增加该承载结构的刚性，因而无需配置如现有技术的散热件、强固件或如现有技术的增厚该承载结构，以轻易解决该电子封装件因依功能需求而需增大体积所产生的翘曲或波浪状变形等问题，故相比于现有技术，本发明的电子封装件不仅可克服翘曲或波浪状形等问题，且可提升电性效能与散热能力、降低制作该电子封装件的成本、及缩减该电子封装件的整体尺寸。
附图说明
图1为现有半导体封装件的剖面示意图。
图2A至图2E为本发明的电子封装件的制法的第一实施例的剖视示意图。
图2E-1、图2E-2及图2E-3为图2E的其它实施例的剖视示意图。
图3为本发明的电子封装件的制法的第二实施例的剖视示意图。
图4A至图4B为本发明的电子封装件的制法的第三实施例的剖视示意图。
图5A至图5C为本发明的电子封装件的制法的第四实施例的剖视示意图。
图6A至图6C为本发明的电子封装件的制法的第五实施例的剖视示意图。
图7A至图7B为本发明的电子封装件的制法的第六实施例的剖视示意图。
附图标记说明
1:半导体封装件
10:封装基板
11:半导体芯片
11b,21b,22b:非作用面
12:芯片模块
13:散热件
130:顶片
131:支撑脚
14:导热介面材
15:粘着层
16:焊球
17:电子元件
2,3,4,5,6,7:电子封装件
2a:导电架
20,50:承载结构
20a,50a:第一侧
20b,50b:第二侧
200,500:线路层
201:绝缘基体
202:防焊层
21,61:第一电子元件
21a,22a:作用面
210,220:电极垫
211,221,510:导电凸块
22,42:第二电子元件
222:底胶
23,331:导电柱
23a,23b:端面
230,530:导电体
24:板体
240:凹部
25,45:封装层
25a:第一表面
25b:第二表面
27:功能垫
28:被动元件
29,29a,39,49,59:导电结构
31:导电元件
32:底胶
33:绝缘部
330:线路部
49:强化结构
501:介电层
512:结合层
600:凹槽
79,79a:金属架
790:支撑脚
791:盖板。
具体实施方式
以下经由特定的具体实施例说明本发明的实施方式，本领域技术人员可由本说明书所揭示的内容轻易地了解本发明的其他优点及功效。
须知，本说明书附图所绘示的结构、比例、大小等，均仅用以配合说明书所揭示的内容，以供本领域技术人员的了解与阅读，并非用以限定本发明可实施的限定条件，故不具技术上的实质意义，任何结构的修饰、比例关系的改变或大小的调整，在不影响本发明所能产生的功效及所能达成的目的下，均应仍落在本发明所揭示的技术内容得能涵盖的范围内。同时，本说明书中所引用的如“上”、“第一”、“第二”及“一”等的用语，亦仅为便于叙述的明了，而非用以限定本发明可实施的范围，其相对关系的改变或调整，在无实质变更技术内容下，当亦视为本发明可实施的范畴。
图2A至图2E为本发明的电子封装件2的第一实施例的制法的剖视示意图。
如图2A所示，提供一导电架2a，其包含一板体24及多个分离设于该板体24上的导电柱23。
于本实施例中，该板体24与导电柱23为一体成形。例如，以蚀刻、雷射或其它方式移除一金属板的部分材料，以形成该导电架2a，其形成有用以间隔各该导电柱23的凹部240。
如图2B所示，将该导电架2a设置于一承载结构20上，且设置至少一第一电子元件21于该承载结构20上。
于本实施例中，该承载结构20具有相对的第一侧20a与第二侧20b，且该承载结构20例如为具有核心层的封装基板(substrate)或无核心层(coreless)式封装基板，其具有一绝缘基体201与结合该绝缘基体201的线路层200，该线路层200例如为扇出(fan out)型重布线路层(redistribution layer，简称RDL)，并可依需求形成防焊层202于该第一侧20a与第二侧20b上，其中，该承载结构20内部布设有线路层(图略)以导通该第一侧20a与第二侧20b上的线路层200。例如，该承载结构20为具有核心层的封装基板，且形成该线路层200的材料例如为铜，而形成该绝缘基体201的材料例如为聚对二唑苯(Polybenzoxazole，简称PBO)、聚酰亚胺(Polyimide，简称PI)、预浸材(Prepreg，简称PP)等的介电材。应可理解地，该承载结构亦可为其它可供承载如芯片等电子元件的承载单元，例如导线架(lead frame)或硅中介板(silicon interposer)，并不限于上述。
再者，该第一电子元件21设于该承载结构20的第一侧20a上，且该第一电子元件21为主动元件、被动元件或其二者组合等，其中，该主动元件例如为半导体芯片，且该被动元件例如为电阻、电容及电感。例如，该第一电子元件21具有相对的作用面21a与非作用面21b，其作用面21a的电极垫210经由多个如焊锡材料的导电凸块211以覆晶方式设于该线路层200上并电性连接该线路层200；或者，该第一电子元件21的电极垫210可经由多个焊线(图略)以打线方式电性连接该线路层200；亦或，该第一电子元件21的电极垫210可直接电性连接该线路层200。然而，有关该第一电子元件21电性连接该承载结构20的方式不限于上述。
另外，该导电架2a以其导电柱23的端面23a经由如焊锡材的导电体230结合至该承载结构20的第一侧20a的线路层200上。
如图2C所示，形成一封装层25于该承载结构20的第一侧20a上，以包覆该第一电子元件21与该些导电柱23及导电体230，且令该导电架2a的板体24外露于该封装层25。
于本实施例中，该封装层25具有相对的第一表面25a与第二表面25b，且其以第一表面25a结合于该承载结构20的第一侧20a(或防焊层202)上，并令该板体24外露于该封装层25的第二表面25b。例如，可进行整平制程，以令该封装层25的第二表面25b齐平该板体24的表面，使该板体24的表面外露于该封装层25。具体地，可经由研磨方式进行该整平制程，以移除该封装层25的部分材料。
再者，形成于该封装层25的材料例如为聚酰亚胺(polyimide，简称PI)、干膜(dryfilm)、环氧树脂(epoxy)或封装材(molding compound)等绝缘材，但并不限于上述。例如，可采用压合(lamination)或模压(molding)等方式将该封装层25形成于该承载结构20的第一侧20a上。
另外，该封装层25填入该第一电子元件21与该承载结构20的第一侧20a的间以包覆该些导电凸块211；或者，可先填充底胶(图略)于该第一电子元件21与该承载结构20的第一侧20a之间以包覆该些导电凸块211，再使该封装层25包覆该底胶。
如图2D所示，进行整平制程，以移除该导电架2a的板体24及部分该封装层25，令该导电柱23的端面23b与该封装层25的第二表面25b共平面(即两者齐平)，使该导电柱23的端面23b外露于该封装层25的第二表面25b，其中，该导电柱23与该导电体230作为导电结构29。
于本实施例中，采用研磨、蚀刻、烧灼、切除或其它适合方式移除该板体24及部分该封装层25，使该导电柱23的端面23b外露于该封装层25，从而供后续进行电子电路的相关导路配置。
如图2E所示，配置至少一第二电子元件22于该承载结构20的第二侧20b上，以获取所需的电子封装件2。
于本实施例中，该第二电子元件22为主动元件、被动元件或其二者组合等，其中，该主动元件例如为半导体芯片，且该被动元件例如为电阻、电容及电感。例如，该第二电子元件22为单芯片系统(System on Chip，缩写SoC)型半导体芯片，其具有相对的作用面22a与非作用面22b，且该第二电子元件22以其作用面22a上的电极垫220经由多个如焊锡材料的导电凸块221采用覆晶方式设于该线路层200上并电性连接该线路层200，再以底胶222包覆形成于该第二电子元件22与该承载结构20的第二侧20b的间以包覆该些导电凸块221；或者，该第二电子元件22的电极垫220可经由多个焊线(图略)以打线方式电性连接该线路层200。抑或，该第二电子元件22的电极垫220可直接接触该线路层200。然而，有关该第二电子元件22电性连接该承载结构20的方式不限于上述。
再者，于后续制程中，该电子封装件2可经由该些导电柱23的端面23b以焊球(图未示)接置于一电路板(图未示)上。
另外，于其它实施例中，该导电架2a亦可选择于该板体24上配置有至少一经由导电体230结合该线路层200的功能垫(E-pad)27(取代第一电子元件21)，如图2E-1所示，以于移除该板体24后，使该功能垫27外露于该封装层25的第二表面25b，供作为散热用及强化支撑。或者，该功能垫27可完全埋设于该封装层25中而未外露于该封装层25的第二表面25b，如图2E-3所示，以作为散热及强化支撑，防止封装体形变用。
另外，该承载结构20的第二侧20b上可依需求配置至少一被动元件28。
于其它实施例中，如图2E-2所示，该电子封装件2亦可采用如焊球的导电结构29a取代该导电架2a及该导电体230的配置，且该承载结构20的第一侧20a上可依需求省略该第一电子元件21的配置。例如，该导电结构29a凸出该封装层25的第二表面25b，以供接置于一如电路板的电子装置(图未示)上。
因此，本发明的制法主要经由该封装层25增加该承载结构20的刚性，因而无需配置如现有技术的散热件、强固件或如现有技术的增厚该承载结构20的核心层，以轻易解决该电子封装件2因依功能需求而需增大体积所产生的翘曲(warpage)或波浪状(wavy)变形等问题，故相比于现有技术，本发明的电子封装件2不仅可克服翘曲或波浪状形等问题，且能提升电性效能与散热能力、降低制作该电子封装件2的成本、及缩减该电子封装件2的整体尺寸。
图3为本发明的电子封装件3的第二实施例的制法的剖面示意图。本实施例与第一实施例的差异在于导电结构39的设计，故以下不再赘述相同处。
如图3所示，首先，于图2B所示的制程中，以多个如线路块的导电结构39取代导电架2a与导电体230，使该多个导电结构39相互间隔配置于该承载结构20的第一侧20a上。
于本实施例中，该线路块为基板(substrate)实施例，其具有一绝缘部33及至少一嵌埋于该绝缘部33中的导电柱331。例如，该导电柱331为如铜柱的金属柱，且形成该绝缘部33的材料如聚酰亚胺(polyimide，简称PI)、干膜(dry film)、如环氧树脂(epoxy)的封装胶体或封装材(molding compound)，其可用压合(lamination)或模压(molding)的方式形成者，但不限于上述。
再者，于该线路块的另一实施例中，该绝缘部33内亦可形成有线路部330，如扇出(fan out)型重布线路层(redistribution layer，简称RDL)形式。
应可理解地，该线路块亦可采用半导体基部，其含有如硅(Si)、玻璃或其它适当基材，以替代该绝缘部33。
另外，该承载结构20采用无核心层式封装基板。
接着，采用类似图2C至图2E-2所示的制程，且于配置第二电子元件22后，可填充底胶32于该第二电子元件22与该承载结构20的第二侧20b之间以包覆导电凸块221。
再者，该线路块的导电柱331的端面或线路部330的部分表面外露于该封装层25的第二表面25b，以结合如焊锡材料的导电元件31，供接置一如电路板的电子装置(图未示)。
因此，本发明的制法主要经由该封装层25增加该承载结构20的刚性，因而无需配置如现有技术的散热件、强固件或如现有技术的增厚该承载结构20，以轻易解决该电子封装件3因依功能需求而需增大体积所产生的翘曲(warpage)或波浪状(wavy)变形等问题，故相比于现有技术，本发明的电子封装件3不仅可克服翘曲或波浪状形等问题，且能提升电性效能与散热能力、降低制作该电子封装件3的成本、及缩减该电子封装件3的整体尺寸。
图4A至图4B为本发明的电子封装件4的第三实施例的制法的剖面示意图。本实施例与第一实施例的差异在于导电结构49的设计，故以下不再赘述相同处。
如图4A所示，该导电结构49为导电柱，其以电镀、沉积或其它方式等直接形成于该承载结构20的第一侧20a的线路层200上，故可依需求调整该导电柱的高度(例如增加高度)。
如图4B所示，接着采用类以图2C至图2E-2所示的制程，以获取所需的电子封装件4，其中，可于该承载结构20的第二侧20b上配置如双倍数据率(DDR)型存储器模块的第二电子元件42，且可依需求增设强化结构(stiffener)49，如金属环、金属框或不连续金属壁等，以降低该电子封装件4的整体翘曲(warpage)程度。
因此，本发明的制法主要经由该封装层45增加该承载结构20的刚性，因而无需配置如现有技术的散热件、强固件或如现有技术的增厚该承载结构20的核心层，以轻易解决该电子封装件4因依功能需求而需增大体积所产生的翘曲(warpage)或波浪状(wavy)变形等问题，故相比于现有技术，本发明的电子封装件4不仅可克服翘曲或波浪状形等问题，且能提升电性效能与散热能力、降低制作该电子封装件4的成本、及缩减该电子封装件4的整体尺寸。
图5A至图5C为本发明的电子封装件5的制法的第四实施例的剖面示意图。本实施例与第一实施例的差异在于制程步骤顺序，故以下仅说明相异处，而不再赘述相同处。
如图5A所示，首先，以导电架2a作为承载件，以于该导电架2a的板体24上经由一结合层512结合第一电子元件21，且于该板体24上形成一封装层45，以令该封装层45包覆该第一电子元件21与该些导电柱23。
于本实施例中，该第一电子元件21以其非作用面21b经由该结合层512结合至该板体24上，且该作用面21a的电极垫210上可形成有经由多个如铜柱的导电凸块510。
再者，可采用压合方式形成该封装层45，使该封装层45覆盖该第一电子元件21与该些导电柱23，且该导电凸块510可外露于该封装层45。
如图5B所示，形成一线路结构于该封装层45上，以令该线路结构作为承载结构50，其具有相对的第一侧50a与第二侧50b，且该承载结构50以其第一侧50a结合该封装层45。
于本实施例中，于该封装层45上直接进行扇出型重布线路层的制作以形成该线路结构，使该承载结构50的绝缘基体包含多个介电层501，且该承载结构50的线路层500电性连接该导电凸块510，并于制作该线路层500时，可将部分线路(即导电盲孔或金属柱)延伸至该封装层45中以作为导电体530，从而供电性连接该导电柱23。
应可理解地，若该导电柱23接触该承载结构50的第一侧50a(如该导电柱23的端面齐平该封装层45的表面)，则该线路层500无需延伸至该封装层45中，即可接触该导电柱23，因而可省略制作该导电体530。
如图5C所示，接置一或多个第二电子元件22于该承载结构50的第二侧50b上，再移除该板体24，以形成所需的电子封装件5，其中，该导电结构59包含导电柱23与导电体530，且该结合层512外露于该封装层45。
于本实施例中，该些第二电子元件22分别为单芯片系统(SoC)型半导体芯片及双倍数据率(Double Data Rate，简称DDR)型存储器模块。
因此，本发明的制法主要经由该封装层45增加该承载结构50的刚性，因而无需配置如现有技术的散热件、强固件或如现有技术的增厚该承载结构50，以轻易解决该电子封装件5因依功能需求而需增大体积所产生的翘曲(warpage)或波浪状(wavy)变形等问题，故相比于现有技术，本发明的电子封装件5不仅可克服翘曲或波浪状形等问题，且能提升电性效能与散热能力、降低制作该电子封装件5的成本、及缩减该电子封装件5的整体尺寸。
图6A至图6C为本发明的电子封装件6的制法的第五实施例的剖面示意图。本实施例与第一实施例的差异在于第一电子元件的设计，故以下不再赘述相同处。
目前主动芯片(IC)的操作电压随着制程微缩而愈来越低，使电子产品于具有良好的效能的同时，耗电量也随的增加，甚至于该主动芯片对杂讯(noise)的敏感度更加提高。由于电容(decoupling cap)可以降低电网(power network)阻抗，进而降低电压杂讯的扰动，以提供稳定的电源品质，故电容的摆放位置需靠近该主动芯片，以降低寄生电感而达到最好的运行效果。
如图6A所示，于该承载结构20的第二侧20b上，以底胶222固定该第二电子元件22，故该底胶222占用该第二电子元件22周围的区域，使其它如集成被动元件(IntegratedPassive Device，简称IPD)的电子元件无法靠近该第二电子元件22。因此，将如IPD的第一电子元件61(即电容)配置于该承载结构20的第一侧20a上，且对应位于该第二电子元件22(即主动芯片)的下方，使该第一电子元件61可依需求靠近该第二电子元件22，即缩短该第二电子元件22与IPD(即电容)之间的距离。
于本实施例中，该第一电子元件61可完全嵌埋于该封装层25中；或者，该第一电子元件61可外露于该封装层25中，如图6B所示。
再者，为了缩短该第二电子元件22与IPD(即电容)之间的距离，可于该承载结构20的第一侧20a上形成凹槽600，如图6C所示，以置放该第一电子元件61，使该第一电子元件61(即电容)更靠近该第二电子元件22(即主动芯片)。此外更可减薄整体封装体的厚度，以应用于终端产品中可达轻薄短小的目的。
因此，本实施例主要经由将如IPD的第一电子元件61(即电容)配置于该承载结构20的第一侧20a上，以避免受到该承载结构20的第二侧20b上的底胶222的限制，因而能依需求缩短该第二电子元件22与IPD(即电容)之间的距离，故本发明的电子封装件6能大幅降低寄生电感而达到最好的运行效果。
图7A至图7B为本发明的电子封装件7的第六实施例的剖面示意图。本实施例与第三实施例的差异在于增设金属架，故以下不再赘述相同处。
如图7A所示，于该承载结构20的第二侧20b上设置一金属架79，以环绕及遮盖该第二电子元件22,42与被动元件28。
于本实施例中，该金属架79为一体成型的单一独立元件；或者，该金属架79a亦可为组合式，其包含至少一立设于该承载结构20上的支撑脚790及一架设于该支撑脚790上的盖板791，如图7B所示，以环绕及遮盖该第二电子元件22,42与被动元件28。
因此，本发明的制法主要经由该金属架79,79a的配置，以提供该第二电子元件22,42与被动元件28对于电磁干扰(Electromagnetic Interference，简称EMI)的屏蔽(shielding)效果，且亦可作为强化结构(stiffener)，以降低该电子封装件7的整体翘曲(warpage)程度。
本发明还提供一种电子封装件2,3,4,5,6,7，包括：一具有线路层200,500的承载结构20,50、至少一导电结构29,29a,39,49,59、一封装层25,45、以及至少一第二电子元件22,42。
所述的承载结构20,50具有相对的第一侧20a,50a与第二侧20b,50b。
所述的导电结构29,29a,39,49,59设于该承载结构20,50的第一侧20a,50a上且电性连接该线路层200,500。
所述的封装层25,45设于该承载结构20,50的第一侧20a,50a上并包覆该导电结构29,29a,39,49,59，且令该导电结构29,29a,39,49,59的部分表面外露于该封装层25,45。
所述的电子元件22,42设于该承载结构20,50的第二侧20b,50b上且电性连接该线路层200。
于一实施例中，该导电结构29,49,59包含结合该线路层200的导电柱23。例如，该导电柱23的端面23b外露于该封装层25,45。或者，该导电柱23经由导电体230,530结合该线路层200,500。
于一实施例中，所述的电子封装件2还包括嵌埋于该封装层25中的功能垫27，且该功能垫27结合该线路层200。例如，该功能垫27的部分表面外露于该封装层25。
于一实施例中，该导电结构29a包含焊球。例如，该焊球凸出该封装层25。
于一实施例中，该导电结构39包含线路块。例如，该线路块包含至少一电性连接该线路层200的导电柱331，该导电柱331端面外露于该封装层25。或者，该线路块包含至少一电性连接该线路层200的线路部330，该线路部330部分表面外露于该封装层25。
于一实施例中，所述的电子封装件2,4,5,6,7还包括嵌埋于该封装层25,45中的第一电子元件21,61，其电性连接该线路层200。
于一实施例中，所述的电子封装件7还包括设于该承载结构20第二侧20b上的金属架79,79a，其环绕及遮盖该第二电子元件22,42。
综上所述，本发明的电子封装件及其制法，经由该封装层增加该承载结构的刚性，因而无需配置如现有技术的散热件、强固件或如现有技术的增厚该承载结构，以轻易解决该电子封装件因依功能需求而需增大体积所产生的翘曲或波浪状变形等问题，故本发明的电子封装件不仅能克服翘曲或波浪状形等问题，且能提升电性效能与散热能力、降低制作该电子封装件的成本、及缩减该电子封装件的整体尺寸。
上述实施例仅用以例示性说明本发明的原理及其功效，而非用于限制本发明。任何本领域技术人员均可在不违背本发明的精神及范畴下，对上述实施例进行修改。因此本发明的权利保护范围，应如权利要求书所列。

Claims (20)

1.一种电子封装件，其特征在于，包括：
具有线路层的承载结构，其具有相对的第一侧与第二侧；
导电结构，其设于该承载结构的第一侧上且电性连接该线路层；
封装层，其设于该承载结构的第一侧上并包覆该导电结构，且令该导电结构的部分表面外露于该封装层；以及
电子元件，其设于该承载结构的第二侧上且电性连接该线路层。
2.如权利要求1所述的电子封装件，其特征在于，该导电结构包含结合该线路层的导电柱。
3.如权利要求2所述的电子封装件，其特征在于，该导电柱的端面外露于该封装层。
4.如权利要求2所述的电子封装件，其特征在于，该导电柱经由导电体结合该线路层。
5.如权利要求1所述的电子封装件，其特征在于，该电子封装件还包括嵌埋于该封装层中的功能垫，且该功能垫结合该线路层。
6.如权利要求5所述的电子封装件，其特征在于，该功能垫的部分表面外露于该封装层。
7.如权利要求1所述的电子封装件，其特征在于，该导电结构包含焊球。
8.如权利要求7所述的电子封装件，其特征在于，该焊球凸出该封装层。
9.如权利要求1所述的电子封装件，其特征在于，该导电结构包含线路块。
10.如权利要求9所述的电子封装件，其特征在于，该线路块包含至少一电性连接该线路层的导电柱，且该导电柱的端面外露于该封装层。
11.如权利要求9所述的电子封装件，其特征在于，该线路块包含至少一电性连接该线路层的线路部，且该线路部的部分表面外露于该封装层。
12.如权利要求1所述的电子封装件，其特征在于，该电子封装件还包括嵌埋于该封装层中且电性连接该线路层的另一电子元件。
13.如权利要求1所述的电子封装件，其特征在于，该电子封装件还包括设于该承载结构第二侧上的金属架，其环绕及遮盖该电子元件。
14.一种电子封装件的制法，其特征在于，包括：
提供一包含板体及多个分离地设于该板体上的导电柱的导电架；
将该导电架设置于一具有线路层的承载结构上，其中，该导电架以其多个导电柱经由导电体结合于该线路层上；
形成封装层于该承载结构上，以包覆该多个导电柱及该导电体，且令该导电架的板体外露于该封装层；
移除该板体，令该导电柱的端面外露于该封装层，其中，该导电柱与该导电体作为导电结构；以及
配置至少一电子元件于该承载结构上，且令该电子元件电性连接该线路层。
15.如权利要求14所述的电子封装件的制法，其特征在于，该导电架还包含功能垫，以于移除该板体后，该功能垫的部分表面外露于该封装层。
16.如权利要求14所述的电子封装件的制法，其特征在于，该制法还包括于该封装层中嵌埋另一电性连接该线路层的电子元件。
17.一种电子封装件的制法，其特征在于，包括：
提供一具有线路层的承载结构；
形成多个导电结构于该承载结构的线路层上；
形成封装层于该承载结构上，以包覆该多个导电结构，且令该导电结构的部分表面外露于该封装层；以及
配置至少一电子元件于该承载结构上，且该电子元件电性连接该线路层。
18.一种电子封装件的制法，其特征在于，包括：
提供一包含板体及多个分离设于该板体上的导电柱的导电架；
形成封装层于该板体上，以令该封装层包覆该多个导电柱；
形成一具有线路层的承载结构于该封装层上，以令该线路层经由导电体电性连接该多个导电柱；
移除该板体，令该导电柱的端面外露于该封装层，其中，该导电柱与该导电体作为导电结构；以及
配置至少一电子元件于该承载结构上，且该电子元件电性连接该线路层。
19.如权利要求17或18所述的电子封装件的制法，其特征在于，该制法包括于该封装层中嵌埋另一电性连接该线路层的电子元件。
20.如权利要求17或18所述的电子封装件的制法，其特征在于，该制法还包括于该承载结构的第二侧上设置金属架，且该金属架环绕及遮盖该电子元件。
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