CN115425961B - 一种高压模拟开关阵列电路 - Google Patents

Abstract

本发明公开一种高压模拟开关阵列电路，应用于PCB板检测系统，包括：控制逻辑电路，包括地址译码器、多路与门及多个D触发器，每一与门的两输入端分别与地址译码器和外部控制芯片连接，其输出端与一D触发器连接，以根据来自地址译码器的译码结果给相应的D触发器提供时钟输入，使得该D触发器锁存并输出此时来自外部控制芯片的开关数据信号；至少一电平移位器阵列，包括多组电平移位器，以将开关数据信号移位转换为开关控制信号；至少一高压开关模拟阵列，包括多路高压模拟开关，每路高压模拟开关包括两模拟开关，两模拟开关之间的连接节点可连接一测试探针；多个栅源电压保持电路，以根据开关控制信号控制模拟开关工作。

Description

一种高压模拟开关阵列电路

技术领域

本发明涉及一种高压模拟开关阵列电路。

背景技术

目前，可用于电压、电流传输的模拟开关阵列被广泛应用，常见于各类信号收发电路和PCB板有源测试中。因PCB板的有源测试需要对板上各个引脚和层间布设大量探针进行绝缘性和导通性测试，每组探针均需要与高压测试信号源连接，则需要高压模拟开关进行上电、断电操作。在上述应用场景中，需要可单独控制的模拟开关设备数百到数千组，若使用分立器件实现相关功能，所需的电路系统成本高昂，设备体积庞大，不符合当前电路板小型化的趋势，且功耗大、可靠性低，在高压场景使用还易产生各类安全隐患。

发明内容

为解决上述技术问题，本发明提供一种高压模拟开关阵列电路，应用于PCB板检测系统，以减小设备体积，且功耗低、可靠性高。该高压模拟开关阵列电路包括有：

控制逻辑电路，包括有地址译码器、多路与门以及多个D触发器，所述地址译码器与外部控制芯片连接，每一与门的两输入端分别与地址译码器和外部控制芯片连接，其输出端与一D触发器连接，以根据来自地址译码器的译码结果给相应的D触发器提供时钟输入，使得该D触发器锁存并输出此时来自外部控制芯片的开关数据信号；

至少一电平移位器阵列，包括多组电平移位器，每组电平移位器与一D触发器连接，以将输入的开关数据信号移位转换为开关控制信号；

至少一高压模拟开关阵列，包括多路高压模拟开关，每路高压模拟开关包括两串联连接并连接于外部电源正负极之间的模拟开关，两模拟开关之间的连接节点作为连接端，可连接一PCB板有源测试探针；

多个栅源电压保持电路，每一栅源电压保持电路与一组电平移位器和一模拟开关连接，以根据开关控制信号控制模拟开关工作，从而实现对测试探针的供电和断电。

其进一步技术方案为：每一模拟开关一模拟开关包括两串联连接的开关管，每一所述栅源电压保持电路包括PMOS电流镜、源极跟随升压电路以及NMOS电流镜，所述PMOS电流镜包括第七PMOS管和第八PMOS管，所述NMOS电流镜包括第三NMOS管、第四NMOS管、第五NMOS管和第六NMOS管；

其中，所述第七PMOS管的源极和栅极分别连接电源VPP和一外部偏置电压，其漏极和第八PMOS管的源极连接，该第八PMOS管的栅极和漏极分别连接电平移位器的输出端和源极跟随升压电路的输入端，以根据来自电平移位器的开关控制信号工作，所述源极跟随升压电路的输出端连接一模拟开关中两开关管的栅极和源极，以在PMOS电流镜工作时促使开关管栅极电位跟随源极电位，保持开关管持续导通；所述第三NMOS管和第四NMOS管的源极分别连接第五NMOS管和第六NMOS管的漏极，该第五NMOS管和第六NMOS管的源极以及栅极分别连接电源VNN以及一外部偏置电压，该第三NMOS管和第四NMOS管的栅极均连接电平移位器，以根据来自电平移位器的开关控制信号工作，且所述第三NMOS管的漏极连接一模拟开关中两开关管的栅极，第四NMOS管的漏极连接两开关管的源极，以在NMOS电流镜工作时将开关管栅极电位和源极电位下拉至VNN，使栅极和源极之间的电压为零，关断开关管。

其进一步技术方案为：每一模拟开关包括第一开关管和第二开关管共两开关管，所述第一开关管和第二开关管均为超级结NMOS晶体管，所述第一开关管的栅极和源极分别和第二开关管的栅极和源极连接，并连接栅源电压保持电路，该第一开关管和第二开关管的漏极作为模拟开关的数据传输端。

其进一步技术方案为：每组电平移位器包括低转高电平移位器和高转低电平移位器，所述低转高电平移位器和高转低电平移位器均与控制逻辑电路和栅源电压保持电路连接；其中，所述低转高电平移位器用于将输入的开关数据信号移位转换为高压的开关控制信号，以使得栅源电压保持电路控制开关管持续导通，所述高转低电平移位器用于将输入的开关数据信号移位转换为负电压的开关控制信号，以使得栅源电压保持电路控制开关管关断开关数据信号开关数据信号。

其进一步技术方案为：所述高压模拟开关阵列电路还包括有与栅源电压保持电路连接，以为栅源电压保持电路提供偏置电压的偏置电位产生电路，该偏置电位产生电路用于根据外部输入基准电源产生偏置电压。

其进一步技术方案为：所述偏置电位产生电路包括高压偏置电位产生电路，该高压偏置电位产生电路包括高压启动电路和第一电压产生电路；

其中，所述高压启动电路包括PMOS管HP1、PMOS管HP2、PMOS管HP3、NMOS管HN1、NMOS管HN2和NMOS管HN3，所述PMOS管HP1的源极和NMOS管HN3的漏极连接电源VPP，该PMOS管HP1的栅极和漏极连接，并连接PMOS管HP2的源极，PMOS管HP2的栅极和漏极连接，且连接PMOS管HP3的源极，该PMOS管HP3的栅极和漏极连接，并连接NMOS管HN3的栅极以及NMOS管HN1的栅极和漏极，该NMOS管HN3的源极连接第一电压产生电路，所述NMOS管HN1的源极连接NMOS管HN2的栅极和漏极，该NMOS管HN2的源极连接电源VPPM；所述第一电压产生电路包括PMOS管HP4、PMOS管HP5、PMOS管HP6、PMOS管HP7、NMOS管HN4、NMOS管HN5、NMOS管HN6、NMOS管HN7以及第一调节电阻，所述PMOS管HP4和PMOS管HP5的源极连接电源VPP，且所述PMOS管HP4、PMOS管HP6、NMOS管HN4以及NMOS管HN6的栅极分别连接PMOS管HP5、PMOS管HP7、NMOS管HN5以及NMOS管HN7的栅极，所述PMOS管HP5的栅极和漏极连接，并连接PMOS管HP7的源极，PMOS管HP5和PMOS管HP7之间的连接节点作为第一偏置电压的输出端，所述PMOS管HP4的漏极连接PMOS管HP6的源极，所述NMOS管HN4的栅极和漏极连接，且连接NMOS管HN3的源极和PMOS管HP6的漏极，该NMOS管HN4的源极连接NMOS管HN6的栅极和漏极，NMOS管HN6的源极连接电源VPPM，而所述NMOS管HN5的漏极连接PMOS管HP7的漏极和栅极，该NMOS管HN5的源极连接NMOS管HN7的漏极，所述第一调节电阻连接于NMOS管HN7的源极和电源VPPM之间。

其进一步技术方案为：所述偏置电位产生电路还包括低压偏置电位产生电路，该低压偏置电位产生电路包括低压启动电路和第二电压产生电路；

其中，所述低压启动电路包括PMOS管LP1、PMOS管LP2、PMOS管LP3、NMOS管LN1、NMOS管LN2和NMOS管LN3，所述PMOS管LP1的源极和NMOS管LN3的漏极连接电源VPP，该PMOS管LP1的栅极和漏极连接，并连接PMOS管LP2的源极，PMOS管LP2的栅极和漏极连接，且连接PMOS管LP3的源极，该PMOS管LP3的栅极和漏极连接，并连接NMOS管LN3的栅极以及NMOS管LN1的栅极和漏极，该NMOS管LN3的源极连接第二电压产生电路，所述NMOS管LN1的源极连接NMOS管LN2的栅极和漏极，该NMOS管LN2的源极连接电源VNN；

所述第二电压产生电路包括PMOS管LP4、PMOS管LP5、PMOS管LP6、PMOS管LP7、PMOS管LP8、PMOS管LP9、NMOS管LN4、NMOS管LN5、NMOS管LN6、NMOS管LN7、NMOS管LN8以及第二调节电阻，所述PMOS管LP4、PMOS管LP5和PMOS管LP6的源极接地，且所述PMOS管LP4、PMOS管LP7、NMOS管LN4以及NMOS管LN6的栅极分别连接PMOS管LP5、PMOS管LP8、NMOS管LN5以及NMOS管LN7的栅极，所述PMOS管LP5的栅极和漏极连接，并连接PMOS管LP8的源极，所述PMOS管LP4的漏极连接PMOS管LP7的源极，所述NMOS管LN4的栅极和漏极连接，且连接NMOS管LN3的源极和PMOS管LP7的漏极，该NMOS管LN4的源极连接NMOS管LN6的栅极和漏极，NMOS管LN6的源极连接电源VNN，而所述NMOS管LN5的漏极连接PMOS管LP8的漏极和栅极，该NMOS管LN5的源极连接NMOS管LN7的漏极，所述第二调节电阻连接于NMOS管LN7的源极和电源VNN之间，所述PMOS管LP6和PMOS管LP9的栅极分别连接PMOS管LP4和PMOS管L7的栅极，该PMOS管LP9的源极和漏极分别连接PMOS管LP6的漏极和NMOS管LN8的栅极和漏极，PMOS管LP9和NMOS管LN8之间的连接节点作为第二偏置电压的输出端，且NMOS管LN8的源极连接电源VNN。

其进一步技术方案为：所述控制逻辑电路还包括有反相器，每一所述与门的一输入端通过反相器与外部控制芯片连接。

其进一步技术方案为：每一所述D触发器还与外部控制芯片连接，以根据来自外部控制芯片的清零复位信号输出开关关断信号。

其进一步技术方案为：所述与门、D触发器、电平移位器以及栅源电压保持电路的数量均为64，所述高压模拟开关的数量为32。

与现有技术相比，本发明中设置有高压模拟开关阵列，每路高压模拟开关中串联连接的两模拟开关间的连接节点可连接一PCB板有源测试探针，其还设置有用于控制高压模拟开关阵列工作的控制逻辑电路、电平移位器阵列以及栅源电压保持电路，即控制逻辑电路根据来自地址译码器的译码结果给相应的D触发器提供时钟输入，使得该D触发器锁存并输出此时来自外部控制芯片的开关数据信号，电平移位器阵列可将开关数据信号移位转换为开关控制信号，栅源电压保持电路可根据开关控制信号控制模拟开关工作，从而实现对测试探针的供电和断电，可知，本发明高压模拟开关阵列电路中各个电路可高度集成在一起，整体应用于PCB板检测系统时可实现对测试探针的供电和断电，且通过地址译码器可实现对高压模拟开关阵列中某一指定模拟开关的单独控制，栅源电压保持电路还可避免模拟测试部分的电路和数字控制部分的电路耦合，保障电路可靠性。

附图说明

图1是本发明高压模拟开关阵列电路一具体实施例的电路框图。

图2是本发明高压模拟开关阵列电路中栅源电压保持电路和一模拟开关的具体电路示意图。

图3是本发明高压模拟开关阵列电路中控制逻辑电路的具体电路示意图。

图4是本发明高压模拟开关阵列电路中高压偏置电位产生电路的具体电路示意图。

图5是本发明高压模拟开关阵列电路中低压偏置电位产生电路的具体电路示意图。

图6是本发明高压模拟开关阵列电路中两路高压模拟开关和测试探针配合的示意图。

图7是图6所示电路结构的工作时序图。

图8是本发明高压模拟开关阵列电路封装后的示意图。

具体实施方式

为使本领域的普通技术人员更加清楚地理解本发明的目的、技术方案和优点，以下结合附图和实施例对本发明做进一步的阐述。

参照图1至图8，图1至图8展示了本发明高压模拟开关阵列电路10的一具体实施例。本发明高压模拟开关阵列电路10应用于PCB板检测系统，以在PCB板有源测试时进行对探针进行上电、断电操作。在附图所示的实施例中，所述高压模拟开关阵列电路10包括控制逻辑电路11、至少一电平移位器阵列、至少一高压模拟开关阵列以及多个栅源电压保持电路14；其中，所述控制逻辑电路11包括有地址译码器111、多路与门G以及多个D触发器，所述地址译码器111与外部控制芯片连接，每一与门G的两输入端分别与地址译码器111和外部控制芯片连接，其输出端与一D触发器连接，以根据来自地址译码器111的译码结果给相应的D触发器提供时钟输入，使得该D触发器锁存并输出此时来自外部控制芯片的开关数据信号；本实施例中，D触发器为下降沿D触发器，包括64路与门G和D0-D63共64个D触发器，地址译码器111地址线为<5:0>共6条地址线，实现6-64译码，地址译码器111会根据接收到的地址线信号，使被选中的通道为高电平，未被选中的通道为低电平；所述电平移位器阵列包括64组电平移位器，每组电平移位器与一D触发器连接，以将输入的开关数据信号移位转换为开关控制信号；所述高压模拟开关阵列包括32路高压模拟开关151，每路高压模拟开关151包括两串联连接并连接于外部电源V正负极之间的模拟开关S，两模拟开关S之间的连接节点作为连接端，可连接一PCB板有源测试探针T；相应的，所述栅源电压保持电路14数量为64，每一所述栅源电压保持电路14与一组电平移位器和一模拟开关S连接，以根据开关控制信号控制模拟开关S工作，从而实现对测试探针T的供电和断电。可理解地，外部控制芯片输入地址线信号和使能信号至控制逻辑电路11，通过控制逻辑电路11、电平移位器阵列以及栅源电压保持电路14的配合可控制高压模拟开关阵列中并列的32路高压模拟开关151，从而实现供电、断电操作。可理解地，基于应用场景需求，本发明高压模拟开关阵列电路10中控制逻辑电路11中各部分电路、电平移位器阵列、高压模拟开关阵列以及栅源电压保持电路14的数量等均可根据实际需求进行扩展，实现更大规模的高压模拟开关阵列结构，且通过使能信号兼具片选功能，实现多片并联控制，进而实现高压模拟开关阵列个数的扩展。

如图6所示，图6为两路高压模拟开关151和测试探针T配合的等效示意图。端口S1和S2可接外部电源V的正负极，且外部电源V的负极接地，连接端A0接测试探针T，置于待测物一极，连接端A1接测试探针T，置于待测物另一极，选通对应模拟开关S后，根据外部电源V输出的电压与电流的比值，即可计算整个回路的阻值，减去模拟开关S内阻即得待测物阻值，可验证待测物绝缘性或导通性。

具体地，每一模拟开关S包括第一开关管N1和第二开关管N2共两开关管，本实施例中，高压模拟开关阵列中一共有64个模拟开关S，每一模拟开关S结构相同，所述第一开关管N1和第二开关管N2均为超级结NMOS晶体管，所述第一开关管N1的栅极和源极分别和第二开关管N2的栅极和源极连接，形成公共栅极和公共源极，并连接栅源电压保持电路14，该第一开关管N1和第二开关管N2的漏极作为模拟开关S的数据传输端，用于连接外部电源V或该路高压模拟开关151中的另一模拟开关S，且其与另一模拟开关S连接的节点作为可用于与测试探针T连接的连接端。

在某些实施例中，每一所述栅源电压保持电路14包括PMOS电流镜141、源极跟随升压电路142以及NMOS电流镜143，所述PMOS电流镜141包括第七PMOS管N7和第八PMOS管N8，所述NMOS电流镜143包括第三NMOS管N3、第四NMOS管N4、第五NMOS管N5和第六NMOS管N6；其中，所述第七PMOS管N7的源极和栅极分别连接电源VPP和一外部偏置电压，其漏极和第八PMOS管N8的源极连接，该第八PMOS管N8的栅极和漏极分别连接电平移位器的输出端和源极跟随升压电路142的输入端，以根据来自电平移位器的开关控制信号工作，所述源极跟随升压电路142的输出端连接一模拟开关S中两开关管的栅极和源极，即连接公共栅极和公共源极，以在PMOS电流镜141工作时促使开关管栅极电位跟随源极电位，保持开关管持续导通；所述第三NMOS管N3和第四NMOS管N4的源极分别连接第五NMOS管N5和第六NMOS管N6的漏极，该第五NMOS管N5和第六NMOS管N6的源极以及栅极分别连接电源VNN以及一外部偏置电压，该第三NMOS管N3和第四NMOS管N4的栅极均连接电平移位器，以根据来自电平移位器的开关控制信号工作，且所述第三NMOS管N3的漏极连接该模拟开关S中两开关管的栅极，第四NMOS管N4的漏极连接两开关管的源极，以在NMOS电流镜143工作时将开关管栅极电位和源极电位下拉至VNN，使栅极和源极之间的电压为零，关断开关管。

在某些实施例中，每组电平移位器包括与控制逻辑电路11连接的低转高电平移位器1211和高转低电平移位器1212，所述低转高电平移位器1211与栅源电压保持电路14中第八PMOS管N8的栅极连接，所述高转低电平移位器1212与第三NMOS管N3和第四NMOS管N4的栅极连接；其中，所述低转高电平移位器1211用于将输入的开关数据信号移位转换为高压的开关控制信号，以使得栅源电压保持电路14控制开关管持续导通，所述高转低电平移位器1212用于将输入的开关数据信号移位转换为负电压的开关控制信号，以使得栅源电压保持电路14控制开关管关断，可理解地，高压的开关控制信号代表开关导通信号，负电压的开关控制信号代表开关关断信号，而低转高电平移位器1211和高转低电平移位器1212均为本领域技术人员常用的电平移位器，在此不再赘述。

基于上述设计，开关数据信号为高电平时，开关导通，此时，开关导通信号（高压的开关控制信号）为逻辑低电平，开关关断信号（负电压的开关控制信号）为逻辑高电平，N3、N4、N5、N6不工作，而N7、N8工作，使第一开关管N1和第二开关管N2的源极跟随源极跟随升压电路142工作，引入公共源极电位，经过升压后，产生公共栅极电位，实现栅极电位跟随源极电位，保持栅源电压恒定，保证开关管稳定持续导通，即开关导通信号控制支路是否提供偏置灌电流；而当开关数据信号为低电平时，开关关断，此时开关导通信号为逻辑高电平，开关关断信号为逻辑低电平，则N7、N8不工作，源极跟随升压电路142不工作，N3、N4、N5、N6工作，将公共源极电位和公共栅极电位分别拉低至负电位VNN，使栅源电压为0V，实现开关的彻底关断，即开关关断信号控制支路是否提供偏置拉电流，且在关断时将公共栅极、公共源极均拉低至VNN，本实施例的栅源电压保持电路14充分保障了关断时开关的隔离性能。

在某些实施例中，所述高压模拟开关阵列电路10还包括有与栅源电压保持电路14连接，以为栅源电压保持电路14提供偏置电压的偏置电位产生电路13，该偏置电位产生电路13用于根据外部输入基准电源产生偏置电压。

具体地，所述偏置电位产生电路13包括高压偏置电位产生电路131和低压偏置电位产生电路132，所述高压偏置电位产生电路131包括高压启动电路1311和第一电压产生电路1312，用于产生栅源电压保持电路14中PMOS电流镜141所需的第一偏置电压U1，其电压值为高压（接近电源电压）；所述低压偏置电位产生电路132包括低压启动电路1321和第二电压产生电路1322，用于产生栅源电压保持电路14中NMOS电流镜143所需的第二偏置电压U2U2，其电压值为负压。

其中，所述高压启动电路1311包括PMOS管HP1、PMOS管HP2、PMOS管HP3、NMOS管HN1、NMOS管HN2和NMOS管HN3，所述PMOS管HP1的源极和NMOS管HN3的漏极连接电源VPP，该PMOS管HP1的栅极和漏极连接，并连接PMOS管HP2的源极，PMOS管HP2的栅极和漏极连接，且连接PMOS管HP3的源极，该PMOS管HP3的栅极和漏极连接，并连接NMOS管HN3的栅极以及NMOS管HN1的栅极和漏极，该NMOS管HN3的源极连接第一电压产生电路1312，所述NMOS管HN1的源极连接NMOS管HN2的栅极和漏极，该NMOS管HN2的源极连接电源VPPM。

所述第一电压产生电路1312包括PMOS管HP4、PMOS管HP5、PMOS管HP6、PMOS管HP7、NMOS管HN4、NMOS管HN5、NMOS管HN6、NMOS管HN7以及第一调节电阻R1，所述PMOS管HP4和PMOS管HP5的源极连接电源VPP，且所述PMOS管HP4、PMOS管HP6、NMOS管HN4以及NMOS管HN6的栅极分别连接PMOS管HP5、PMOS管HP7、NMOS管HN5以及NMOS管HN7的栅极，所述PMOS管HP5的栅极和漏极连接，并连接PMOS管HP7的源极，PMOS管HP5和PMOS管HP7之间的连接节点作为第一偏置电压U1的输出端，所述PMOS管HP4的漏极连接PMOS管HP6的源极，所述NMOS管HN4的栅极和漏极连接，且连接NMOS管HN3的源极和PMOS管HP6的漏极，该NMOS管HN4的源极连接NMOS管HN6的栅极和漏极，NMOS管HN6的源极连接电源VPPM，而所述NMOS管HN5的漏极连接PMOS管HP7的漏极和栅极，该NMOS管HN5的源极连接NMOS管HN7的漏极，所述第一调节电阻R1连接于NMOS管HN7的源极和电源VPPM之间。

优选地，所述低压启动电路1321包括PMOS管LP1、PMOS管LP2、PMOS管LP3、NMOS管LN1、NMOS管LN2和NMOS管LN3，所述PMOS管LP1的源极和NMOS管LN3的漏极连接电源VPP，该PMOS管LP1的栅极和漏极连接，并连接PMOS管LP2的源极，PMOS管LP2的栅极和漏极连接，且连接PMOS管LP3的源极，该PMOS管LP3的栅极和漏极连接，并连接NMOS管LN3的栅极以及NMOS管LN1的栅极和漏极，该NMOS管LN3的源极连接第二电压产生电路1322，所述NMOS管LN1的源极连接NMOS管LN2的栅极和漏极，该NMOS管LN2的源极连接电源VNN。

所述第二电压产生电路1322包括PMOS管LP4、PMOS管LP5、PMOS管LP6、PMOS管LP7、PMOS管LP8、PMOS管LP9、NMOS管LN4、NMOS管LN5、NMOS管LN6、NMOS管LN7、NMOS管LN8以及第二调节电阻R2，所述PMOS管LP4、PMOS管LP5和PMOS管LP6的源极接地，且所述PMOS管LP4、PMOS管LP7、NMOS管LN4以及NMOS管LN6的栅极分别连接PMOS管LP5、PMOS管LP8、NMOS管LN5以及NMOS管LN7的栅极，所述PMOS管LP5的栅极和漏极连接，并连接PMOS管LP8的源极，所述PMOS管LP4的漏极连接PMOS管LP7的源极，所述NMOS管LN4的栅极和漏极连接，且连接NMOS管LN3的源极和PMOS管LP7的漏极，该NMOS管LN4的源极连接NMOS管LN6的栅极和漏极，NMOS管LN6的源极连接电源VNN，而所述NMOS管LN5的漏极连接PMOS管LP8的漏极和栅极，该NMOS管LN5的源极连接NMOS管LN7的漏极，所述第二调节电阻R2连接于NMOS管LN7的源极和电源VNN之间，所述PMOS管LP6和PMOS管LP9的栅极分别连接PMOS管LP4和PMOS管L7的栅极，该PMOS管LP9的源极和漏极分别连接PMOS管LP6的漏极和NMOS管LN8的栅极和漏极，PMOS管LP9和NMOS管LN8之间的连接节点作为第二偏置电压U2的输出端，且NMOS管LN8的源极连接电源VNN。

本实施例中，开关控制信号为0V-5V的数字逻辑电平，经过低转高电平移位器1211移位后输出开关导通信号，逻辑高电平时第一偏置电压U1为VPP，逻辑低电平时第一偏置电压U1为VPPM，其中，VPP、VPPM以及VNN均为外部提供的电压基准；经过高转低电平移位器1212移位后输出开关关断信号，逻辑高电平时第二偏置电压U2为GND，逻辑低电平为第二偏置电压U2为VNN，其中，VNN为-5V，VPP为300V，VPPM为295V。

进一步地，在本实施例中，所述控制逻辑电路11还包括有反相器112，每一所述与门G的一输入端通过反相器112与外部控制芯片连接。基于该设计，外部控制芯片输出的使能信号通过反相器112增强驱动能力，使能信号为上升沿有效，64路与门G的输出为64个下降沿D触发器的时钟输入。

在某些实施例中，每一所述D触发器还与外部控制芯片连接，以根据来自外部控制芯片的清零复位信号输出开关关断信号。基于该设计，本发明高压模拟开关阵列电路10具有异步清零功能，可同时快速关闭所有模拟开关S，保证测试系统安全性。

本发明高压模拟开关阵列电路10可封装为如图8所示的结构，封装后共计52个I/O引脚，可将电路高度集成化，面积为5mm*5mm面积，面积小，可有效减小PCB板检测系统的体积，引脚1-9为控制逻辑电路11的I/O引脚，其中，引脚2-7为6个地址线的引脚，引脚1、8和9分别为用于传输开关数据信号、使能信号和清零复位信号的引脚，引脚A0-A15和B0-B15均为用于连接测试探针T的连接端，即两模拟开关S之间的连接节点，s1-s4对应于图1中用于连接外部电源V的引脚，即高压模拟开关151的外接引脚，引脚11和引脚12分别为用于连接第一调节电阻R1和第二调节电阻R2的引脚，即本实施例中，封装后，第一调节电阻R1和第二调节电阻R2可外置于封装结构之外，便于用户根据实际需求更换第一调节电阻R1和第二调节电阻R2，通过改变第一调节电阻R1可调节模拟开关S的静态功耗和导通响应速度，通过改变第二调节电阻R2可调节模拟开关S的断开响应速度，VPP、VPPM以及VNN均为用于与外部电源V连接的引脚。

可理解地，本发明通过改变输入到地址译码器111的地址线<5:0>，产生对应译码结果，通过使能信号上升沿，驱动对应D触发器，根据使能信号上升沿时刻对应的开关数据信号电平，产生对应的开关控制信号，选通对应模拟开关S；如图7所示，图7为对应于图6的电路的工作时序示意图，由图可知，T1时刻使能信号上升沿经过反相器112与译码结果<0>相与产生D0时钟信号，驱动下降沿D触发器D0，D0锁存并输出当前开关数据信号，开关控制信号<0>变为高电平，此时该模拟开关S导通。

综上所述，本发明中设置有高压模拟开关阵列，每路高压模拟开关中串联连接的两模拟开关间的连接节点可连接一PCB板有源测试探针，其还设置有用于控制高压模拟开关阵列工作的控制逻辑电路、电平移位器阵列以及栅源电压保持电路，即控制逻辑电路根据来自地址译码器的译码结果给相应的D触发器提供时钟输入，使得该D触发器锁存并输出此时来自外部控制芯片的开关数据信号，电平移位器阵列可将开关数据信号移位转换为开关控制信号，栅源电压保持电路可根据开关控制信号控制模拟开关工作，从而实现对测试探针的供电和断电，可知，本发明高压模拟开关阵列电路中各个电路可高度集成在一起，整体应用于PCB板检测系统时可实现对测试探针的供电和断电，且通过地址译码器可实现对高压模拟开关阵列中某一指定模拟开关的单独控制，栅源电压保持电路还可避免模拟测试部分的电路和数字控制部分的电路耦合，保障电路可靠性，且具有异步清零功能，可同时快速关闭所有模拟开关，保证测试系统安全性。

以上所述仅为本发明的优选实施例，而非对本发明做任何形式上的限制。本领域的技术人员可在上述实施例的基础上施以各种等同的更改和改进，凡在权利要求范围内所做的等同变化或修饰，均应落入本发明的保护范围之内。

Claims (9)

1.一种高压模拟开关阵列电路，应用于PCB板检测系统，其特征在于，包括有：

控制逻辑电路，包括有地址译码器、多路与门以及多个D触发器，所述地址译码器与外部控制芯片连接，每一与门的两输入端分别与地址译码器和外部控制芯片连接，其输出端与一D触发器连接，以根据来自地址译码器的译码结果给相应的D触发器提供时钟输入，使得该D触发器锁存并输出此时来自外部控制芯片的开关数据信号；

至少一电平移位器阵列，包括多组电平移位器，每组电平移位器与一D触发器连接，以将输入的开关数据信号移位转换为开关控制信号；

至少一高压模拟开关阵列，包括多路高压模拟开关，每路高压模拟开关包括两串联连接并连接于外部电源正负极之间的模拟开关，两模拟开关之间的连接节点作为连接端，连接一PCB板有源测试探针；

多个栅源电压保持电路，每一栅源电压保持电路与一组电平移位器和一模拟开关连接，以根据开关控制信号控制模拟开关工作，从而实现对测试探针的供电和断电；

其中，每一模拟开关包括两串联连接的开关管，每一所述栅源电压保持电路包括PMOS电流镜、源极跟随升压电路以及NMOS电流镜，所述PMOS电流镜包括第七PMOS管和第八PMOS管，所述NMOS电流镜包括第三NMOS管、第四NMOS管、第五NMOS管和第六NMOS管；其中，所述第七PMOS管的源极和栅极分别连接电源VPP和一外部偏置电压，其漏极和第八PMOS管的源极连接，该第八PMOS管的栅极和漏极分别连接电平移位器的输出端和源极跟随升压电路的输入端，以根据来自电平移位器的开关控制信号工作，所述源极跟随升压电路的输出端连接一模拟开关中两开关管的栅极和源极，以在PMOS电流镜工作时促使开关管栅极电位跟随源极电位，保持开关管持续导通；所述第三NMOS管和第四NMOS管的源极分别连接第五NMOS管和第六NMOS管的漏极，该第五NMOS管和第六NMOS管的源极以及栅极分别连接电源VNN以及一外部偏置电压，该第三NMOS管和第四NMOS管的栅极均连接电平移位器，以根据来自电平移位器的开关控制信号工作，且所述第三NMOS管的漏极连接一模拟开关中两开关管的栅极，第四NMOS管的漏极连接两开关管的源极，以在NMOS电流镜工作时将开关管栅极电位和源极电位下拉至VNN，使栅极和源极之间的电压为零，关断开关管。

2.如权利要求1所述的高压模拟开关阵列电路，其特征在于：每一模拟开关包括第一开关管和第二开关管共两开关管，所述第一开关管和第二开关管均为超级结NMOS晶体管，所述第一开关管的栅极和源极分别和第二开关管的栅极和源极连接，并连接栅源电压保持电路，该第一开关管和第二开关管的漏极作为模拟开关的数据传输端。

3.如权利要求1所述的高压模拟开关阵列电路，其特征在于：每组电平移位器包括低转高电平移位器和高转低电平移位器，所述低转高电平移位器和高转低电平移位器均与控制逻辑电路和栅源电压保持电路连接；其中，所述低转高电平移位器用于将输入的开关数据信号移位转换为高压的开关控制信号，以使得栅源电压保持电路控制开关管持续导通，所述高转低电平移位器用于将输入的开关数据信号移位转换为负电压的开关控制信号，以使得栅源电压保持电路控制开关管关断。

4.如权利要求1所述的高压模拟开关阵列电路，其特征在于：所述高压模拟开关阵列电路还包括有与栅源电压保持电路连接，以为栅源电压保持电路提供偏置电压的偏置电位产生电路，该偏置电位产生电路用于根据外部输入基准电源产生偏置电压。

5.如权利要求4所述的高压模拟开关阵列电路，其特征在于：所述偏置电位产生电路包括高压偏置电位产生电路，该高压偏置电位产生电路包括高压启动电路和第一电压产生电路；

其中，所述高压启动电路包括PMOS管HP1、PMOS管HP2、PMOS管HP3、NMOS管HN1、NMOS管HN2和NMOS管HN3，所述PMOS管HP1的源极和NMOS管HN3的漏极连接电源VPP，该PMOS管HP1的栅极和漏极连接，并连接PMOS管HP2的源极，PMOS管HP2的栅极和漏极连接，且连接PMOS管HP3的源极，该PMOS管HP3的栅极和漏极连接，并连接NMOS管HN3的栅极以及NMOS管HN1的栅极和漏极，该NMOS管HN3的源极连接第一电压产生电路，所述NMOS管HN1的源极连接NMOS管HN2的栅极和漏极，该NMOS管HN2的源极连接电源VPPM；

所述第一电压产生电路包括PMOS管HP4、PMOS管HP5、PMOS管HP6、PMOS管HP7、NMOS管HN4、NMOS管HN5、NMOS管HN6、NMOS管HN7以及第一调节电阻，所述PMOS管HP4和PMOS管HP5的源极连接电源VPP，且所述PMOS管HP4、PMOS管HP6、NMOS管HN4以及NMOS管HN6的栅极分别连接PMOS管HP5、PMOS管HP7、NMOS管HN5以及NMOS管HN7的栅极，所述PMOS管HP5的栅极和漏极连接，并连接PMOS管HP7的源极，PMOS管HP5和PMOS管HP7之间的连接节点作为第一偏置电压的输出端，所述PMOS管HP4的漏极连接PMOS管HP6的源极，所述NMOS管HN4的栅极和漏极连接，且连接NMOS管HN3的源极和PMOS管HP6的漏极，该NMOS管HN4的源极连接NMOS管HN6的栅极和漏极，NMOS管HN6的源极连接电源VPPM，而所述NMOS管HN5的漏极连接PMOS管HP7的漏极和栅极，该NMOS管HN5的源极连接NMOS管HN7的漏极，所述第一调节电阻连接于NMOS管HN7的源极和电源VPPM之间。

6.如权利要求5所述的高压模拟开关阵列电路，其特征在于：所述偏置电位产生电路还包括低压偏置电位产生电路，该低压偏置电位产生电路包括低压启动电路和第二电压产生电路；

其中，所述低压启动电路包括PMOS管LP1、PMOS管LP2、PMOS管LP3、NMOS管LN1、NMOS管LN2和NMOS管LN3，所述PMOS管LP1的源极和NMOS管LN3的漏极连接GND，该PMOS管LP1的栅极和漏极连接，并连接PMOS管LP2的源极，PMOS管LP2的栅极和漏极连接，且连接PMOS管LP3的源极，该PMOS管LP3的栅极和漏极连接，并连接NMOS管LN3的栅极以及NMOS管LN1的栅极和漏极，该NMOS管LN3的源极连接第二电压产生电路，所述NMOS管LN1的源极连接NMOS管LN2的栅极和漏极，该NMOS管LN2的源极连接电源VNN；

所述第二电压产生电路包括PMOS管LP4、PMOS管LP5、PMOS管LP6、PMOS管LP7、PMOS管LP8、PMOS管LP9、NMOS管LN4、NMOS管LN5、NMOS管LN6、NMOS管LN7、NMOS管LN8以及第二调节电阻，所述PMOS管LP4、PMOS管LP5和PMOS管LP6的源极接地，且所述PMOS管LP4、PMOS管LP7、NMOS管LN4以及NMOS管LN6的栅极分别连接PMOS管LP5、PMOS管LP8、NMOS管LN5以及NMOS管LN7的栅极，所述PMOS管LP5的栅极和漏极连接，并连接PMOS管LP8的源极，所述PMOS管LP4的漏极连接PMOS管LP7的源极，所述NMOS管LN4的栅极和漏极连接，且连接NMOS管LN3的源极和PMOS管LP7的漏极，该NMOS管LN4的源极连接NMOS管LN6的栅极和漏极，NMOS管LN6的源极连接电源VNN，而所述NMOS管LN5的漏极连接PMOS管LP8的漏极和栅极，该NMOS管LN5的源极连接NMOS管LN7的漏极，所述第二调节电阻连接于NMOS管LN7的源极和电源VNN之间，所述PMOS管LP6和PMOS管LP9的栅极分别连接PMOS管LP4和PMOS管L7的栅极，该PMOS管LP9的源极和漏极分别连接PMOS管LP6的漏极和NMOS管LN8的栅极和漏极，PMOS管LP9和NMOS管LN8之间的连接节点作为第二偏置电压的输出端，且NMOS管LN8的源极连接电源VNN。

7.如权利要求1所述的高压模拟开关阵列电路，其特征在于：所述控制逻辑电路还包括有反相器，每一所述与门的一输入端通过反相器与外部控制芯片连接。

8.如权利要求1所述的高压模拟开关阵列电路，其特征在于：每一所述D触发器还与外部控制芯片连接，以根据来自外部控制芯片的清零复位信号输出开关关断信号。

9.如权利要求1所述的高压模拟开关阵列电路，其特征在于：所述与门、D触发器、电平移位器以及栅源电压保持电路的数量均为64，所述高压模拟开关的数量为32。

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