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CN115347037A - 半导体外延结构及其制备方法 - Google Patents

半导体外延结构及其制备方法 Download PDF

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CN115347037A
CN115347037A CN202211022770.7A CN202211022770A CN115347037A CN 115347037 A CN115347037 A CN 115347037A CN 202211022770 A CN202211022770 A CN 202211022770A CN 115347037 A CN115347037 A CN 115347037A
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CN
China
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epitaxial
layer
discontinuous
unit
epitaxial growth
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CN202211022770.7A
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闫其昂
王国斌
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Jiangsu Third Generation Semiconductor Research Institute Co Ltd
Original Assignee
Jiangsu Third Generation Semiconductor Research Institute Co Ltd
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Abstract

本发明公开了一种半导体外延结构及其制备方法。所述半导体外延结构包括设置在衬底上的高质量外延层，其包括：外延限制层以及设置在其上的第二外延生长层，所述外延限制层包括外限制单元、内间断单元和第一外延生长层，所述外限制单元呈四周闭合状包围内间断单元和第一外延生长层，所述内间断单元呈间隔设置，且第一外延生长层分布设置于外限制单元与内间断单元之间，以及相邻内间断单元之间的区域内。本发明通过在内间断单元设置不连续的间断区间，利用外延限制层在生长过程中衬底和外延层间的高位错在间断区间位置多次转向，促使位错充分转弯达到位错自我湮灭，极大地降低穿透位错的分布，从而提高异质衬底外延半导体外延层的晶体质量。

Description

半导体外延结构及其制备方法
技术领域
本发明涉及一种半导体外延结构及其制备方法，属于半导体技术领域。
背景技术
氮化镓(GaN)作为第三代半导体材料，具有高禁带宽度、高临界击穿电场、高载流子饱和迁移速度以及高热导率和直接带隙等特点，在高温、高频、大功率微电子器件以及高性能光电子器件领域具有很大的应用前景。由于III族氮化物一般在蓝宝石或SiC等异质衬底上进行异质外延，不同材料之间的晶格常数和热失配会产生位错或缺陷，并随着外延层的生长而向上延伸，这些位错在器件工作时表现为非辐射复合中心而影响器件效率，同时作为漏电通道引起漏电流增大而使器件迅速老化，影响器件的工作效率及寿命，制约了其在半导体电子领域中的应用。
发明内容
本发明的主要目的在于提供一种半导体外延结构及其制备方法，以克服现有技术的不足。
为实现前述发明目的，本发明采用的技术方案包括：
本发明实施例提供了一种半导体外延结构，包括：高质量外延层，设置在衬底上；所述高质量外延层包括：
外延限制层，包括外限制单元、内间断单元和第一外延生长层，所述外限制单元呈四周闭合状包围内间断单元和第一外延生长层，其中，所述内间断单元呈间隔设置，且第一外延生长层分布设置于所述外限制单元与内间断单元之间，以及相邻内间断单元之间的区域内；
第二外延生长层，设置在外延限制层上。
本发明实施例还提供了一种半导体外延结构的制备方法，其包括：
在衬底上设置底部外延层；并对所述底部外延层进行刻蚀，形成四周闭合状的外限制单元；
在所述外限制单元内部交替设置间断外延层和间断牺牲层；
刻蚀掉部分间断外延层区域和部分间断牺牲层区域，并移除间断牺牲层，保留间断外延层，得到间隔设置的内间断单元；
在所述外限制单元与内间断单元之间，以及相邻内间断单元之间的区域内设置第一外延生长层，形成外延限制层；
在所述外延限制层上设置第二外延生长层，制得半导体外延结构。
相较于现有技术，本发明的有益效果至少在于：
本发明提供的半导体外延结构通过在内间断单元设置不连续的间断区间，利用外延限制层在生长过程中衬底和外延层间的高位错在间断区间位置多次转向，促使位错充分转弯达到位错自我湮灭，极大地降低位错向外延生长层中延伸，降低穿透位错的分布，从而可以提高器件漏电和耐压特性，提高异质衬底外延半导体外延层的晶体质量，拓宽了半导体外延片在微电子领域中的应用，可适用于半导体功率器件外延生长。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明中记载的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本发明一典型实施案例中刻蚀生成闭合状外限制单元的过程示意图。
图2是本发明一典型实施案例中外限制单元的俯视图。
图3是本发明一典型实施案例中在外限制单元内部交替设置间断外延层和间断牺牲层的结构示意图。
图4是本发明一典型实施案例中对间断外延层和间断牺牲层进行刻蚀后的结构示意图。
图5是本发明一典型实施案例中移除间断牺牲层区域后内间断单元的结构示意图。
图6是本发明另一典型实施案例中内间断单元的结构示意图。
图7是本发明另一典型实施案例中内间断单元的结构示意图。
图8是本发明一典型实施案例中生长外延限制层时位错转向示意图。
图9是本发明一典型实施案例中半导体外延结构的示意图。
图10是采用XRD对本发明实施例1～5和对比例1～5所获半导体外延片进行(102)面摇摆曲线半峰宽测试图。
图11和图12分别是本发明对比例4、对比例5所获半导体外延片的光学显微镜图。
具体实施方式
鉴于现有技术中的不足，本案发明人经长期研究和实践，得以提出本发明的技术方案，如下将对该技术方案、其实施过程及原理等作进一步的解释说明。
本发明的一些实施例提供的一种半导体外延结构包括设置在衬底上的高质量外延层，所述高质量外延层包括：
外延限制层，包括外限制单元、内间断单元和第一外延生长层，所述外限制单元呈四周闭合状包围内间断单元和第一外延生长层，其中，所述内间断单元呈间隔设置，且第一外延生长层分布设置于所述外限制单元与内间断单元之间，以及相邻内间断单元之间的区域内；
第二外延生长层，设置在外延限制层上。
在一些实施方案之中，所述外限制单元的高度为1～5μm。
在一些实施方案之中，四周闭合状的所述外限制单元的壁厚为0.2～5μm。
进一步地，所述外限制单元的材质可以是GaN，但不限于此。
在一些实施方案之中，相邻两个所述内间断单元之间的间距为0.5～2μm。
进一步地，所述内间断单元的厚度为0.5～2.5μm。
进一步地，任意两个所述内间断单元的截面积相同或不同，可不做限制。
进一步地，所述内间断单元的材质包括氮化物、氧化物、金属、有机物等中的任意一种。例如，可以优选为GaN、AlN、InGaN、AlGaN、AlInGaN、AlInN、InN、Al2O3、SiO2、Si3N4、Ga2O3、ZnO、Fe、Cu、Ag等中的任意一种，但不限于此。
在一些实施方案之中，所述内间断单元的两端分别与所述外限制单元的四周壁连接。
在一些实施方案之中，所述第一外延生长层的材质可以是GaN，但不限于此。
进一步地，所述第二外延生长层的厚度为1nm～20μm。
进一步地，所述第二外延生长层的材质可以是GaN，但不限于此。
进一步地，所述衬底可以是蓝宝石衬底、硅衬底、碳化硅衬底等，但不限于此。
本发明中在外限制单元内部设置内间断单元的机理在于：
本发明通过在内间断单元设置不连续的间断区间，利用外延限制层在生长过程中衬底和第一外延生长层间的高位错在间断区间位置多次转向，促使位错充分转弯达到位错自我湮灭，极大地降低位错向第二外延生长层中延伸，降低穿透位错的分布，从而可以提高器件漏电和耐压特性，拓宽了半导体外延片在微电子领域中的应用。
本发明的一些实施例还提供的一种半导体外延结构的制备方法包括：
在衬底上设置底部外延层；并对所述底部外延层进行刻蚀，形成四周闭合状的外限制单元；
在所述外限制单元内部交替设置间断外延层和间断牺牲层；
刻蚀掉部分间断外延层区域和部分间断牺牲层区域，并移除间断牺牲层，保留间断外延层，得到间隔设置的内间断单元；
在所述外限制单元与内间断单元之间，以及相邻内间断单元之间的区域内设置第一外延生长层，形成外延限制层；
在所述外延限制层上设置第二外延生长层，制得半导体外延结构。
在一些实施方案之中，所述底部外延层的厚度为1～5μm。
进一步地，所述底部外延层的材质可以是GaN，但不限于此。
进一步地，四周闭合状的外限制单元的壁厚为0.2～5μm。
在一些实施方案之中，所述间断外延层或间断牺牲层的材质不同，且均独立地选自氮化物、氧化物、金属、有机物等中的任意一种。例如，可以优选为GaN、AlN、InGaN、AlGaN、AlInGaN、AlInN、InN、Al2O3、SiO2、Si3N4、Ga2O3、ZnO、Fe、Cu、Ag等中的任意一种，但不限于此。
进一步地，所述间断外延层或间断牺牲层的厚度为0.5～2.5μm，且间断外延层和间断牺牲层总厚度不超过外限制单元的高度。
进一步地，任意两个所述间断外延层或间断牺牲层的厚度相同或不相同。
进一步地，所述制备方法包括：至少采用溶液湿法腐蚀移除间断牺牲层。
在一些实施方案之中，所述制备方法包括：采用MOCVD外延生长技术，在所述外限制单元与内间断单元之间，以及相邻内间断单元之间的区域内设置第一外延生长层。优选的，本发明还可以在第一外延生长层生长之前，先对衬底上的外限制单元和内间断单元进行退火处理，消除干法刻蚀带来的外限制单元和内间断单元侧壁损伤，从而在第一外延生长层生长时可以形成完整的界面性能。其中，所述退火处理的温度为500～700℃，时间为1～15min。
在一些实施方案之中，第一外延生长层的生长温度为1000～1100℃，生长压力为200～400torr。
进一步地，所述第二外延生长层的生长温度为1100～1200℃，生长压力为100～300torr。
进一步地，所述第一外延生长层、第二外延生长层、衬底的材质、厚度等均如前所述，此处不再赘述。
在一些实施方案之中，所述半导体外延结构的制备方法具体包括：
1)提供衬底，在衬底上设置底部外延层；
2)通过刻蚀对底部外延层进行刻蚀，形成外限制单元，呈闭合状；
3)在外限制单元内部交替设置间断外延层和间断牺牲层；
4)通过刻蚀工艺在外延限制单元内部形成交替的间断外延层区域和间断牺牲层区域；
5)移除间断牺牲层区域在外限制单元内部形成内间断单元，内间断区间具有不连续的间断区间；
6)在外限制单元和内间断单元以及间断区间相邻的区域设置第一外延生长层，形成外延限制层；
7)在外延限制层上设置第二外延生长层，得到高质量的外延层，高质量的外延层和衬底构成半导体外延片。
在一个更为具体的实施方案中，本发明提供的一种半导体外延片的制备方法具体包括以下步骤：
1)提供蓝宝石衬底100，在衬底上设置厚度为1～5μm的GaN底部外延层200，如图1所示；
2)如图1所示，通过ICP干法刻蚀对GaN底部外延层200进行刻蚀，形成四周壁厚度为1～10mm的GaN外限制单元210，呈闭合状，其俯视图如图2所示；
3)在GaN外限制单元210内部交替设置厚度为0.5～2.5μm的Al2O3间断外延层300和SiO2间断牺牲层400，如图3所示，Al2O3间断外延层300和SiO2间断牺牲层400的总厚度不超过GaN外限制单元210的高度；
4)通过刻蚀工艺在GaN外延限制单元210内部形成交替的Al2O3间断外延层区域310和SiO2间断牺牲层区域410，如图4所示；
5)采用49％的HF水溶液和40％的NH4F水溶液按照体积比为1∶6的混合溶液湿法腐蚀移除SiO2间断牺牲层区域410，在GaN外限制单元210内部形成Al2Ｏ3内间断单元320，内间断区间具有不连续的间断区间，如图5所示。具体的，若将GaN外限制单元210理解为在衬底表面沿垂直方向设置的，则Al2O3内间断单元320是沿与衬底水平平行的方向设置的；
根据步骤3)中Al2O3间断外延层和SiO2间断牺牲层的生长位置和厚度等条件的不同，最终移除SiO2间断牺牲层后形成的Al2O3内间断单元的结构分布也可以有所不同，例如，请参阅图6和图7所示，也均在本发明的保护范围之内。
6)采用MOCVD外延生长技术，在N2氛围下对衬底上的外限制单元和内间断单元进行退火处理，然后在GaN外限制单元210和Al2O3内间断单元320以及间断区间相邻的区域设置第一GaN外延生长层500，如图8所示，形成GaN外延限制层600；
7)在GaN外延限制层600上设置第二GaN外延生长层700，得到高质量的GaN外延层，如图9所示，高质量的GaN外延层和蓝宝石衬底构成GaN半导体外延片。
综上所述，本发明提供的半导体外延片通过在内间断单元设置不连续的间断区间，利用外延限制层在生长过程中衬底和外延层间的高位错在间断区间位置多次转向(如图8所示)，促使位错充分转弯达到位错自我湮灭，极大地降低位错向外延生长层中延伸，降低穿透位错的分布，从而可以提高器件漏电和耐压特性，提高异质衬底外延半导体外延层的晶体质量，拓宽了半导体外延片在微电子领域中的应用，可适用于半导体功率器件外延生长。
以下将结合附图及若干实施例对本申请的技术方案进行更详细的描述，但应当理解，如下实施例仅仅是为了解释和说明该技术方案，但不限制本申请的范围。又及，若非特别说明，如下实施例中所采用的各种原料、反应设备、检测设备及方法等均是本领域已知的。
实施例1
本实施例以高质量GaN外延层为例进行说明，间断外延层采用Al2O3，间断牺牲层采用SiO2。具体制备工艺包括如下步骤：
1)提供蓝宝石衬底，在衬底上生长厚度为3μm的GaN底部外延层，其中生长温度为1085℃，生长压力为150torr，生长气氛为H2；
2)通过ICP干法刻蚀对GaN底部外延层进行刻蚀，形成四周壁厚度为2μm的GaN外限制单元，呈闭合状，其中ICP功率为950W，刻蚀气体为20％的BCl3和80％的Cl2，刻蚀压力为10mtorr；
3)采用PECVD方法在GaN外限制单元内部交替设置厚度为0.5μm的Al2O3间断外延层和厚度为0.5μm的SiO2间断牺牲层，Al2O3间断外延层和SiO2间断牺牲层的总厚度不超过GaN外限制单元的高度，其中Al2O3间断外延层采用三甲基铝(TMAl)和氧气(O2)，生长温度为300℃，生长压力为0.2torr，SiO2间断牺牲层采用硅烷(SiH4)和二氧化氮(NO2)，生长温度为400℃，生长压力3.5torr；
4)通过ICP干法刻蚀工艺在GaN外延限制单元内部形成交替的Al2O3间断外延层区域和SiO2间断牺牲层区域，其中ICP功率为950W，刻蚀气体为20％的BCl3和80％的Cl2，刻蚀压力为10mtorr；
5)采用49％的HF水溶液和40％的NH4F水溶液按照体积比为1∶6的混合溶液湿法腐蚀移除SiO2间断牺牲层区域，在GaN外限制单元内部形成Al2O3内间断单元，内间断区间具有不连续的间断区间；
6)采用MOCVD外延生长技术，在GaN外限制单元和Al2O3内间断单元以及间断区间相邻的区域设置厚度为3μm的第一GaN外延生长层，形成GaN外延限制层，其中生长温度为1005℃℃，生长压力为400torr；
7)在GaN外延限制层上继续外延生长厚度为5μm的第二GaN外延生长层，得到高质量的GaN外延层，高质量的GaN外延层和蓝宝石衬底构成GaN半导体外延片，其中生长温度为1125℃，生长压力为200torr，生长气氛为H2。
实施例2
本实施例与实施例1相比，不同之处在于：
步骤6)中，生长的第一GaN外延生长层的厚度为1μm，生长温度为1000℃，生长压力为300torr。
步骤7)中，生长的第二GaN外延生长层的厚度为0.2μm。
实施例3
本实施例与实施例1相比，不同之处在于：
步骤6)中，生长的第一GaN外延生长层的厚度为5μm，生长温度为1100℃，生长压力为200torr。
步骤7)中，生长的第二GaN外延生长层的厚度为15μm。
实施例4
本实施例与实施例1相比，不同之处在于：
步骤6)中，先对衬底上的外限制单元和内间断单元进行退火处理，再生长第一GaN外延生长层，退火温度为700℃，时间为1min。
步骤7)中，第二GaN外延生长层的生长温度为1100℃，生长压力为300torr，生长的第二GaN外延生长层的厚度为1nm。
实施例5
本实施例与实施例1相比，不同之处在于：
步骤6)中，先对衬底上的外限制单元和内间断单元进行退火处理，再生长第一GaN外延生长层，退火温度为500℃，时间为15min。
步骤7)中，第二GaN外延生长层的生长温度为1200℃，生长压力为100torr，生长的第二GaN外延生长层的厚度为20μm。
以上实施例中的底部外延层的厚度可以是1～5μm中任意值，四周闭合状的外限制单元的壁厚可以是0.2～5μm中任意值。所述间断外延层或间断牺牲层的厚度控制在0.5～2.5μm即可。
对比例1
本对比例与实施例1相比，区别在于：直接在步骤1)的GaN底部外延层上继续外延生长厚度为5μm的第二GaN外延生长层。
对比例2
本对比例与实施例1相比，区别在于：直接在步骤1)的GaN底部外延层上继续外延生长厚度为0.2μm的第二GaN外延生长层。
对比例3
本对比例与实施例1相比，区别在于：直接在步骤1)的GaN底部外延层上继续外延生长厚度为15μm的第二GaN外延生长层。
对比例4
与实施例1不同之处在于：直接在步骤1)的GaN底部外延层上继续外延生长第二GaN外延生长层，生长温度为1075℃。
对比例5
与实施例1不同之处在于：直接在步骤1)的GaN底部外延层上继续外延生长第二GaN外延生长层，生长温度为1275℃。
采用XRD对实施例1～5和对比例1～5分别及进行(102)面摇摆曲线半峰宽测试，数据如图10所示。
从图10可以看出，以上各实施例相比各对比例具有更低的(102)半峰宽，因为(102)半峰宽直接反应外延层中穿透位错分布，低的(102)半峰宽具有低的穿透位错，所以实施例具有更低的穿透位错。此外实施例1～5的(102)半峰宽整体波动较小，而对比例中(102)半峰宽波动较大，尤其对比例4和对比例5中(102)半峰宽超过350arcsec，相比对比例1，对比例4和对比例5的(102)半峰宽受到生长温度影响较大，通过光学显微镜发现对比例4具有大量的黑点分布(如图11所示)，而对比例5具有大量的六角缺陷(如图12所示)；而相比实施例1，实施例4和实施例5的半峰宽都小于200arcsec，且实施例均具有光滑的表面，说明本发明实施例的生长温度具有较大的工艺窗口，提高了生长工艺的稳定性。
以上实施例仅是为充分说明本发明而所举的较佳的实施例，本发明的保护范围不限于此。本技术领域的技术人员在本发明基础上所作的等同替代或变换，均在本发明的保护范围之内。本发明的保护范围以权利要求书为准。

Claims (10)

1.一种半导体外延结构，其特征在于包括：高质量外延层，设置在衬底上；所述高质量外延层包括：
外延限制层，包括外限制单元、内间断单元和第一外延生长层，所述外限制单元呈四周闭合状包围内间断单元和第一外延生长层，其中，所述内间断单元呈间隔设置，且第一外延生长层分布设置于所述外限制单元与内间断单元之间，以及相邻内间断单元之间的区域内；
第二外延生长层，设置在外延限制层上。
2.根据权利要求1所述的半导体外延结构，其特征在于：所述外限制单元的高度为1～5μm；和/或，四周闭合状的所述外限制单元的壁厚为0.2～5μm；
和/或，所述外限制单元的材质包括GaN。
3.根据权利要求1所述的半导体外延结构，其特征在于：相邻两个所述内间断单元之间的间距为0.5～2μm；和/或，所述内间断单元的厚度为0.5～2.5μm；和/或，任意两个所述内间断单元的截面积相同或不同；
和/或，所述内间断单元的材质包括氮化物、氧化物、金属、有机物中的任意一种。
4.根据权利要求3所述的半导体外延结构，其特征在于：所述内间断单元的材质包括GaN、AlN、InGaN、AlGaN、AlInGaN、AlInN、InN、Al2O3、SiO2、Si3N4、Ga2O3、ZnO、Fe、Cu、Ag中的任意一种；
和/或，所述内间断单元的两端分别与所述外限制单元的四周壁连接。
5.根据权利要求1所述的半导体外延结构，其特征在于：所述第一外延生长层的材质包括GaN；和/或，所述第二外延生长层的厚度为1nm～20μm；和/或，所述第二外延生长层的材质包括GaN；
和/或，所述衬底包括蓝宝石衬底、硅衬底、碳化硅衬底中的任意一种。
6.一种半导体外延结构的制备方法，其特征在于包括：
在衬底上设置底部外延层；并对所述底部外延层进行刻蚀，形成四周闭合状的外限制单元；
在所述外限制单元内部交替设置间断外延层和间断牺牲层；
刻蚀掉部分间断外延层区域和部分间断牺牲层区域，并移除间断牺牲层，保留间断外延层，得到间隔设置的内间断单元；
在所述外限制单元与内间断单元之间，以及相邻内间断单元之间的区域内设置第一外延生长层，形成外延限制层；
在所述外延限制层上设置第二外延生长层，制得半导体外延结构。
7.根据权利要求6所述的制备方法，其特征在于：所述底部外延层的厚度为1～5μm；和/或，所述底部外延层的材质包括GaN；
和/或，四周闭合状的外限制单元的壁厚为0.2～5μm。
8.根据权利要求6所述的制备方法，其特征在于：所述间断外延层或间断牺牲层的材质不同，且独立地选自氮化物、氧化物、金属、有机物中的任意一种；
和/或，所述间断外延层或间断牺牲层的厚度为0.5～2.5μm，且间断外延层和间断牺牲层总厚度不超过外限制单元的高度；
和/或，任意两个所述间断外延层或间断牺牲层的厚度相同或不相同。
9.根据权利要求8所述的制备方法，其特征在于：所述间断外延层或间断牺牲层的材质包括GaN、AlN、InGaN、AlGaN、AlInGaN、AlInN、InN、Al2O3、SiO2、Si3N4、Ga2O3、ZnO、Fe、Cu、Ag中的任意一种；
和/或，所述制备方法包括：至少采用湿法腐蚀移除间断牺牲层。
10.根据权利要求6所述的制备方法，其特征在于，包括：采用MOCVD外延生长技术，在所述外限制单元与内间断单元之间，以及相邻内间断单元之间的区域内设置第一外延生长层，且生长温度为1000～1100℃，生长压力为200～400torr；和/或，所述第一外延生长层的材质包括GaN；
和/或，所述制备方法包括：在第一外延生长层生长之前，先对外限制单元和内间断单元进行退火处理，所述退火处理的温度为500～700℃，时间为1～15min；
和/或，所述第二外延生长层的生长温度为1100～1200℃，生长压力为100～300torr；
和/或，所述第二外延生长层的厚度为1nm～20μm；和/或，所述第二外延生长层的材质包括GaN；和/或，所述衬底包括蓝宝石衬底。
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Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1882720A (zh) * 2003-09-26 2006-12-20 国家科学研究中心 通过在牺牲层上的异质外延制造包含ⅲ－氮化物的自承基材的方法
CN101145516A (zh) * 2007-09-29 2008-03-19 中国电子科技集团公司第五十五研究所 硅基氮化物单晶薄膜的外延结构及生长方法
US20110316000A1 (en) * 2008-12-24 2011-12-29 Saint-Gobain Cristaux & Detecteurs Manufacturing of low defect density free-standing gallium nitride substrates and devices fabricated thereof
US20140008766A1 (en) * 2012-07-06 2014-01-09 Lextar Electronics Corporation Epitaxial structure and epitaxial growth method for forming epitaxial layer with cavities
CN106206297A (zh) * 2016-09-05 2016-12-07 中山大学 一种选区外延高质量的AlGaN/GaN生长方法
WO2016192434A1 (zh) * 2015-05-29 2016-12-08 上海芯元基半导体科技有限公司 一种利用化学腐蚀的方法剥离生长衬底的方法
CN106653968A (zh) * 2016-12-12 2017-05-10 上海芯元基半导体科技有限公司 Iii‑v族氮化物生长用复合衬底、器件结构及制备方法
CN108010932A (zh) * 2017-11-29 2018-05-08 北京工业大学 一种全色堆栈式外延的Micro-LED阵列制备方法
CN109360875A (zh) * 2018-12-04 2019-02-19 西安赛富乐斯半导体科技有限公司 半导体构件及其制造方法
CN111129238A (zh) * 2014-11-06 2020-05-08 上海芯元基半导体科技有限公司 一种ⅲ-ⅴ族氮化物半导体外延片、包含该外延片的器件及其制备方法
CN114203535A (zh) * 2021-12-09 2022-03-18 北京镓纳光电科技有限公司 高质量氮化铝模板及其制备方法和应用

Patent Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1882720A (zh) * 2003-09-26 2006-12-20 国家科学研究中心 通过在牺牲层上的异质外延制造包含ⅲ－氮化物的自承基材的方法
CN101145516A (zh) * 2007-09-29 2008-03-19 中国电子科技集团公司第五十五研究所 硅基氮化物单晶薄膜的外延结构及生长方法
US20110316000A1 (en) * 2008-12-24 2011-12-29 Saint-Gobain Cristaux & Detecteurs Manufacturing of low defect density free-standing gallium nitride substrates and devices fabricated thereof
US20140008766A1 (en) * 2012-07-06 2014-01-09 Lextar Electronics Corporation Epitaxial structure and epitaxial growth method for forming epitaxial layer with cavities
CN111129238A (zh) * 2014-11-06 2020-05-08 上海芯元基半导体科技有限公司 一种ⅲ-ⅴ族氮化物半导体外延片、包含该外延片的器件及其制备方法
WO2016192434A1 (zh) * 2015-05-29 2016-12-08 上海芯元基半导体科技有限公司 一种利用化学腐蚀的方法剥离生长衬底的方法
CN106206297A (zh) * 2016-09-05 2016-12-07 中山大学 一种选区外延高质量的AlGaN/GaN生长方法
CN106653968A (zh) * 2016-12-12 2017-05-10 上海芯元基半导体科技有限公司 Iii‑v族氮化物生长用复合衬底、器件结构及制备方法
CN108010932A (zh) * 2017-11-29 2018-05-08 北京工业大学 一种全色堆栈式外延的Micro-LED阵列制备方法
CN109360875A (zh) * 2018-12-04 2019-02-19 西安赛富乐斯半导体科技有限公司 半导体构件及其制造方法
CN114203535A (zh) * 2021-12-09 2022-03-18 北京镓纳光电科技有限公司 高质量氮化铝模板及其制备方法和应用

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
梁李敏等: "高质量GaN薄膜生长工艺的研究进展", 材料导报, vol. 24, no. 07, 30 April 2010 (2010-04-30), pages 127 - 131 *

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