CN115346916A - 互连结构及其形成方法 - Google Patents
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- CN115346916A CN115346916A CN202210098928.2A CN202210098928A CN115346916A CN 115346916 A CN115346916 A CN 115346916A CN 202210098928 A CN202210098928 A CN 202210098928A CN 115346916 A CN115346916 A CN 115346916A
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- 238000000034 method Methods 0.000 title claims abstract description 119
- 229910052751 metal Inorganic materials 0.000 claims abstract description 104
- 239000002184 metal Substances 0.000 claims abstract description 104
- 230000008569 process Effects 0.000 claims description 99
- 238000005530 etching Methods 0.000 claims description 49
- 239000000758 substrate Substances 0.000 claims description 15
- 239000010410 layer Substances 0.000 description 143
- 239000000463 material Substances 0.000 description 27
- 230000015572 biosynthetic process Effects 0.000 description 15
- 239000004065 semiconductor Substances 0.000 description 11
- 238000000059 patterning Methods 0.000 description 10
- 229910052814 silicon oxide Inorganic materials 0.000 description 10
- -1 SiOC Inorganic materials 0.000 description 7
- 230000004888 barrier function Effects 0.000 description 7
- 239000003989 dielectric material Substances 0.000 description 7
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 6
- 238000009792 diffusion process Methods 0.000 description 6
- 239000007789 gas Substances 0.000 description 6
- 229910052710 silicon Inorganic materials 0.000 description 6
- 239000010703 silicon Substances 0.000 description 6
- 229910017107 AlOx Inorganic materials 0.000 description 5
- PMHQVHHXPFUNSP-UHFFFAOYSA-M copper(1+);methylsulfanylmethane;bromide Chemical compound Br[Cu].CSC PMHQVHHXPFUNSP-UHFFFAOYSA-M 0.000 description 5
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 4
- 229910004541 SiN Inorganic materials 0.000 description 4
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- 229910052802 copper Inorganic materials 0.000 description 4
- 239000010949 copper Substances 0.000 description 4
- 239000007769 metal material Substances 0.000 description 4
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 4
- 229910052721 tungsten Inorganic materials 0.000 description 4
- 239000010937 tungsten Substances 0.000 description 4
- KJTLSVCANCCWHF-UHFFFAOYSA-N Ruthenium Chemical compound [Ru] KJTLSVCANCCWHF-UHFFFAOYSA-N 0.000 description 3
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 3
- 229910017052 cobalt Inorganic materials 0.000 description 3
- 239000010941 cobalt Substances 0.000 description 3
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 3
- 239000004020 conductor Substances 0.000 description 3
- 229910052707 ruthenium Inorganic materials 0.000 description 3
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 2
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 2
- 239000006117 anti-reflective coating Substances 0.000 description 2
- 238000013459 approach Methods 0.000 description 2
- 238000000231 atomic layer deposition Methods 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 2
- 239000003575 carbonaceous material Substances 0.000 description 2
- 150000001875 compounds Chemical class 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- 230000003287 optical effect Effects 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 2
- 229920003209 poly(hydridosilsesquioxane) Polymers 0.000 description 2
- 239000003361 porogen Substances 0.000 description 2
- 229910052715 tantalum Inorganic materials 0.000 description 2
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 2
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 2
- 239000010936 titanium Substances 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- 229910000980 Aluminium gallium arsenide Inorganic materials 0.000 description 1
- PIGFYZPCRLYGLF-UHFFFAOYSA-N Aluminum nitride Chemical compound [Al]#N PIGFYZPCRLYGLF-UHFFFAOYSA-N 0.000 description 1
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- 229910003087 TiOx Inorganic materials 0.000 description 1
- HMDDXIMCDZRSNE-UHFFFAOYSA-N [C].[Si] Chemical compound [C].[Si] HMDDXIMCDZRSNE-UHFFFAOYSA-N 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 230000004075 alteration Effects 0.000 description 1
- 229910052799 carbon Inorganic materials 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 239000010432 diamond Substances 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 229910010272 inorganic material Inorganic materials 0.000 description 1
- 239000011147 inorganic material Substances 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 208000037909 invasive meningococcal disease Diseases 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 150000001247 metal acetylides Chemical class 0.000 description 1
- 125000002496 methyl group Chemical group [H]C([H])([H])* 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 239000011368 organic material Substances 0.000 description 1
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 1
- 238000004806 packaging method and process Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000007517 polishing process Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 238000004528 spin coating Methods 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- HLLICFJUWSZHRJ-UHFFFAOYSA-N tioxidazole Chemical compound CCCOC1=CC=C2N=C(NC(=O)OC)SC2=C1 HLLICFJUWSZHRJ-UHFFFAOYSA-N 0.000 description 1
- 238000012876 topography Methods 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
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Abstract
互连结构包括介电层和位于介电层中的金属线。该金属线具有在金属线的纵长向方向上延伸的第一直边缘和第二直边缘。该第一直边缘与该第二直边缘彼此平行。通孔位于金属线下面并与之接合。该通孔具有位于第一直边缘下面并与第一直边缘垂直对准的第三直边缘,以及连接至第三直边缘的相对端的第一弯曲边缘和第二弯曲边缘。本申请的实施例还涉及形成互连结构的方法。
Description
技术领域
本申请的实施例涉及互连结构及其形成方法。
背景技术
包括金属线和通孔的互连结构用于互连器件,诸如作为功能电路的晶体管。随着金属线和通孔的尺寸和间距缩小,通孔图案的临界尺寸(CD)均匀性控制和重叠控制变得更加重要并且更加困难,尤其是当间距小于约40nm时。由于光学效应,通孔尺寸的减小是有限的。CD均匀性也受随机效应的强烈影响。
通常,金属线和通孔的形成包括先沟槽工艺和先通孔工艺。在先沟槽工艺中,在形成通孔图案之前形成沟槽图案。在先通孔工艺中,在形成沟槽图案之前形成通孔图案。这两种方法都存在问题。在先沟槽工艺中,由于沟槽图案产生的表面形貌,通孔形成工艺窗口受到限制。通孔至沟槽的间隔窗口也会受到通孔重叠偏移的不利影响。在先通孔工艺中,沟槽图案与相应通孔图案的重叠偏移可能导致填充沟槽的所得金属线之间的泄漏。此外,通孔中的底抗反射涂层的残留物可能难以去除,并可能残留在通孔中。
发明内容
本申请的一些实施例提供了一种形成互连结构的方法,包括:在衬底上方形成介电层;在所述介电层上方形成第一硬掩模;在所述第一硬掩模上方形成第二硬掩模;蚀刻所述第二硬掩模以在所述第二硬掩模中形成第一开口,其中,所述第一开口具有第一宽度;在所述第二硬掩模上方形成填充所述第一开口的第三硬掩模;蚀刻所述第三硬掩模和所述第一硬掩模以在所述第三硬掩模中形成沟槽并在所述第一硬掩模中形成第二开口,其中,所述沟槽包括位于所述第一开口正上方的部分,其中,所述第一开口位于所述第二开口正上方,并且其中,所述沟槽具有小于所述第一开口的所述第一宽度的第二宽度,并且所述第二开口具有小于或等于所述沟槽的所述第二宽度的第三宽度;对所述介电层执行第一蚀刻工艺,以将所述沟槽和所述第二开口延伸至所述介电层中;以及分别在所述沟槽和所述第二开口中形成金属线和通孔。
本申请的另一些实施例提供了一种互连结构,包括:介电层;金属线,位于所述介电层中,其中,所述金属线包括在所述金属线的纵长向方向上延伸的第一直边缘和第二直边缘,其中,所述第一直边缘与第二直边缘彼此平行;以及通孔,位于所述金属线下面并与所述金属线接合,其中,所述通孔包括:第三直边缘,位于所述第一直边缘下面并与所述第一直边缘垂直对准;以及第一弯曲边缘和第二弯曲边缘,连接至所述第三直边缘的相对端。
本申请的又一些实施例提供了一种互连结构,包括:第一金属线和第二金属线,所述第一金属线和所述第二金属线彼此相邻且平行;第一通孔,位于所述第一金属线下面,其中,所述整个所述第一通孔位于所述第一金属线正下面的第一区中,并且所述第一通孔包括:第一弯曲边缘,位于所述第一金属线正下面;以及第一直边缘,与所述第一金属线的边缘垂直对准,其中,所述第一直边缘接合至所述第一弯曲边缘;以及第二通孔,位于所述第二金属线下面,其中,整个所述第二通孔位于所述第二金属线正下面的第二区中,并且所述第二通孔包括:第二弯曲边缘,位于所述第二金属线正下面;以及第二直边缘,与所述第二金属线的附加边缘垂直对准,其中,所述第二直边缘接合至所述第二弯曲边缘。
附图说明
当与附图一起阅读时,根据以下详细描述可最好地理解本发明的各方面。应注意,根据行业中的标准实践,各种部件未按比例绘制。实际上,为论述清楚,各种部件的尺寸可任意增加或减少。
图1、图2A、图2B、图3、图4A、图4B、图5A、图5B、图6、图7A、图7B、图8、图9A、图9B、图10A和图10B示出根据一些实施例的互连结构的形成中的中间阶段的截面图和俯视图。
图11A、图11B、图12A、图12B、图13A和图13B示出根据一些实施例的互连结构的形成中的中间阶段的截面图和俯视图。
图14A、图14B、图15A、图15B、图16A和图16B示出根据一些实施例的互连结构的形成中的中间阶段的截面图和俯视图。
图17A、图17B、图18A、图18B、图19A和图19B示出根据一些实施例的互连结构的形成中的中间阶段的截面图和俯视图。
图20示出根据一些实施例的用于形成互连结构的工艺流程。
具体实施方式
以下公开内容提供了许多不同实施例或实例,以用于实现本发明的不同特征。下面将描述组件和布置的特定实例以简化本发明。当然,这些仅仅是实例,并不旨在限制本发明。例如,在以下描述中,在第二部件上方或上形成第一部件可包括第一部件与第二部件直接接触的实施例,也可包括在第一部件与第二部件之间形成附加部件使得第一部件与第二部件不直接接触的实施例。此外,本发明可在各个实例中重复参考标号和/或字符。这种重复是出于简单与清楚的目的,其本身并不指示所讨论的各个实施例和/或配置之间的关系。
而且,为了便于描述,在此可以使用诸如“在…下面”、“在…之下”、“下部”、“在…之上”、“上部”等空间相对术语,以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。空间相对术语旨在涵盖除附图中描绘的方向之外的在使用或操作中的器件的不同方向。可以其他方式对装置进行取向(旋转90度或处于其他取向),而且可相应地解释其中所使用的空间相关描述符。
提供互连结构及其形成方法。根据本发明的一些实施例,使用先通孔工艺来形成互连结构,其中,在第一硬掩模中形成通孔图案。然后在第一硬掩模上方的第二硬掩模中形成沟槽图案。将第二硬掩模和第一硬掩模用作蚀刻掩模来在下面的介电层中形成通孔,以使得通孔不仅受通孔图案的限制,也受沟槽图案的限制。所得金属通孔因此与相应的上面的金属线自对准。因此,金属线与对应相邻通孔之间的距离保持不大于相邻金属线之间的距离。因此,泄漏得到控制,并且消除可能的桥接。本文讨论的实施例将提供实例,以使得能够进行或使用本发明的主题,并且本领域技术人员将容易理解可进行同时保持在不同实施例的预期范围内的修改。贯穿各个视图和说明性实施例,相似的参考标号用于指示相似的元件。尽管方法实施例可被讨论为以特定顺序执行,但其他方法实施例可以任何逻辑顺序执行。
图1、图2A、图2B、图3、图4A、图4B、图5A、图5B、图6、图7A、图7B、图8、图9A、图9B、图10A和图10B示出根据本发明的一些实施例的互连结构的形成中的中间阶段的截面图和俯视图。对应工艺也示意性地反映在图20所示的工艺流程中。
图1示出封装组件10的截面图。封装组件可以是器件晶圆或中介层晶圆,因此在后续讨论中被称为晶圆10,而封装组件10也可属于另一种类型,诸如重构晶圆(其中封装有器件管芯)、封装衬底等。当封装组件10是器件晶圆时,所示出的部分可以是器件管芯的一部分。对应封装组件10可包括有源器件(诸如晶体管和/或二极管)以及可能的无源器件(诸如电容器、电感器、电阻器等)。
根据本发明的一些实施例,晶圆10包括半导体衬底12和形成在半导体衬底12的顶面处的部件。半导体衬底12可由诸如硅、锗、硅锗的晶体半导体材料和/或诸如GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、GaInAsP等的III-V族化合物半导体材料形成。半导体衬底12也可以是体硅衬底或绝缘体上硅(SOI)衬底。浅沟槽隔离(STI)区(未示出)可以形成在半导体衬底12中,以隔离半导体衬底12中的有源区。尽管未示出,但贯穿通孔可形成为延伸至半导体衬底12中,其中,贯穿通孔用于将半导体衬底12的相对侧上的部件电互连。可在半导体衬底12的顶面处形成集成电路器件14,该集成电路器件可包括诸如晶体管的有源器件和/或诸如电容器、电阻器等的无源器件。
形成介电层16。在如图20所示的工艺流程200中,相应工艺被示出为工艺202。根据本发明的一些实施例,介电层16由具有低于约3.5、低于约3.0或甚至更低的介电常数(k值)的低k介电材料形成。介电层16可由黑金刚石(应用材料的注册商标)、含碳的低k介电材料、氢倍半硅氧烷(HSQ)、甲基倍半硅氧烷(MSQ)等形成。根据本发明的一些实施例,形成介电层16包括沉积含致孔剂的介电材料,然后执行固化工艺以驱除致孔剂,因此剩余的IMD层16变得多孔。
在IMD 16中形成导电部件22。根据一些实施例,导电部件22中的每个至少包括扩散阻挡层和扩散阻挡层上方的含铜或含钨材料。扩散阻挡层可由钛、氮化钛、钽、氮化钽等形成,并具有防止含铜材料中的铜扩散至IMD 16中的功能。可选地,导电部件22可以是无阻挡的,并可由钴、钨、钌等形成。导电部件22可具有单镶嵌结构或双镶嵌结构。可通过直接金属蚀刻工艺形成导电部件22。在导电形成之后覆盖介电层16。
根据一些实施例,介电层16是金属间介电(IMD)层,并且导电部件22是金属线和/或通孔。根据可选的实施例,介电层16是层间介电层,并且导电部件22是接触插塞。介电层16与器件14之间可以存在或可以不存在附加部件,并且附加部件表示为结构15,该结构可包括介电层,诸如接触蚀刻停止层、层间电介质、蚀刻停止层和IMD。结构15可还包括接触插塞、通孔、金属线等。
介电层24沉积在介电层16和导线22上方。介电层24可用作蚀刻停止层(ESL),因此在整个说明书中被称为蚀刻停止层或ESL 24。蚀刻停止层24可包括氮化物、硅-碳基材料、碳掺杂氧化物、氧掺杂碳化物、含金属电介质等。例如,ESL 24的材料可包括SiCN、SiOCN、SiOC、AlOx、AlN、AlCN等或其组合。ESL 24可以是由均匀材料形成的单层,或包括多个介电子层的复合层。根据本发明的一些实施例,ESL 24包括氮化铝(AlN)层、AlN层上方的SiOC层和SiOC层上方的氧化铝(AlOx)层。
在ESL 24上方沉积介电层26。根据本发明的一些示例性实施例,介电层26由诸如氧化硅的含硅介电材料形成。介电层26可由低k介电材料形成,因此在下文被称为低k介电层26。低k介电层26可使用选自用于形成介电层16的相同候选材料组的材料或与介电层16的材料不同的材料来形成。当选自相同候选材料组时,介电层16与24的材料可以是相同或彼此不同的。
在介电层26上方依次沉积第一硬掩模28、第二硬掩模30和第三硬掩模32。在如图20所示的工艺流程200中,相应工艺被示出为工艺204。可使用等离子体增强化学气相沉积(PECVD)、原子层沉积(ALD)、化学气相沉积(CVD)等来沉积硬掩模28、30和32。根据一些实施例,硬掩模28的厚度T1介于约1nm与约100nm之间的范围内,硬掩模30的厚度T2介于约10nm与约200nm之间的范围内,并且硬掩模32的厚度T3介于约1nm与约100nm之间的范围内。
根据一些实施例,硬掩模28的候选材料可包括AlOx、SiOx、SiN、SiOC、SiON、SiOCN、TiN、TiOx等或其组合。硬掩模30由与硬掩模28的材料不同的材料形成,以使得在硬掩模30的后续蚀刻中的蚀刻选择性ER30/ER28可大于1,例如,大于约5、10或更高,其中,蚀刻选择性ER30/ER28是硬掩模30的蚀刻速率ER30与硬掩模28的蚀刻速率ER28之比。应当了解,蚀刻选择性ER30/ER28与硬掩模28和硬掩模30的材料有关,并且也与用于蚀刻工艺的蚀刻化学物质有关。更大的蚀刻选择性可能源于硬掩模28与硬掩模30的材料之间更大的材料差。根据一些实施例,硬掩模30由AlOx、SiOx、SiN、SiOC、SiON、SiOCN、TiN、TiO、BN、AlN等或其组合形成。
硬掩模32可由与硬掩模30和28两者的材料不同的材料形成。蚀刻选择性值ER32/ER30(在硬掩模32的蚀刻中)和ER32/ER28(在硬掩模32的蚀刻中)都可大于1,其中,ER32为硬掩模32的蚀刻速率。蚀刻选择性值也可大于约5、10或更高。根据一些实施例,硬掩模32由选自AlN、AlOx、SiOx、SiN、SiOC、SiON、SiOCN等或其组合的材料形成。
进一步参考图1,形成可以是三层的蚀刻掩模34。在如图20所示的工艺流程200中,相应工艺被示出为工艺206。蚀刻掩模34可包括底层(有时也被称为下层)34BL、底层34BL上方的中间层34ML和中间层34ML上方的顶层(有时也被称为上层)34TL。下层34BL、中间层34ML和顶层34TL也可分别被称为底抗反射涂层(BARC)、中间掩模层和顶部光刻胶层。根据一些实施例,底层34BL由含碳材料形成(通过CVD),而顶层34TL由光刻胶形成(通过旋涂),光刻胶可包括有机或无机材料。形成顶层34TL,底层34BL已经结晶或交联。中间层34ML可由混合无机含硅材料形成,该混合无机含硅材料可以是氮化物(诸如氮化硅)、氮氧化物(诸如氮氧化硅)、氧化物(诸如氧化硅)等。中间层34ML也可以是通过CVD沉积的无机膜(诸如硅)。中间层34ML相对于顶层34TL和底层34BL具有高蚀刻选择性,因此顶层34TL可用作用于对中间层34ML进行图案化的蚀刻掩模,而中间层34ML可用作用于对底层34BL进行图案化的蚀刻掩模。根据一些实施例,当34BL对34TL的蚀刻选择性足以用于图案化时,可省略中间层34ML。对顶层34TL进行图案化以形成开口36,该等开口用于限定硬掩模32中的通孔开口。
硬掩模28、30和32可形成为横跨整个晶圆10的完全平坦的层,以使得可减小后续光刻工艺的聚焦窗口。根据一些实施例,开口36的横向尺寸(宽度)W1可介于约15nm与约40nm之间的范围内。根据一些实施例,当从顶部观察时,开口36是圆形的。根据可选的实施例,开口36可具有其他俯视形状,诸如矩形、带圆角矩形、椭圆形等。
在后续工艺中,将蚀刻掩模34的图案转印至下面的硬掩模32中。在如图20所示的工艺流程200中,相应工艺被示出为工艺208。首先,将图案化的顶层34TL用作蚀刻掩模来蚀刻中间层34ML,以使得开口36延伸至中间层34ML中。在蚀刻穿过中间层34ML之后,进一步对底层34BL进行图案化,在此期间中间层34ML用作蚀刻掩模。在底层34BL的图案化期间,顶层34TL被消耗。中间层34ML可在底层34BL的图案化期间被部分或全部消耗。在底层34BL的图案化中,开口36向下延伸,从而露出下面的硬掩模32。
接下来,通过蚀刻对硬掩模32进行图案化,底层34BL(和中间层34ML,若未被完全消耗)用作蚀刻掩模。硬掩模32的图案化在用作蚀刻停止层的硬掩模30上停止。开口36因此延伸至硬掩模32中。硬掩模32中的开口36的部分在下文中也被称为第一(通孔)开口。在硬掩模32的图案化之后,去除底层34BL的剩余部分。在图2A和图2B中示出所得结构。图2B示出图2A所示的结构的俯视图,其中,图2A所示的截面图是从图2B中的参考截面2A-2A获得的。
参考图3,沉积第四硬掩模40。在如图20所示的工艺流程200中,相应工艺被示出为工艺210。硬掩模40由不同于硬掩模32的材料形成,以使得蚀刻选择性ER40/ER32大于1.0,并且在用于形成沟槽的后续蚀刻工艺中可大于约5、10或更高。此外,硬掩模40可由与硬掩模28的材料相同或不同的材料形成或包括以上材料。根据一些实施例,硬掩模40由AlN、AlOx、SiOx、SiN、SiOC、SiON、SiOCN、TiN、TiO等或其组合形成或包括以上材料。
参考图4A,形成可以是三层的蚀刻掩模42。在如图20所示的工艺流程200中,相应工艺被示出为工艺212。蚀刻掩模42可包括底层42BL、底层42BL上方的中间层42ML和中间层42ML上方的顶层42TL。底层42BL、中间层42ML和顶层42TL的材料可分别选自用于形成底层34BL、中间层34ML和顶层34TL的相同候选材料组。对顶层42TL进行图案化以形成沟槽44(包括部分44A和44B),该等沟槽用于在硬掩模40中限定沟槽。根据一些实施例,沟槽44的横向尺寸(宽度)W2小于硬掩模32中的通孔开口36的尺寸(宽度)W1。例如,比率W2/W1可介于约0.7与约0.9之间的范围内。宽度W2可小于约36nm,或可介于约13nm和约30nm之间的范围内。
图4B示出图4A所示的结构的俯视图,其中,图4A所示的截面图是从图4B中的参考截面4A-4A获得的。在俯视图中,通孔开口36可横向延伸超出+X方向和-X方向中的一个或两个的边界。通孔开口36中的每个的一部分位于对应沟槽44正下面,并且通孔开口36还包括横向延伸超出沟槽44的相对的直边缘的一些部分。如图4A和图4B所示,沟槽44包括沟槽部分44B和44A。沟槽部分44B位于通孔开口36正上方。沟槽部分44A与硬掩模32重叠,并与通孔开口36垂直偏移。
在后续工艺中,将蚀刻掩模42的图案转印至下面的硬掩模40中。在如图20所示的工艺流程200中,相应工艺被示出为工艺214。图案化包括将顶层42TL中的图案转印至中间层42ML和底层42BL,然后将该等图案用作蚀刻掩模以蚀刻硬掩模40并向下延伸沟槽44。
参考图5A,沟槽部分44A的向下延伸在硬掩模32上停止。另一方面,由于在正下方没有硬掩模32,因此不停止沟槽部分44B的向下延伸。因此,沟槽部分44B穿透硬掩模40以到达硬掩模30,然后蚀刻该硬掩模,以使得沟槽44接合通孔开口36以在硬掩模30中形成新的变窄的通孔开口36'。通孔开口36'也被称为第二通孔开口36'。硬掩模30的蚀刻在硬掩模28上停止。可通过选择攻击硬掩模40和30两者但不攻击硬掩模32和28的合适蚀刻气体来实现如图5A所示的蚀刻工艺。
图5B示出图5A所示的结构的俯视图,其中,图5A所示的截面图是从图5B中的参考截面5A-5A获得的。参考图5A和图5B,由于硬掩模32用作蚀刻硬掩模40和30的蚀刻掩模,因此在硬掩模32中形成通孔36的情况下形成通孔开口36',而在存在硬掩模32的情况下不形成通孔开口36'。因此,在通孔开口36的形成中,蚀刻掩模40和硬掩模32的组合用作限定通孔开口36'的位置和大小的蚀刻掩模。通孔开口36'因此与沟槽44自对准,因为通孔开口36'位于沟槽44正下面,并且不在未形成沟槽44的情况下形成。因此,通孔开口36'的宽度W2小于开口36的宽度W1,并等于沟槽44的宽度W2(在工艺变化范围内)。如图5B所示,通孔开口36'的左边缘和右边缘(平行于Y方向)由沟槽44的边缘限定,并因此可以是直的,而另外两个边缘不受沟槽44的限制并可能是弯曲的。在硬掩模40的图案化之后,去除底层42BL的剩余部分。
接下来,如图6所示,执行蚀刻工艺以蚀刻硬掩模32,以使得沟槽部分44A穿透硬掩模32,并在硬掩模30上停止。在图20所示的工艺流程200中,相应工艺也被示出为工艺214。
图7A示出通孔开口36'向下延伸至硬掩模28和介电层26中,并且沟槽部分44A向下延伸至硬掩模30中。根据一些实施例,通孔开口36'和沟槽部分44A的向下延伸通过两步骤蚀刻工艺执行,其中,在两个步骤中使用不同蚀刻气体。在第一步骤中,使通孔开口36'向下延伸,这包括蚀刻穿过硬掩模28,随后蚀刻介电层26,以使得通孔开口36'在介电层26的顶面与底面之间的中间层级处停止。在如图20所示的工艺流程200中,相应工艺被示出为工艺216。硬掩模28和介电层26的蚀刻可使用相同蚀刻气体或不同蚀刻气体来实现。在第一蚀刻步骤中,未蚀刻硬掩模30,以使得沟槽部分44A保留以在硬掩模30上停止。在第二蚀刻步骤中,选择另一种蚀刻气体以蚀刻穿过硬掩模30,而不蚀刻硬掩模28和介电层26。在如图20所示的工艺流程200中,相应工艺被示出为工艺218。因此,第二蚀刻步骤使得沟槽部分44A在硬掩模28上停止。另一方面,在第二蚀刻工艺期间,通孔开口36'的深度保持不变。图7B示出图7A所示的结构的俯视图,其中,图7A所示的截面图是从图7B中的参考截面7A-7A获得的。应当了解,形成图7A和图7B中的结构的讨论工艺是实例,并且存在用于形成图7A和图7B所示的结构的其他工艺,这些工艺也处于本发明的范围内。
根据可选的实施例,代替使用两步骤蚀刻工艺以将通孔开口36'和沟槽部分44A向下延伸,可使用单步骤蚀刻工艺。根据这些实施例,相比于硬掩模30的厚度T2,硬掩模28的厚度T1相对较小,例如,比率T1/T2小于约1。此外,蚀刻选择性ER30/ER28相对较小,例如蚀刻选择性ER30/ER28小于约5,或可介于约0.3与约3之间的范围内。最终结果是同时蚀刻硬掩模30和28,并且由于硬掩模28较薄,首先蚀刻穿过沟槽部分44B正下面的硬掩模28的部分。然后蚀刻介电层26。当通孔开口36'在介电层26中达到期望深度时,硬掩模30和28仍有一部分位于沟槽部分44A正下面以保护下面的介电层26。
接下来,参考图8,通过蚀刻将沟槽部分44A和44B的图案转印至硬掩模28中。将硬掩模32与40的组合用作蚀刻掩模来执行蚀刻。在图20所示的工艺流程200中,相应工艺也被示出为工艺220。
图9A和图9B分别示出在介电层26中的沟槽部分44A和44B的转印中的截面图和俯视图。沟槽44的转印是通过将硬掩模28(和硬掩模30,如若仍然存在,如图8所示)用作蚀刻掩模蚀刻介电层26来执行的。沟槽44的底部位于介电层26的顶面与底面之间的中间层级处。根据一些实施例,使用选自C4F6、C4F8、C5F8、CF4、CHF3、CH2F2、NF3、N2、O2、Ar、He及其组合的蚀刻气体来执行介电层26的蚀刻。同时形成沟槽44,通孔开口36'延伸至介电层26的底部,并且露出蚀刻停止层24。在如图20所示的工艺流程200中,相应工艺被示出为工艺222。
接下来,在蚀刻工艺中去除蚀刻停止层24,该蚀刻工艺可包括干蚀刻工艺和/或湿蚀刻工艺。导电部件22因此暴露于通孔开口36'。
图9B示出图9A所示的结构的俯视图。图9A所示的截面图是从图9B中的参考截面9A-9A获得的。应当了解,沟槽44包括从通孔开口36'垂直偏移的部分44A和位于通孔开口36'正上方的部分44B。此外,沟槽部分44A和44B的宽度W3等于通孔开口36'的宽度W4(在工艺变化范围内)。
图10A和图10B示出填充通孔开口36'和沟槽44以形成通孔50和金属线52的导电材料的形成。在如图20所示的工艺流程200中,相应工艺被示出为工艺224。图10B示出图10A所示的结构的俯视图。图10A所示的截面图是从图10B中的参考截面10A-10A获得的。根据一些实施例,沉积诸如钴、钨、钌等或其组合等的金属材料。可使用无阻挡工艺来执行沉积,其中,不形成阻挡,并且金属材料与导电部件22和介电层26接触。根据可选的实施例,导电材料可至少包括扩散阻挡层46A和扩散阻挡层上的金属材料46B。扩散阻挡层46A可由钛、氮化钛、钽、氮化钽等形成。金属材料46B可由铜形成或包括铜,同时也可使用诸如钨、钴、钌等的其他材料。
在后续工艺中,执行诸如CMP工艺或机械抛光工艺的平坦化工艺以去除介电层26上方的过多导电材料。可执行平坦化工艺直到露出介电层26为止。由此形成通孔50和金属线52。
如图10A和图10B所示,通孔50与金属线52自对准,其中,通孔50的宽度W4和边缘(平行于Y方向)受金属线52的边缘(平行于Y方向)限制。根据一些实施例,金属线52包括直边缘52E1,并且通孔50的直边缘50E1与直边缘52E1垂直对准。通孔50还包括与金属线52重叠的弯曲边缘52E2(图10B)。根据一些实施例,弯曲边缘52E2是圆形的,并且可与被示出为虚线的圆54匹配。
图11A、图11B、图12A、图12B、图13A和图13B、图14A、图14B、图15A、图15B、图16A和图16B以及图17A、图17B、图18A、图18B、图19A和图19B示出根据本发明的可选的实施例的自对准互连结构的形成的中间阶段的截面图。除非另有说明,否则这些实施例中的部件的材料和形成工艺与前述附图所示的前述实施例中相同的参考标号表示的相同部件基本相同。因此,关于在这些实施例中示出的部件的形成工艺和材料的细节可在前述实施例的讨论中找到。
图11A、图11B、图12A、图12B、图13A和图13B示出一些中间阶段。这些实施例与前述实施例类似,不同之处在于沟槽图案在一个方向上与相应的下面的通孔开口垂直偏移。这些实施例的初始步骤与图1、图2A、图2B和图3所示基本相同。接下来,如图11A和图11B(分别示出截面图和俯视图)所示,形成蚀刻掩模42。在顶层42TL中形成沟槽44。图11A示出图11B中的截面11A-11A。根据一些实施例,沟槽44的宽度W2仍然小于硬掩模32中的开口36的宽度W1。此外,由于重叠偏移,沟槽44与相应的下面的开口36垂直偏移。因此,代替使开口36横向延伸超出相应的上面的沟槽44的相对边缘,开口36在-X方向上横向延伸超出相应的上面的沟槽44的边缘,并在+X方向上与相应的上面的沟槽44的边缘凹进。
在后续工艺中,执行图5A、图5B、图6、图7A和图7B所示的工艺。所得结构示于图12A和图12B中,它们分别示出截面图和俯视图。形成通孔开口36',并且通过蚀刻将沟槽44延伸至硬掩模30中。图12A和图12B对应于图7A和图7B,不同之处在于在所示出的截面中,图12A和图12B中的沟槽44相对于下面的通孔开口36'向+X方向偏移。沟槽部分44A可在图12B中找到,并且在图12A中未示出。
后续工艺与参考图8、图9A、图9B、图10A和图10B示出并讨论的工艺基本相同。所得通孔50和金属线52在图13A和图13B中示出,图13A示出图13B中的截面13A-13A。如图13B所示,通孔50的左边缘50E1是直边缘,该直边缘与对应金属线52的左直边缘52E1垂直对准。通孔50的右边缘50E1'已从金属线52的对应右边缘凹进,并且不受对应沟槽限制。因此,通孔50的右边缘50E1'(在X方向上,图13B)和+Y和-Y方向上的边缘50E2可以是弯曲的和圆形的。根据一些实施例,右边缘和+Y和-Y方向上的边缘可以是与圆54匹配的相同弯曲边缘的一部分。通孔开口36'的宽度W2'小于沟槽44的宽度W2。
如图13A和图13B所示,当出现重叠偏移并且沟槽图案从对应通孔开口图案偏移时,金属线与相邻通孔之间的间隔S1保持不增加,与传统工艺不同。这消除了由于间隔减小而导致相邻金属线/通孔之间泄漏增加的可能问题。
图14A、图14B、图15A、图15B、图16A和图16B示出根据可选的实施例的一些中间阶段。这些实施例与前述实施例类似,不同之处在于通孔开口的间隔太小。这些实施例的初始步骤与图1、图2A、图2B和图3所示基本相同。接下来,如图14A和图14B所示,它们分别示出截面图和俯视图,形成蚀刻掩模42,其中,在顶层42TL中形成沟槽44。图14A示出图14B中的截面14A-14A。根据一些实施例,沟槽44的宽度W2仍然小于硬掩模32中的开口36的宽度W1。然而,相邻开口36之间的间隔S2太小。例如,比率S2/W2可能小于约1。比率S2/W1可小于约0.7,其中,W1是通孔开口36的宽度。间隔S2也可小于约25nm。
在后续工艺中,执行图5A、图5B、图6、图7A和图7B所示的工艺。所得结构示于图15A和图15B中,它们分别示出截面图和俯视图。形成通孔开口36',并且通过蚀刻将沟槽44延伸至硬掩模30中。图15A和图15B对应于图7A和图7B。
后续工艺与参考图8、图9A、图9B、图10A和图10B示出并讨论的工艺基本相同。所得通孔50和金属线52在图16A和图16B中示出,其中,图16A示出图16B中的截面16A-16A。如图16B所示,通孔50的左边缘50E1和右边缘50E1都是直边缘,该直边缘与金属线52的直边缘52E1垂直对准。+Y和-Y方向上的边缘50E2可以是弯曲的和圆形的,并且与金属线52重叠。弯曲边缘50E2接合至直边缘50E1。根据一些实施例,通孔50的弯曲边缘50E2可与具有间隔S2的圆54匹配。
如图16A和图16B所示,通孔开口之间的间隔S2太小。如果使用传统的形成工艺,则间隔S2将是金属线52与其对应的相邻通孔50之间的间隔。小的间隔S2可能导致金属线至相邻通孔的泄漏或桥接增加。通过采用本发明的实施例,金属线与相邻通孔之间的间隔S2'由相邻金属线52之间的间隔S1限定,并且间隔S2'不会因通孔图案的扩大而增加。这消除了增加泄漏和桥接的可能问题。
图17A、图17B、图18A、图18B、图19A和图19B示出根据可选的实施例的一些中间阶段。这些实施例类似于前面的实施例,不同之处在于硬掩模32中的相邻通孔开口大到它们彼此接合。这些实施例的初始步骤与图1、图2A、图2B和图3所示基本相同。所得结构在图17A和图17B中示出,它们分别示出截面图和俯视图,图17B示出包括两个接合开口36的大开口。相邻开口36的接合可能是由光学效应引起的,其中,在X方向和Y方向两者上具有小尺寸的小通孔开口可被扩大成大于相应光刻掩模中的图案。接下来,形成蚀刻掩模42,在顶层42TL中形成沟槽44。
在后续工艺中,执行图5A、图5B、图6、图7A和图7B所示的工艺。所得结构示于图18A和图18B中,它们分别示出截面图和俯视图。形成通孔开口36',并且通过蚀刻将沟槽44延伸至硬掩模30中。图18A和图18B对应于图7A和图7B。
后续工艺与参考图8、图9A、图9B、图10A和图10B示出并讨论的工艺基本相同。所得通孔50和金属线52在图19A和图19B中示出,其中,图19A示出图19B中的截面19A-19A。通孔50的左边缘50E1和右边缘50E1都是直边缘,该直边缘与相应的上面的金属线52的直边缘52E1垂直对准。通孔50的边缘50E2可以是弯曲的和圆形的,并且与上面的金属线52重叠。根据一些实施例,弯曲边缘50E2可与至少彼此接触或可彼此部分地重叠的圆54匹配。通过采用本发明的实施例,金属线至相邻通孔的间隔S2'等于相邻金属线之间的间隔S1。消除了传统形成工艺中出现的金属线与相邻通孔的桥接问题。
本发明的实施例具有一些有利特征。通过采用将第一硬掩模中的通孔开口图案与第二硬掩模中的沟槽图案组合以限定导电通孔的边缘的先通孔方法,导电通孔使其边缘由对应的上面的金属线的边缘限定。因此,无论通孔开口图案比对应沟槽图案宽多少,金属线与其相邻通孔之间的间隔都不会增加。因此消除了相邻金属线与通孔之间的泄漏和潜在桥接。
根据本发明的一些实施例,方法包括:在衬底上方形成介电层;在所述介电层上方形成第一硬掩模;在所述第一硬掩模上方形成第二硬掩模;蚀刻所述第二硬掩模以在所述第二硬掩模中形成第一开口,其中,所述第一开口具有第一宽度;在所述第二硬掩模上方形成填充所述第一开口的第三硬掩模;蚀刻所述第三硬掩模和所述第一硬掩模以在所述第三硬掩模中形成沟槽并在所述第一硬掩模中形成第二开口,其中,所述沟槽包括位于所述第一开口正上方的部分,其中,所述第一开口位于所述第二开口正上方,并且其中,所述沟槽具有小于所述第一开口的所述第一宽度的第二宽度,并且所述第二开口具有小于或等于所述沟槽的所述第二宽度的第三宽度;对所述介电层执行第一蚀刻工艺,以将所述沟槽和所述第二开口延伸至所述介电层中;以及分别在所述沟槽和所述第二开口中形成金属线和通孔。在实施例中,所述第一开口在垂直于所述沟槽的纵长向方向的第一方向上横向延伸超出所述第二开口。在实施例中,所述第一开口在垂直于所述沟槽的所述纵长向方向的第二方向上横向延伸超出所述第二开口,并且其中,所述第一方向与所述第二方向彼此相反。在实施例中,所述第一开口在垂直于所述沟槽的所述纵长向方向的第二方向上从所述沟槽的对应边缘凹进,其中,所述第一方向与所述第二方向彼此相反。在实施例中,所述方法还包括在所述介电层上方形成第四硬掩模,其中,所述第一硬掩模形成在所述第四硬掩模上方,并且其中,在蚀刻所述第三硬掩模和所述第一硬掩模以形成所述沟槽时,所述第四硬掩模用作蚀刻停止层。在实施例中,所述方法还包括对所述介电层执行第二蚀刻工艺,以将所述第二开口延伸至所述介电层的顶部中并形成通孔开口,其中,在蚀刻所述介电层时,所述第四硬掩模用作蚀刻掩模。在实施例中,所述方法还包括:蚀刻所述第四硬掩模以使所述沟槽延伸穿透所述第四硬掩模,其中,在对所述介电层执行所述第二蚀刻工艺并且蚀刻所述第四硬掩模之后,对所述介电层执行所述第一蚀刻工艺。在实施例中,在蚀刻所述第四硬掩模期间,不蚀刻所述介电层。在实施例中,所述金属线包括沿着所述金属线的纵长向方向延伸的第一边缘和第二边缘,并且其中,所述第一边缘与所述第二边缘彼此相对,并且其中,所述通孔包括彼此平行并分别与所述第一边缘和所述第二边缘垂直对准的第三边缘与第四边缘。在实施例中,所述金属线包括沿着所述金属线的纵长向方向延伸的第一边缘和第二边缘,并且其中,所述第一边缘与所述第二边缘彼此相对,并且其中,所述通孔包括:第三边缘,位于所述金属线的所述第一边缘下面并与所述第一边缘垂直对准;以及第四边缘,与所述第一边缘与所述第二边缘之间的位置垂直对准。
根据本发明的一些实施例,结构包括:介电层;金属线,位于所述介电层中,其中,所述金属线包括在所述金属线的纵长向方向上延伸的第一直边缘和第二直边缘,其中,所述第一直边缘与第二直边缘彼此平行;以及通孔,位于所述金属线下面并与之接合,其中,所述通孔包括:第三直边缘,位于所述第一直边缘下面并与所述第一直边缘垂直对准;以及第一弯曲边缘和第二弯曲边缘,所述第一弯曲边缘和所述第二弯曲边缘连接至所述第三直边缘的相对端。在实施例中,所述金属线在所述纵长向方向上横向延伸超出所述第一弯曲边缘和所述第二弯曲边缘。在实施例中,所述通孔还包括位于所述第二直边缘下面并与所述第二直边缘垂直对准的第四直边缘,其中,所述第一弯曲边缘和所述第二弯曲边缘进一步连接至所述第四直边缘的相对端。在实施例中,所述通孔包括弯曲边缘,所述第一弯曲边缘和所述第二弯曲边缘是所述弯曲边缘的一部分,并且所述第三直边缘的所述相对端连接至所述弯曲边缘。在实施例中,整个所述弯曲边缘是连续弯曲的。在实施例中,所述第一弯曲边缘与圆匹配。
根据本发明的一些实施例,结构包括:第一金属线和第二金属线,所述第一金属线和所述第二金属线彼此相邻且平行;第一通孔,位于所述第一金属线下面,其中,整个所述第一通孔位于所述第一金属线正下面的第一区中,并且所述第一通孔包括:第一弯曲边缘,位于所述第一金属线正下面;以及第一直边缘,与所述第一金属线的边缘垂直对准,其中,所述第一直边缘接合至所述第一弯曲边缘;以及第二通孔,位于所述第二金属线下面,其中,整个所述第二通孔位于所述第二金属线正下面的第二区中,并且所述第二通孔包括:第二弯曲边缘,位于所述第二金属线正下面;以及第二直边缘,与所述第二金属线的附加边缘垂直对准,其中,所述第二直边缘接合至所述第二弯曲边缘。在实施例中,所述第一弯曲边缘与第一圆匹配,并且所述第二弯曲边缘与第二圆匹配。在实施例中,所述第一圆与所述第二圆至少接触或部分重叠。在实施例中,所述第一通孔还包括:第三弯曲边缘,其中,所述第一弯曲边缘和所述第三弯曲边缘接合至所述第一直边缘的相对端,其中,所述第三弯曲边缘与所述第一金属线重叠,并且所述第一金属线横向延伸超出所述第一弯曲边缘和所述第三弯曲边缘两者。
前述内容概述了若干实施例的特征,以使得本领域技术人员可更好地理解本发明的各方面。本领域技术人员应该理解,他们可容易地使用本发明作为基础来设计或修改用于实施与本文所介绍的实施例相同目的和/或实现相同优势的其他工艺和结构。本领域技术人员还应该认识到,这样的等同构造不脱离本发明的精神和范围,并且在不脱离本发明的精神和范围的情况下,它们可在这里进行各种改变、替换和变更。
Claims (10)
1.一种形成互连结构的方法,包括:
在衬底上方形成介电层;
在所述介电层上方形成第一硬掩模;
在所述第一硬掩模上方形成第二硬掩模;
蚀刻所述第二硬掩模以在所述第二硬掩模中形成第一开口,其中,所述第一开口具有第一宽度;
在所述第二硬掩模上方形成填充所述第一开口的第三硬掩模;
蚀刻所述第三硬掩模和所述第一硬掩模以在所述第三硬掩模中形成沟槽并在所述第一硬掩模中形成第二开口,其中,所述沟槽包括位于所述第一开口正上方的部分,其中,所述第一开口位于所述第二开口正上方,并且其中,所述沟槽具有小于所述第一开口的所述第一宽度的第二宽度,并且所述第二开口具有小于或等于所述沟槽的所述第二宽度的第三宽度;
对所述介电层执行第一蚀刻工艺,以将所述沟槽和所述第二开口延伸至所述介电层中;以及
分别在所述沟槽和所述第二开口中形成金属线和通孔。
2.根据权利要求1所述的方法,其中,所述第一开口在垂直于所述沟槽的纵长向方向的第一方向上横向延伸超出所述第二开口。
3.根据权利要求2所述的方法,其中,所述第一开口在垂直于所述沟槽的所述纵长向方向的第二方向上横向延伸超出所述第二开口,并且其中,所述第一方向与所述第二方向彼此相反。
4.根据权利要求2所述的方法,其中,所述第一开口在垂直于所述沟槽的所述纵长向方向的第二方向上从所述沟槽的对应边缘凹进,其中,所述第一方向与所述第二方向彼此相反。
5.根据权利要求1所述的方法,还包括在所述介电层上方形成第四硬掩模,其中,在所述第四硬掩模上方形成所述第一硬掩模,并且其中,在蚀刻所述第三硬掩模和所述第一硬掩模以形成所述沟槽时,所述第四硬掩模用作蚀刻停止层。
6.根据权利要求5所述的方法,还包括对所述介电层执行第二蚀刻工艺,以将所述第二开口延伸至所述介电层的顶部中并形成通孔开口,其中,在蚀刻所述介电层时,所述第四硬掩模用作蚀刻掩模。
7.根据权利要求6所述的方法,还包括:
蚀刻所述第四硬掩模以使所述沟槽延伸穿透所述第四硬掩模,其中,在对所述介电层执行所述第二蚀刻工艺并且蚀刻所述第四硬掩模之后,对所述介电层执行所述第一蚀刻工艺。
8.根据权利要求7所述的方法,其中,在蚀刻所述第四硬掩模期间,不蚀刻所述介电层。
9.一种互连结构,包括:
介电层;
金属线,位于所述介电层中,其中,所述金属线包括在所述金属线的纵长向方向上延伸的第一直边缘和第二直边缘,其中,所述第一直边缘与第二直边缘彼此平行;以及
通孔,位于所述金属线下面并与所述金属线接合,其中,所述通孔包括:
第三直边缘,位于所述第一直边缘下面并与所述第一直边缘垂直对准;以及
第一弯曲边缘和第二弯曲边缘,连接至所述第三直边缘的相对端。
10.一种互连结构,包括:
第一金属线和第二金属线,所述第一金属线和所述第二金属线彼此相邻且平行;
第一通孔,位于所述第一金属线下面,其中,所述整个所述第一通孔位于所述第一金属线正下面的第一区中,并且所述第一通孔包括:
第一弯曲边缘,位于所述第一金属线正下面;以及
第一直边缘,与所述第一金属线的边缘垂直对准,其中,所述第一直边缘接合至所述第一弯曲边缘;以及
第二通孔,位于所述第二金属线下面,其中,整个所述第二通孔位于所述第二金属线正下面的第二区中,并且所述第二通孔包括:
第二弯曲边缘,位于所述第二金属线正下面;以及
第二直边缘,与所述第二金属线的附加边缘垂直对准,其中,所述第二直边缘接合至所述第二弯曲边缘。
Applications Claiming Priority (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US202163188205P | 2021-05-13 | 2021-05-13 | |
US63/188,205 | 2021-05-13 | ||
US17/371,556 | 2021-07-09 | ||
US17/371,556 US11908731B2 (en) | 2021-05-13 | 2021-07-09 | Via-first self-aligned interconnect formation process |
Publications (1)
Publication Number | Publication Date |
---|---|
CN115346916A true CN115346916A (zh) | 2022-11-15 |
Family
ID=83806553
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN202210098928.2A Pending CN115346916A (zh) | 2021-05-13 | 2022-01-25 | 互连结构及其形成方法 |
Country Status (5)
Country | Link |
---|---|
US (2) | US11908731B2 (zh) |
KR (1) | KR102773210B1 (zh) |
CN (1) | CN115346916A (zh) |
DE (1) | DE102021118132A1 (zh) |
TW (1) | TWI789898B (zh) |
Family Cites Families (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH10163316A (ja) | 1996-12-04 | 1998-06-19 | Sony Corp | 半導体装置における埋め込み配線の形成方法 |
US6287960B1 (en) * | 2000-05-08 | 2001-09-11 | Motorola, Inc. | Self aligned dual inlaid patterning and etching |
US6911389B2 (en) * | 2002-09-18 | 2005-06-28 | Texas Instruments Incorporated | Self aligned vias in dual damascene interconnect, buried mask approach |
JP3757213B2 (ja) | 2003-03-18 | 2006-03-22 | 富士通株式会社 | 半導体装置の製造方法 |
US9496217B2 (en) * | 2009-06-04 | 2016-11-15 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method and apparatus of forming a via |
JP5601974B2 (ja) | 2010-01-19 | 2014-10-08 | パナソニック株式会社 | 半導体装置及びその製造方法 |
DE102010002454A1 (de) | 2010-02-26 | 2011-09-01 | Globalfoundries Dresden Module One Limited Liability Company & Co. Kg | Metallisierungssystem eines Halbleiterbauelements mit verrundeten Verbindungen, die durch Hartmaskenverrundung hergestellt sind |
US9685404B2 (en) | 2012-01-11 | 2017-06-20 | International Business Machines Corporation | Back-end electrically programmable fuse |
US20140273432A1 (en) * | 2013-03-15 | 2014-09-18 | Byung-hee Kim | Fabricating method of semiconductor device |
US9406589B2 (en) | 2014-03-14 | 2016-08-02 | Taiwan Semiconductor Manufacturing Company, Ltd. | Via corner engineering in trench-first dual damascene process |
US9412648B1 (en) * | 2016-01-11 | 2016-08-09 | Taiwan Semiconductor Manufacturing Company, Ltd. | Via patterning using multiple photo multiple etch |
US9679804B1 (en) * | 2016-07-29 | 2017-06-13 | Taiwan Semiconductor Manufacturing Company, Ltd. | Multi-patterning to form vias with straight profiles |
-
2021
- 2021-07-09 US US17/371,556 patent/US11908731B2/en active Active
- 2021-07-14 DE DE102021118132.1A patent/DE102021118132A1/de active Pending
- 2021-09-07 TW TW110133161A patent/TWI789898B/zh active
-
2022
- 2022-01-11 KR KR1020220003862A patent/KR102773210B1/ko active Active
- 2022-01-25 CN CN202210098928.2A patent/CN115346916A/zh active Pending
-
2024
- 2024-01-11 US US18/410,329 patent/US20240145297A1/en active Pending
Also Published As
Publication number | Publication date |
---|---|
US20240145297A1 (en) | 2024-05-02 |
US20220367252A1 (en) | 2022-11-17 |
KR102773210B1 (ko) | 2025-02-25 |
TWI789898B (zh) | 2023-01-11 |
DE102021118132A1 (de) | 2022-11-17 |
KR20220154595A (ko) | 2022-11-22 |
US11908731B2 (en) | 2024-02-20 |
TW202245139A (zh) | 2022-11-16 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
PB01 | Publication | ||
PB01 | Publication | ||
SE01 | Entry into force of request for substantive examination | ||
SE01 | Entry into force of request for substantive examination |