[go: up one dir, main page]

CN115312448B - 半导体结构及其制备方法 - Google Patents

半导体结构及其制备方法 Download PDF

Info

Publication number
CN115312448B
CN115312448B CN202110500134.XA CN202110500134A CN115312448B CN 115312448 B CN115312448 B CN 115312448B CN 202110500134 A CN202110500134 A CN 202110500134A CN 115312448 B CN115312448 B CN 115312448B
Authority
CN
China
Prior art keywords
layer
interconnection
dielectric layer
substrate
forming
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202110500134.XA
Other languages
English (en)
Other versions
CN115312448A (zh
Inventor
李宗翰
吴双双
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Changxin Memory Technologies Inc
Original Assignee
Changxin Memory Technologies Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Changxin Memory Technologies Inc filed Critical Changxin Memory Technologies Inc
Priority to CN202110500134.XA priority Critical patent/CN115312448B/zh
Priority to US17/660,481 priority patent/US20220359290A1/en
Publication of CN115312448A publication Critical patent/CN115312448A/zh
Application granted granted Critical
Publication of CN115312448B publication Critical patent/CN115312448B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76831—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers in via holes or trenches, e.g. non-conductive sidewall liners
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body (electrodes)
    • H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body (electrodes) consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

本发明涉及一种半导体结构的制备方法，包括：提供基底，基底包括阵列区域及位于阵列区域外围的外围区域；于外围区域的基底内形成硅通孔，硅通孔的深度小于基底的厚度；于基底的上表面、硅通孔的侧壁及底部形成填充介质层；于硅通孔内形成导电层,导电层与填充介质层的上表面相平齐；于位于基底上表面的填充介质层内形成第一金属层，第一金属层的上表面与导电层的上表面相平齐；于填充介质层的上表面、第一金属层的上表面及导电层的上表面形成第一介质层；于第一介质层内同时形成第一互连结构及第二互连结构，第一互连结构的底部与第一金属层相接触，第二互连结构的底部与导电层相接触。上述方法能够简化工艺，提高效率。

Description

半导体结构及其制备方法
技术领域
本发明涉及半导体结构及其制造领域，特别是涉及一种半导体结构及其制备方法。
背景技术
硅通孔(Through Silicon Via，简称TSV)技术是3D封装工艺的关键技术之一。TSV是通过在芯片和芯片之间、晶圆和晶圆之间制作垂直导通，实现芯片之间互连的技术。
在芯片相互连接的过程中，需要在金属线层之间构建金属互连结构，也需要建立TSV结构与其他金属线层之间的金属互连结构。传统技术中，上述两种互连结构往往在不同的工艺中形成，制作工艺复杂，效率不高。
发明内容
基于此，有必要提供一种半导体结构及其制备方法，以简化制备工艺，提高效率。
一种半导体结构的制备方法，包括：提供基底，基底包括阵列区域及位于阵列区域外围的外围区域；于外围区域的基底内形成硅通孔，硅通孔的深度小于基底的厚度；于基底的上表面、硅通孔的侧壁及底部形成填充介质层；于硅通孔内形成导电层,导电层与填充介质层的上表面相平齐；于位于基底上表面的填充介质层内形成第一金属层，第一金属层的上表面与导电层的上表面相平齐；于填充介质层的上表面、第一金属层的上表面及导电层的上表面形成第一介质层；于第一介质层内同时形成第一互连结构及第二互连结构，第一互连结构的底部与第一金属层相接触，第二互连结构的底部与导电层相接触。
上述半导体结构的制备方法，在实现芯片与芯片之间垂直导通互连时，同时形成阵列区域和外围区域的互连结构，简化了制作工艺，提高了效率。
在其中一个实施例中，于所述基底的上表面、所述硅通孔的侧壁及底部形成氧化硅层作为所述填充介质层。
在其中一个实施例中，于所述填充介质层的上表面、所述第一金属层的上表面及所述导电层的上表面形成氧化硅层作为第一介质层。
在其中一个实施例中，所述基底包括衬底及位于所述衬底上表面的第二介质层，所述阵列区域的所述第二介质层内形成有若干个呈阵列排布的器件单元及互连插塞，所述互连插塞的底部与所述器件单元相接触。
在其中一个实施例中，所述于位于所述基底上表面的所述填充介质层内形成第一金属层包括：于位于所述基底上表面的所述填充介质层内形成第一沟槽，所述第一沟槽至少暴露出部分所述互连插塞；于所述第一沟槽内及所述第二介质层的上表面形成第一金属材料层；去除位于所述第二介质层上表面的所述第一金属材料层。
在其中一个实施例中，所述器件单元包括存储器单元。
在其中一个实施例中，于所述第一介质层内同时形成第一互连结构及第二互连结构，包括：于所述第一介质层内形成第一互连通孔及第二互连通孔，所述第一互连通孔暴露出所述第一金属层，所述第二互连通孔暴露出所述导电层；于所述第一互连通孔内、所述第二互连通孔内及所述第一介质层的上表面形成互连材料层；去除位于所述第一介质层上表面的所述互连材料层，保留于所述第一互连通孔内的所述互连材料层即为所述第一互连结构，保留于所述第二互连通孔内的所述互连材料层即为所述第二互连结构。
在其中一个实施例中，于所述第一介质层内同时形成第一互连结构及第二互连结构之后，还包括：于所述第一介质层的上表面形成第三介质层；于所述第三介质层内形成第二沟槽，所述第二沟槽暴露出所述第一互连结构及所述第二互连结构；于所述第二沟槽内形成第二金属层，所述第二金属层的底部与所述第一互连结构及所述第二互连结构相接触。
在其中一个实施例中，于所述第二沟槽内形成第二金属层，包括：于所述第二沟槽内及所述第三介质层的上表面形成第二金属材料层；去除位于所述第三介质层上表面的所述第二金属材料层。
在其中一个实施例中，于所述第二沟槽内形成第二金属层之后还包括：对所述基底的背面进行减薄处理，直至暴露出所述导电层的底部。
在其中一个实施例中，采用化学机械研磨工艺对所述基底的背面进行减薄处理。
一种半导体结构，采用上述任一实施例中所述的半导体结构的制备方法制备而得到，包括：基底，所述基底包括阵列区域及位于所述阵列区域外围的外围区域；硅通孔，所述硅通孔位于所述基底的外围区域，所述基底的上表面、所述硅通孔的侧壁及底部形成有填充介质层；导电层，形成于所述硅通孔内,所述导电层与所述填充介质层的上表面相平齐；第一金属层，位于所述基底上表面的所述填充介质层内，所述第一金属层的上表面与所述导电层的上表面相平齐；第一互连结构及第二互连结构，所述第一互连结构的底部与所述第一金属层相接触，所述第二互连结构的底部与所述导电层相接触。
在其中一个实施例中，第一金属层位于所述阵列区域及所述外围区域。
在其中一个实施例中，第一互连结构的上表面与所述第二互连结构的上表面相平齐。
在其中一个实施例中，第二互连结构的数量为多个，多个所述第二互连结构于所述导电层的上表面呈阵列排布或网格状排布。
在其中一个实施例中，所述基底包括衬底及位于所述衬底上表面的第二介质层，所述阵列区域的所述第二介质层内形成有若干个呈阵列排布的器件单元及互连插塞，所述互连插塞的底部与所述器件单元相接触，半导体结构还包括第一介质层，形成于所述填充介质层上表面，所述第一互连结构及所述第二互连结构形成于所述第一介质层内。
在其中一个实施例中，半导体结构还包括第三介质层，形成于所述第一介质层的上表面；以及第二金属层，形成于所述第三介质层内，所述第二金属层的底部与所述第一互连结构及所述第二互连结构相接触。
附图说明
图1为本申请一实施例中一种半导体结构的制备方法的流程框图。
图2为本申请一实施例中一种基底的截面结构示意图。
图3为本申请一实施例中形成硅通孔后得到的半导体结构的截面结构示意图。
图4为本申请一实施例中形成填充介质层后得到的半导体结构的截面结构示意图。
图5为本申请一实施例中形成导电层后得到的半导体结构的截面结构示意图。
图6为本申请一实施例中形成第一沟槽后得到的半导体结构的截面结构示意图。
图7为本申请一实施例中形成第一金属层后得到的半导体结构的截面结构示意图。
图8为本申请一实施例中形成第一介质层后得到的半导体结构的截面结构示意图。
图9为本申请一实施例中形成第一互连通孔及第二互连通孔后得到的半导体结构的截面结构示意图。
图10为本申请一实施例中形成第一互连结构及第二互连结构后得到的半导体结构的截面结构示意图。
图11为本申请一实施例中第二互连结构位于导电层上表面的立体结构示意图。
图12为本申请一实施例中形成第二沟槽后得到的半导体结构的截面结构示意图。
图13为本申请一实施例中形成第二金属层后得到的半导体结构的截面结构示意图。
图14为本申请一实施例中对基底的背面进行减薄处理后得到的半导体结构的截面结构示意图。
附图标号说明：11、基底；111、第二介质层；112、衬底；12、器件单元；13、互连插塞；14、硅通孔；15、填充介质层；16、导电层；17、第一沟槽；18、第一金属层；19、第一介质层；20a、第一互连通孔；20b、第二互连通孔；21a、第一互连结构；21b、第二互连结构；22、第三介质层；23、第二沟槽；24、第二金属层。
具体实施方式
为了便于理解本发明，下面将参照相关附图对本发明进行更全面的描述。附图中给出了本发明的较佳的实施例。但是，本发明可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本发明的公开内容的理解更加透彻全面。
除非另有定义，本文所使用的所有的技术和科学术语与属于本发明的技术领域的技术人员通常理解的含义相同。本文中在本发明的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本发明。本文所使用的术语“及/或”包括一个或多个相关的所列项目的任意的和所有的组合。
在描述位置关系时，除非另有规定，否则当一元件例如层、膜或基板被指为在另一膜层“上”时，其能直接在其他膜层上或亦可存在中间膜层。进一步说，当层被指为在另一层“下”时，其可直接在下方，亦可存在一或多个中间层。亦可以理解的是，当层被指为在两层“之间”时，其可为两层之间的唯一层，或亦可存在一或多个中间层。
在使用本文中描述的“包括”、“具有”、和“包含”的情况下，除非使用了明确的限定用语，例如“仅”、“由……组成”等，否则还可以添加另一部件。除非相反地提及，否则单数形式的术语可以包括复数形式，并不能理解为其数量为一个。
本申请的一个实施例提供了一种半导体结构的制备方法，如图1所示，包括：
S10：提供基底，所述基底包括阵列区域及位于所述阵列区域外围的外围区域。
S20：于所述外围区域的所述基底内形成硅通孔，所述硅通孔的深度小于所述基底的厚度。
S30：于所述基底的上表面、所述硅通孔的侧壁及底部形成填充介质层。
S40：于所述硅通孔内形成导电层,所述导电层与所述填充介质层的上表面相平齐。
S50：于位于所述基底上表面的所述填充介质层内形成第一金属层，所述第一金属层的上表面与所述导电层的上表面相平齐。
S60：于所述填充介质层的上表面、所述第一金属层的上表面及所述导电层的上表面形成第一介质层。
S70：于所述第一介质层内同时形成第一互连结构及第二互连结构，所述第一互连结构的底部与所述第一金属层相接触，所述第二互连结构的底部与所述导电层相接触。
上述半导体结构的制备方法，在实现芯片与芯片之间垂直导通互连时，同时形成阵列区域和外围区域的互连结构，简化了制作工艺，提高了效率。
作为示例，步骤S10中的基底11如图2所示。其中，基底11包括阵列区域及位于阵列区域外围的外围区域。阵列区域设置有器件单元12和互连插塞13。具体地，器件单元12可以是存储器单元和/或浅沟道隔离结构单元。
作为示例，请继续参考图2，基底11包括衬底112及位于衬底112上表面的第二介质层111，阵列区域的第二介质层111内形成有若干个呈阵列排布的器件单元12及互连插塞13，互连插塞13的底部与器件单元12相接触。
作为示例，步骤S20中，于外围区域的基底11内形成硅通孔14，如图3所示，硅通孔14贯穿第二介质层111且部分延伸至衬底112中。硅通孔14的深度小于基底11的厚度。具体地，可以采用光刻工艺形成硅通孔14。
作为示例，在步骤S30中，可以采用但不仅限于物理气相沉积工艺、化学气相沉积工艺或原子层沉积工艺于基底11的上表面、硅通孔14的侧壁以及底部形成氧化硅层，以作为填充介质层15。形成填充介质层15后得到的半导体结构的截面结构示意图如图4所示。
作为示例，步骤S40中，导电层16的材质可以是铜。可以采用电镀工艺，先在硅通孔14内和填充介质层15的上表面形成铜层，然后采用化学机械抛光工艺，将填充介质层15上表面的铜层去除，仅保留硅通孔14中的铜层，作为导电层16。于硅通孔14内形成导电层16后得到的半导体结构的截面结构示意图如图5所示，其中，导电层16与填充介质层15的上表面相平齐。
作为示例，步骤S50中，第一金属层18可以是铜层，铜层的上表面与导电层16的上表面相平齐。具体地，于基底11上表面的填充介质层15内形成第一金属层18的步骤包括：
S51：于位于基底11上表面的填充介质层15内形成第一沟槽17，第一沟槽17至少暴露出部分互连插塞13。
作为示例，可以采用光刻工艺于填充介质层15内形成第一沟槽17，第一沟槽17的位置由光阻层中的光刻图形决定。其中，至少部分第一沟槽17位于阵列区域，暴露出部分互连插塞13。至少部分第一沟槽17位于外围区域。形成第一沟槽17后得到的半导体结构的截面结构示意图如图6所示。
S52：于第一沟槽17内及第二介质层111的上表面形成第一金属材料层。
作为示例，可以采用电镀工艺，于第一沟槽17内和第二介质层111的上表面形成铜层，作为第一金属材料层。
S53：去除位于第二介质层111上表面的第一金属材料层。
作为示例，可以采用化学机械抛光工艺，对第二介质层111上表面的铜层进行研磨，以去除第二介质层111上表面的铜层，并保留第一沟槽17内的铜层，作为第一金属层18。其中，在去除第二介质层111上表面的铜层之后，继续采用化学机械抛光工艺，对第一金属层18和填充介质层15的上表面进行平坦化处理，以使得第一金属层18的上表面与导电层16、填充介质层15的上表面相平齐。作为示例，于第一沟槽17内形成第一金属层18后得到的半导体结构的截面结构示意图如图7所示。
作为示例，步骤S60中，可以采用但不仅限于物理气相沉积工艺、化学气相沉积工艺或原子层沉积工艺，于填充介质层15的上表面、第一金属层18的上表面以及导电层16的上表面形成氧化硅层，以作为第一介质层，如图8所示。
作为示例，步骤S70中，第一互连结构21a和第二互连结构21b同时形成，其中，第一互连结构21a的底部与第一金属层18接触，第一互连结构21a的顶部还可以与其他金属层接触，以实现不同金属层之间的电性连接。第二互连结构21b的底部与导电层16相接触，第二互连结构21b的顶部可以与其他导电层16或金属层接触，以实现硅通孔14中导电层16与其导电层16或金属层的电性连接。
具体地，于第一介质层内同时形成第一互连结构21a及第二互连结构21b的步骤包括：
S71：于第一介质层内形成第一互连通孔20a及第二互连通孔20b，第一互连通孔20a暴露出第一金属层18，第二互连通孔20b暴露出导电层16。
具体地，可以采用光刻工艺对第一介质层进行刻蚀，以形成第一互连通孔20a和第二互连通孔20b。其中，第二互连通孔20b可以包括多个呈阵列排布或网格排布的圆柱形通孔，该圆柱形通孔的直径小于硅通孔14中导电层16的直径。于第一介质层内形成第一互连通孔20a和第二互连通孔20b后得到的半导体结构的截面结构示意图如图9所示。
S72：于第一互连通孔20a内、第二互连通孔20b内及第一介质层的上表面形成互连材料层。
S73：去除位于第一介质层上表面的互连材料层，保留于第一互连通孔20a内的互连材料层即为第一互连结构21a，保留于第二互连通孔20b内的互连材料层即为第二互连结构21b。
具体地，互连材料层的材质可以是铜。可以采用电镀工艺于第一互连通孔20a、第二互连通孔20b内以及第一介质层上表面形成互连材料层。然后采用化学机械抛光工艺，对第一介质层上表面的互连材料层进行去除，并保留第一互连通孔20a内的互连材料层和第二互连通孔20b内的互连材料层，以得到第一互连结构21a和第二互连结构21b。形成第一互连结构21a和第二互连结构21b后得到的半导体结构的截面结构示意图如图10所示。其中，A区域中第二互连结构21b和部分导电层16的立体图如图11所示。
在上述半导体结构的制备过程中，通过同时形成第一互连结构21a和第二互连结构21b，可以半导体结构的精简制备工艺，提高生产效率。并且，通过至少将第二互连结构21b设计为阵列排布的圆柱形结构，可以减少硅通孔14中的导电层16所承受的外界应力，扩大工艺窗口。
在一个实施例中，于第一介质层内同时形成第一互连结构21a及第二互连结构21b之后，还包括：于第一介质层的上表面形成第三介质层22；于第三介质层22内形成第二沟槽23，第二沟槽23暴露出第一互连结构21a及第二互连结构21b；于第二沟槽23内形成第二金属层24，第二金属层24的底部与第一互连结构21a及第二互连结构21b相接触。其中，于第二沟槽23内形成第二金属层24的步骤包括：于第二沟槽23内及第三介质层22的上表面形成第二金属材料层；去除位于第三介质层22上表面的第二金属材料层。作为示例，形成第二金属层24的过程如图12至图13所示。
在一个实施例中，于第二沟槽23内形成第二金属层24之后还包括：对基底11的背面进行减薄处理，直至暴露出导电层16的底部。作为示例，可以采用化学机械研磨工艺对基底11的背面进行减薄处理。露出导电层16底部后得到的半导体结构的截面结构示意图如图14所示。
一种半导体结构，如图10所示，该半导体结构采用上述任一实施例中的半导体结构的制备方法制备而得到，包括：基底11，基底11包括阵列区域及位于阵列区域外围的外围区域；硅通孔14，硅通孔14位于基底11的外围区域，基底11的上表面、硅通孔14的侧壁及底部形成有填充介质层15；导电层16，形成于硅通孔14内,导电层16与填充介质层15的上表面相平齐；第一金属层18，位于基底11上表面的填充介质层15内，第一金属层18的上表面与导电层16的上表面相平齐；第一互连结构21a及第二互连结构21b，第一互连结构21a的底部与第一金属层18相接触，第二互连结构21b的底部与导电层16相接触。
在一个实施例中，第一金属层18位于阵列区域及外围区域。请继续参考图10，部分第一金属层18位于阵列区域，部分第一金属层18位于外围区域。
在一个实施例中，第一互连结构21a的上表面与第二互连结构21b的上表面相平齐。
在一个实施例中，第二互连结构21b的数量为多个，多个第二互连结构21b于导电层16的上表面呈阵列排布或网格状排布。如图11所示，导电层16上表面阵列分布有四个第二互连结构21b，第二互连结构21b的直径小于导电层16的直径。阵列排布的圆柱形金属结构，可以减小导电层16受到的外部应力，增大工艺窗口。
在一个实施例中，基底11包括衬底112及位于衬底112上表面的第二介质层111，阵列区域的第二介质层111内形成有若干个呈阵列排布的器件单元12及互连插塞13，互连插塞13的底部与器件单元12相接触。其中，半导体结构还包括第一介质层，形成于填充介质层15的上表面。第一互连结构21a及第二互连结构21b形成于第一介质层内，如图10所示。其中，器件单元12可以是存储器件单元12或者前沟道隔离结构单元。互连插塞13可以是由金属钨制备而成的钨层。
在一个实施例中，半导体结构还包括：第三介质层22，形成于第一介质层的上表面；以及第二金属层24，形成于第三介质层22内，第二金属层24的底部与第一互连结构21a及第二互连结构21b相接触。
以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。

Claims (17)

1.一种半导体结构的制备方法，其特征在于，包括：
提供基底，所述基底包括阵列区域及位于所述阵列区域外围的外围区域；
于所述外围区域的所述基底内形成硅通孔，所述硅通孔的深度小于所述基底的厚度；
于所述基底的上表面、所述硅通孔的侧壁及底部形成填充介质层；
于所述硅通孔内形成导电层,所述导电层与所述填充介质层的上表面相平齐；
于位于所述基底上表面的所述填充介质层内形成第一金属层，所述第一金属层的上表面与所述导电层的上表面相平齐；
于所述填充介质层的上表面、所述第一金属层的上表面及所述导电层的上表面形成第一介质层；
于所述第一介质层内同时形成第一互连结构及第二互连结构，所述第一互连结构的底部与所述第一金属层相接触，所述第二互连结构的底部与所述导电层相接触。
2.根据权利要求1所述的半导体结构的制备方法，其特征在于，于所述基底的上表面、所述硅通孔的侧壁及底部形成氧化硅层作为所述填充介质层。
3.根据权利要求1所述的半导体结构的制备方法，其特征在于，于所述填充介质层的上表面、所述第一金属层的上表面及所述导电层的上表面形成氧化硅层作为第一介质层。
4.根据权利要求1所述的半导体结构的制备方法，其特征在于，所述基底包括衬底及位于所述衬底上表面的第二介质层，所述阵列区域的所述第二介质层内形成有若干个呈阵列排布的器件单元及互连插塞，所述互连插塞的底部与所述器件单元相接触。
5.根据权利要求4所述的半导体结构的制备方法，其特征在于，所述于位于所述基底上表面的所述填充介质层内形成第一金属层包括：
于位于所述基底上表面的所述填充介质层内形成第一沟槽，所述第一沟槽至少暴露出部分所述互连插塞；
于所述第一沟槽内及所述第二介质层的上表面形成第一金属材料层；
去除位于所述第二介质层上表面的所述第一金属材料层。
6.根据权利要求4所述的半导体结构的制备方法，其特征在于，所述器件单元包括存储器单元。
7.根据权利要求1所述的半导体结构的制备方法，其特征在于，所述于所述第一介质层内同时形成第一互连结构及第二互连结构，包括：
于所述第一介质层内形成第一互连通孔及第二互连通孔，所述第一互连通孔暴露出所述第一金属层，所述第二互连通孔暴露出所述导电层；
于所述第一互连通孔内、所述第二互连通孔内及所述第一介质层的上表面形成互连材料层；
去除位于所述第一介质层上表面的所述互连材料层，保留于所述第一互连通孔内的所述互连材料层即为所述第一互连结构，保留于所述第二互连通孔内的所述互连材料层即为所述第二互连结构。
8.根据权利要求1所述的半导体结构的制备方法，其特征在于，所述于所述第一介质层内同时形成第一互连结构及第二互连结构之后，还包括：
于所述第一介质层的上表面形成第三介质层；
于所述第三介质层内形成第二沟槽，所述第二沟槽暴露出所述第一互连结构及所述第二互连结构；
于所述第二沟槽内形成第二金属层，所述第二金属层的底部与所述第一互连结构及所述第二互连结构相接触。
9.根据权利要求8所述的半导体结构的制备方法，其特征在于，所述于所述第二沟槽内形成第二金属层，包括：
于所述第二沟槽内及所述第三介质层的上表面形成第二金属材料层；
去除位于所述第三介质层上表面的所述第二金属材料层。
10.根据权利要求8所述的半导体结构的制备方法，其特征在于，所述于所述第二沟槽内形成第二金属层之后还包括：
对所述基底的背面进行减薄处理，直至暴露出所述导电层的底部。
11.根据权利要求10所述的半导体结构的制备方法，其特征在于，采用化学机械研磨工艺对所述基底的背面进行减薄处理。
12.一种半导体结构，其特征在于，所述半导体结构采用如权利要求1至11中任一项所述的半导体结构的制备方法制备而得到，包括：
基底，所述基底包括阵列区域及位于所述阵列区域外围的外围区域；
硅通孔，所述硅通孔位于所述基底的外围区域，所述基底的上表面、所述硅通孔的侧壁及底部形成有填充介质层；
导电层，形成于所述硅通孔内,所述导电层与所述填充介质层的上表面相平齐；
第一金属层，位于所述基底上表面的所述填充介质层内，所述第一金属层的上表面与所述导电层的上表面相平齐；
第一互连结构及第二互连结构，所述第一互连结构的底部与所述第一金属层相接触，所述第二互连结构的底部与所述导电层相接触。
13.根据权利要求12所述的半导体结构，其特征在于，所述第一金属层位于所述阵列区域及所述外围区域。
14.根据权利要求12所述的半导体结构，其特征在于，所述第一互连结构的上表面与所述第二互连结构的上表面相平齐。
15.根据权利要求12至14中任一项所述的半导体结构，其特征在于，所述第二互连结构的数量为多个，多个所述第二互连结构于所述导电层的上表面呈阵列排布或网格状排布。
16.根据权利要求12所述的半导体结构，其特征在于，所述基底包括衬底及位于所述衬底上表面的第二介质层，所述阵列区域的所述第二介质层内形成有若干个呈阵列排布的器件单元及互连插塞，所述互连插塞的底部与所述器件单元相接触，还包括：
第一介质层，形成于所述填充介质层上表面，所述第一互连结构及所述第二互连结构形成于所述第一介质层内。
17.根据权利要求16所述的半导体结构，其特征在于，还包括：
第三介质层，形成于所述第一介质层的上表面；
第二金属层，形成于所述第三介质层内，所述第二金属层的底部与所述第一互连结构及所述第二互连结构相接触。
CN202110500134.XA 2021-05-08 2021-05-08 半导体结构及其制备方法 Active CN115312448B (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
CN202110500134.XA CN115312448B (zh) 2021-05-08 2021-05-08 半导体结构及其制备方法
US17/660,481 US20220359290A1 (en) 2021-05-08 2022-04-25 Semiconductor structure and manufacturing method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202110500134.XA CN115312448B (zh) 2021-05-08 2021-05-08 半导体结构及其制备方法

Publications (2)

Publication Number Publication Date
CN115312448A CN115312448A (zh) 2022-11-08
CN115312448B true CN115312448B (zh) 2024-06-21

Family

ID=83853764

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202110500134.XA Active CN115312448B (zh) 2021-05-08 2021-05-08 半导体结构及其制备方法

Country Status (2)

Country Link
US (1) US20220359290A1 (zh)
CN (1) CN115312448B (zh)

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106504985A (zh) * 2015-09-04 2017-03-15 爱思开海力士有限公司 半导体结构及其制造方法
CN109244090A (zh) * 2017-07-11 2019-01-18 联华电子股份有限公司 半导体存储装置的制作方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6071789A (en) * 1998-11-10 2000-06-06 Vanguard International Semiconductor Corporation Method for simultaneously fabricating a DRAM capacitor and metal interconnections
KR100476939B1 (ko) * 2003-06-05 2005-03-16 삼성전자주식회사 반도체 저항 소자의 콘택 형성방법
US7968460B2 (en) * 2008-06-19 2011-06-28 Micron Technology, Inc. Semiconductor with through-substrate interconnect
US8138036B2 (en) * 2008-08-08 2012-03-20 International Business Machines Corporation Through silicon via and method of fabricating same
US9018768B2 (en) * 2010-06-28 2015-04-28 Samsung Electronics Co., Ltd. Integrated circuit having through silicon via structure with minimized deterioration
JP2012089566A (ja) * 2010-10-15 2012-05-10 Elpida Memory Inc 半導体装置及びその製造方法、並びにデータ処理システム
JP2014107304A (ja) * 2012-11-22 2014-06-09 Renesas Electronics Corp 半導体装置およびその製造方法
US20140264630A1 (en) * 2013-03-15 2014-09-18 Chao-Yuan Huang Integrated Structure

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106504985A (zh) * 2015-09-04 2017-03-15 爱思开海力士有限公司 半导体结构及其制造方法
CN109244090A (zh) * 2017-07-11 2019-01-18 联华电子股份有限公司 半导体存储装置的制作方法

Also Published As

Publication number Publication date
CN115312448A (zh) 2022-11-08
US20220359290A1 (en) 2022-11-10

Similar Documents

Publication Publication Date Title
CN109390305B (zh) 一种键合晶圆及其制备方法
US9613847B2 (en) Integration of shallow trench isolation and through-substrate vias into integrated circuit designs
CN102237300B (zh) 直通基底穿孔结构及其制造方法
CN109994444B (zh) 晶片键合结构及其制作方法
CN102420210A (zh) 具有硅通孔(tsv)的器件及其形成方法
JP2003282573A (ja) 半導体装置のボンディングパッド構造とその製造法
KR102695369B1 (ko) 반도체 소자
CN111834285A (zh) 半导体器件及其制造方法
JP2022509272A (ja) 新規性のあるキャパシタ構造およびそれを形成する方法
CN108615732B (zh) 半导体元件及其制作方法
US12027463B2 (en) Memory device and fabrication method thereof
CN112670296B (zh) 三维存储器结构及其制备方法
CN115312448B (zh) 半导体结构及其制备方法
CN111785681B (zh) 存储器件及其制造方法
CN116828846A (zh) 半导体结构及其制备方法
CN115312449A (zh) 半导体结构及其制备方法
CN114220917A (zh) 具有mim电容器的半导体器件及其制备方法
US20250081451A1 (en) Semiconductor structure, forming method thereof and semiconductor device
US20240222260A1 (en) Semiconductor component with metal-insulator-metal capacitor assembly
US20250062284A1 (en) Thin wafer, method of manufacturing the thin wafer, stack type semiconductor device including the thin wafer and method of manufacturing the stack type semiconductor device
CN111383992B (zh) 半导体器件的制造方法
CN110246799B (zh) 连接结构及其制造方法、半导体器件
CN119153400A (zh) 一种基于背面供电的互连结构及其制备方法
CN116093021A (zh) 半导体结构、堆叠芯片及制作方法
CN119153399A (zh) 一种基于背面供电的互连结构及其制备方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant