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CN115206378A - 降低相变存储器阵列中的短位的影响的系统及方法 - Google Patents

降低相变存储器阵列中的短位的影响的系统及方法 Download PDF

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CN115206378A
CN115206378A CN202210329227.5A CN202210329227A CN115206378A CN 115206378 A CN115206378 A CN 115206378A CN 202210329227 A CN202210329227 A CN 202210329227A CN 115206378 A CN115206378 A CN 115206378A
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Abstract

本申请案涉及降低相变存储器阵列中的短位的影响的系统及方法。一种存储器装置包含包括多个存储器元件的存储器阵列及耦合到所述存储器阵列的存储器控制器。所述存储器控制器在处于操作中时接收所述存储器阵列中的缺陷的指示，当所述缺陷正影响所述多个存储器元件中的仅一个存储器元件时，确定所述缺陷的第一位置，当所述缺陷正影响所述多个存储器元件中的两个或更多个存储器元件时，确定所述缺陷的第二位置，及当所述缺陷正影响所述多个存储器元件中的两个或更多个存储器元件时，在所述第二位置处对有缺陷存储器元件执行熔断操作。

Description

降低相变存储器阵列中的短位的影响的系统及方法
技术领域
本公开的实施例大体上涉及半导体装置领域。更具体来说，本公开的实施例涉及降低存储器阵列(例如，在相变存储器阵列中)中的短位的影响。
背景技术
例如动态随机存取存储器(DRAM)的半导体存储器装置可将数据作为位存储在使用电容器及晶体管实施的存储器单元中。举例来说，电容器的电荷状态(例如，充电或放电)可确定存储器单元是否将“1”或“0”存储为二进制值。可将大量存储器单元与额外逻辑一起装入半导体存储器装置中，所述额外逻辑例如使得能够向存储器单元读取数据、从存储器单元写入数据以及在存储器单元中刷新数据。
存储器装置技术不断演进。举例来说，在存储器装置中具有非易失性存储器可能是有益处的。已开发的一种类型的非易失性存储器是相变存储器(PCM)，其基于PCM的状态或相位(晶体及非晶)来存储“1”或“0”。PCM(或DRAM)的存储器单元可布置成三维阵列，其可经实施为互连存储器单元阵列堆叠。
这些存储器装置已经被实施到多个行业的商业产品中，并实行各种不同任务。然而，存储器阵列中的缺陷源于重复的日常使用及制造中的异常缺陷。随着三维存储器阵列在实施方面的持续增长，期望用以降低存储器阵列中缺陷的影响的技术。
发明内容
根据本申请案的一个方面，提供一种存储器装置。所述存储器装置包括：存储器阵列，其包括多个存储器元件；及存储器控制器，其耦合到所述存储器阵列，其中在处于操作中时所述存储器控制器：接收所述存储器阵列中的缺陷的指示；当所述缺陷正影响所述多个存储器元件中的仅一个存储器元件时，确定所述缺陷的第一位置；当所述缺陷正影响所述多个存储器元件中的两个或更多个存储器元件时，确定所述缺陷的第二位置；及当所述缺陷正影响所述多个存储器元件中的所述两个或更多个存储器元件时，在所述第二位置处对有缺陷存储器元件执行熔断操作。
根据本申请案的另一方面，提供一种方法。所述方法包括：确定多个存储器元件中的有缺陷的存储器元件的位置；确定所述有缺陷存储器元件的故障是第一类型的故障还是第二类型的故障中的一者；及当所述存储器元件的所述故障被确定为所述第一类型的故障时，存取所述有缺陷存储器元件预定次数。
根据本申请案的又一方面，提供一种装置。所述装置包括：存储器控制器，其在处于操作中时：确定有缺陷存储器元件的故障是第一类型的故障还是第二类型的故障中的一者；及当所述有缺陷存储器元件的所述故障被确定为所述第二类型的故障时，存取所述有缺陷存储器元件预定次数
附图说明
图1是根据本公开的实施例的包含存储器单元的存储器装置的实例；
图2是根据本公开的实施例的包含存储器单元的图1的存储器装置的存储器部分的实例；
图3是根据本公开的实施例的用于从图2的存储器部分选择存储器单元的过程的流程图；
图4是说明根据本公开的一个实施例的图2的存储器部分内存在的第一类型的缺陷的图；
图5是说明根据本公开的一个实施例的图2的存储器部分内存在的第二类型的缺陷的图；
图6是根据本公开的实施例的确定及更改图2的存储器部分中存在的缺陷类型的过程的流程图；
图7是说明根据实施例的用以确定图2的存储器部分的失效位的位置的单个字线及单个位线失效的检测的图；
图8是说明根据本公开的图6的熔断操作步骤的结果的曲线图的实例；及
图9是根据本公开的用于图6的过程的实例的流程图。
具体实施方式
下文将描述一或多个特定实施例。为了提供这些实施例的简明描述，本说明书中未描述实际实施方案的全部特征。应了解，在任何此实际实施方案的开发中(如在任何工程或设计项目中)，必须进行许多实施方案特定决策以实现开发者的可随实施方案变化的特定目标，例如符合系统相关及业务相关限制。此外，应了解，此开发努力可能是复杂的且耗时的，但对于获益于本公开的所属领域的一般技术人员来说仍将为常规设计、制作及制造任务。
许多电子系统可采用存储器装置来提供数据存储功能性及/或促进数据处理操作的执行。若干存储器装置可使用电子存储器单元执行存储，例如电容器、触发器、锁存器及/或反相器回路等。存储器装置的实例包含随机存取存储器(RAM)装置、动态RAM(DRAM)装置、静态RAM(SRAM)装置、快闪存储器及/或相变存储器(PCM)装置。
关于电子存储器单元，存储器单元在互连的存储阵列中实施。这允许贯穿互连的存储器阵列堆叠的高效数据存取及路由。然而，存储器阵列中可能会出现影响存储器阵列的缺陷(例如，短路、开位)。举例来说，开位将影响阵列内的单个存储器单元(例如，位)，并导致单个位位置失效。在另一实例中，短位将导致故障，所述故障将传播并影响多个位(即，单个位位置失效的同一行及/或列中的位)，这可影响多个存储器单元并中断整个存储器阵列堆叠。用于检测存储器阵列中的缺陷的一种技术包含通过测试整个存储器阵列结构用探针检测短路。如果短路可修复，其将被修复。然而，当在探针测试期间无法检测到这些短路时及/或在修复是不可能的时，整个存储器阵列将被丢弃且被视为损失。因此，本文描述用于检测存储器阵列中的缺陷的额外技术。
在一个实施例中，感测放大电路位于存储器阵列的字线侧及/或位线侧上。在一些实施例中，字线及位线侧上的感测放大电路可用于允许分别检测及识别单个字线失效(SWL)及单个位线失效(SBL)。SWL及SBL的识别可允许识别位失效(例如，由于短路或开路)所在的单个位失效(SBF)。
在其它实施例中，可基于字线及位线侧上的感测放大电路将SBF识别为位缺陷，从而检测整个字线(或字线上的多于一个位置)及/或整个位线(或位线上的多于一个位置)是否已失效。取决于位失效的类型，可采取某些行动来减轻存储器阵列堆叠的位失效的影响。
图1说明根据本公开的实施例的实例存储器装置100(或系统)。存储器装置100也可被称为电子存储器设备。图1是存储器装置100的各种组件及特征的说明性表示。因此，应了解，存储器装置100的组件及特征经展示以说明功能相互关系，并且可能不代表其在存储器装置100内的实际物理位置。在图1的说明性实例中，存储器装置100包含存储器阵列102，例如3D存储器阵列。存储器阵列102包含可编程以存储不同状态的存储器单元105。在一些实施例中，每一存储器单元105可编程以存储两种状态，指示为逻辑0及逻辑1。在一些实施例中，存储器单元105可经配置以存储多于两个逻辑状态。在一些实施例中，存储器单元105可为PCM单元(例如，3D XPoint存储器单元)。此外，尽管图1中包含的一些元件用数字指示符标记，其它对应元件没有标记，但它们是相同或将被理解为相似的，以提高所描绘特征的可见性及清晰度。
存储器阵列102可包含彼此邻近形成的两个或更多个二维(2D)存储器阵列(例如，在彼此顶部或旁边)。与2D阵列相比，这可增加可放置或创建在单个裸片或衬底上的存储器单元105的数目，这又可降低生产成本，或提高存储器装置的性能，或两者兼而有之。基于图1中描绘的实例，存储器阵列102包含两个层级的存储器单元105；然而，层级的数目可能不限于两个，且可例如包含更多数目个层级。每一层级可对准或定位，使得存储器单元105可跨每一层彼此对准(完全、重叠或近似)，从而形成存储器单元阵列堆叠145。在一些情况下，存储器单元阵列堆叠145可包含两个PCM单元(例如，两个3DXPoint存储器单元)，其中一者安置在另一者之上。
在一些实施例中，每一行存储器单元105连接到字线(例如，字线110)，且每一列存储器单元105连接到位线115。字线110及位线115可大体上彼此垂直，并且可创建存储器单元阵列。如在图1中展示，存储器单元阵列堆叠145中的两个存储器单元105可共享例如位线115的公共导电线。也就是说，位线115可与上存储器单元105的底部电极及下存储器单元105的顶部电极电子连通。在其它实施例中，存储器单元105(例如，上存储器单元、下存储器单元)中的每一者可配置有其自己的位线。在此类情况下，存储器单元可通过绝缘层分离。设想其它配置，举例来说，第三层可与较低层共享字线110。一般来说，一个存储器单元105可位于两个导电线(例如字线110及位线115)的相交点处。此相交点可被称为存储器单元105的地址。目标存储器单元可为位于通电字线110与位线115的相交点处的存储器单元105；也就是说，字线110及位线115可通电，以便读取或写入其相交点处的存储器单元105。与同一字线110或位线115电子连通(例如，连接到其)的其它存储器单元105可被称为非目标存储器单元。
如上文论述，电极可耦合到存储器单元105及字线110或位线115。术语电极可指电导体，并且在一些情况下可被用作到存储器单元105的电触点。电极可包含在存储器装置100的元件或组件之间提供导电路径的迹线、导线、导电线、导电层或类似者。在一些实施例中，存储器单元105可包含定位在第一电极与第二电极之间的硫属化物合金。第一电极的一侧可耦合到字线110，且第一电极的另一侧可耦合到硫属化物合金。另外，第二电极的一侧可耦合到位线115，且第二电极的另一侧可耦合到硫属化物合金。第一电极及第二电极可为相同的材料(例如，碳)或不同材料。在其它实施例中，存储器单元105可包含额外电极，以将硫属化物合金分离为两个部分，如在图2中描绘。硫属化物合金的第一部分可具有与硫属化物合金的第二部分不同的成分。在一些实施例中，硫属化物合金的第一部分可具有与硫属化物合金的第二部分不同的功能。额外电极可为与第一电极及/或第二电极相同或不同的材料(例如碳)。
返回图1，通过使字线110及位线115通电或选择字线110及位线115，可对存储器单元105执行例如读取及写入的操作。在一些实施例中，字线110也可被称为存取线，且位线115也可被称为数字线。对字线及位线或其类似物的引用是可互换的，而不会丢失理解或操作。使字线110或位线115通电或选择字线110或位线115可包含向相应线施加电压。字线110及位线115可由导电材料制成，例如金属(例如，铜(Cu)、铝(Al)、金(Au)、钨(W)、钛(Ti))、金属合金、碳、导电掺杂半导体或其它导电材料、合金、化合物或类似者。
在一些体系结构中，存储器单元105的逻辑存储器装置(例如，存储器单元105的存储部分中的电容器、电阻器或硫属化物材料的电阻)可通过选择组件与位线115电隔离。字线110可连接到并且可控制选择组件。举例来说，选择组件可为晶体管，并且字线110可连接到晶体管的栅极。使字线110通电导致存储器单元105的逻辑存储装置与其对应位线115之间的电连接或闭合电路。然后，可存取位线115以读取或写入存储器单元105。在选择存储器单元105之后，所得信号可用于确定所存储逻辑状态。在一些情况下，第一逻辑状态可对应于无电流或可忽略的小电流，而第二逻辑状态可对应于有限量的电流。在一些情况下，存储器单元105可包含3D XPoint存储器单元或自选择存储器(SSM)单元，两者都具有两个端子，并且可能不需要单独选择组件。因而，3D XPoint存储器单元或SSM单元的一个端子可电连接到字线110，且3D XPoint存储器单元或SSM单元的另一端子可电连接到位线115。
存取存储器单元105可通过行解码器120及列解码器130来控制。举例来说，行解码器120可从存储器控制器140接收行地址，并基于所接收行地址使适当字线110通电。类似地，列解码器130可从存储器控制器140接收列地址，并使适当位线115通电。举例来说，存储器阵列102可包含标记为WL_B1(或WL_T1)到WL_BM(或WL_TM)的多个字线110，以及标记为DL_1到DL_N的多个位线115，其中M及N取决于阵列大小。因此，通过使字线110及位线115(例如，WL_B2及DL_3)通电，可存取其相交点处的存储器单元105。
在存取时，可由感测组件125读取或感测存储器单元105，以确定存储器单元105的存储状态。举例来说，可向存储器单元105施加电压(使用对应字线110及位线115)，并且所得电流的存在可取决于所施加电压及存储器单元105的阈值电压。在一些情况下，可能会施加多于一个电压。另外，如果所施加电压未导致电流流动，那么可施加其它电压，直到感测组件125检测到电流为止。通过评估导致电流流动的电压，可确定存储器单元105的存储逻辑状态。在一些情况下，电压的量值可斜升，直到检测到电流流动(例如，存储器单元105接通、开启、传导电流或变为激活)。在其它情况下，可循序地施加预定电压，直到检测到电流。类似地，可向存储器单元105施加电流，并且用以产生电流的电压的量值可取决于存储器单元105的电阻或阈值电压。
感测组件125可包含各种晶体管或放大器，以便检测及放大信号中的差异，这可被称为锁存。然后，可通过列解码器130输出存储器单元105的所检测逻辑状态。在一些情况下，感测组件125可为列解码器130的部分。或者，感测组件125可连接到列解码器130或与列解码器130电子连通。图1还说明额外及任选感测组件126。在一些实施例中，可使用感测组件126代替感测组件125(即，存储器装置100中存在感测组件125及感测组件126中的仅一者)。如所说明，感测组件126耦合到字线110，并且例如结合行解码器120操作。举例来说，感测组件126可结合行解码器120以类似于如上文描述的感测组件125的方式操作。在一些情况下，感测组件126可为列解码器130的部分。替代地，感测组件126可连接到列解码器130或与列解码器130电子连通。
如上文简要概述，可通过类似地使相关字线110及位线115通电来设置或写入存储器单元105，并且可在存储器单元105中存储至少一个逻辑值。列解码器130及/或行解码器120可接受待写入一或多个存储器单元105的数据，例如输入/输出135。在一些存储器体系结构中，存取存储器单元105可能使所存储逻辑状态降级或损坏所存储逻辑状态，并且可执行重新写入或刷新操作以将原始逻辑状态返回到存储器单元105。举例来说，在DRAM中，存储器单元105的电容器可在检测操作期间部分或完全放电，从而破坏所存储逻辑状态。因此，逻辑状态可在感测操作之后重新写入。另外，使单个字线110通电可导致所述行中的所有存储器单元105放电；因此，行中的若干或所有存储器单元105可能需要重新写入。然而，在例如SSM、PCM(例如，3D XPoint存储器)、FeRAM或3D NAND存储器的其它非易失性存储器中，存取存储器单元105可能不会损坏逻辑状态，因此，存储器单元105在存取之后可能不需要重新写入。
在操作中，存储器控制器140可通过各种组件(例如，行解码器120、列解码器130、感测组件125及/或感测组件126)控制存储器单元105的操作(例如，读取、写入、重新写入、刷新、放电)。在一些情况下，行解码器120、列解码器130、感测组件125及/或感测组件126中的一或多者可与存储器控制器140共置。存储器控制器140可产生行及列地址信号，以便使所需字线110及位线115通电。存储器控制器140还可产生及控制在存储器装置100的操作期间使用的各种电压或电流。
存储器控制器140可通过输入/输出135接收用户数据，输入/输出135可为耦合到存储器装置100的连接器的物理连接或路径。在一些实施例中，存储器控制器140可从存储器单元读取先前用户数据并写入新用户数据，并将新用户数据与先前用户数据合并到写入寄存器中。此后，可产生掩码寄存器(MR)信息，其中掩码寄存器信息可指示存储在存储器单元中的先前用户数据的位将切换或将不切换其逻辑值。在一些实施例中，存储器控制器140可分别对待使用MR信息写入的第一逻辑值(逻辑“0”)及第二逻辑值(逻辑“1”)的数目进行计数，并将第一逻辑值及第二逻辑值的数目分别存储到第一计数器及第二计数器中。在一些实施例中，存储器控制器140可根据掩码寄存器信息向存储器单元105施加编程脉冲。
一般来说，本文论述的施加电压或电流的量值、形状、极性及/或持续时间可被调整或改变，并且对于在操作存储器装置100时论述的各种操作来说可不同。举例来说，在例如复位操作、设置操作及/或读取操作的存取操作期间，可自适应地控制电流及/或电压。此外，可同时存取存储器阵列102内的一个、多个或所有存储器单元105；举例来说，在复位操作期间，可同时存取存储器阵列102的多个或所有单元，其中所有存储器单元105或一群组存储器单元105被设置为单个逻辑状态。
图2说明根据本公开的实施例的支持选择性电流镜控制的存储器阵列102的存储器部分200的实例。存储器部分200可为参考图1描述的存储器阵列102的部分的实例。如在图2中描绘，存储器部分200包含用以构造存储器单元105-a的多种材料。每一存储器单元105-a在垂直方向(例如，垂直于衬底)上堆叠以创建存储器单元阵列堆叠(例如，存储器单元阵列堆叠145)。存储器单元105-a可为参考图1描述的存储器单元105的实例。尽管图2中包含的一些元件用数字指示符标记，其它对应元件没有标记，但它们是相同或将被理解为相似的，以提高所描绘特征的可见性及清晰度。
存储器部分200还包含字线110-a及位线115-a，其可为参考图1描述的字线110及位线115的实例。图2中描绘的字线110-a与位线115-a之间的材料的图示说明可表示图1中的存储器单元105的下部分。存储器部分200包含电极205、逻辑存储元件210、选择器装置元件220及衬底225。在一些实例中，包含硫属化物合金的单个组件(未展示，替换选择器装置元件220、逻辑存储元件210及电极205-b)可充当逻辑存储元件及选择器装置两者。电极205-a可与位线115-a电子连通，且电极205-c可与字线110-a电子连通。
在一些情况下，存储器部分200可包含存储器单元阵列堆叠的阵列，并且每一存储器单元阵列堆叠可包含多个存储器单元105-a。存储器部分200可通过形成导电材料(例如字线110-a)的堆叠来制造，其中每一导电材料通过在其之间的电绝缘材料与相邻的导电材料分离。电绝缘材料可包含氧化物或氮化物材料，例如氧化硅、氮化硅或其它电绝缘材料。这些材料可形成在衬底225之上，例如硅晶片或任何其它半导体或氧化物衬底。随后，可利用各种工艺步骤在字线110-a与位线115-a之间形成材料，使得每一存储器单元105-a可与字线110-a及位线115-a耦合。
选择器装置元件220可通过电极205-b与逻辑存储元件210连接。在一些实例中，选择器装置元件220及逻辑存储元件210的定位可翻转。包含选择器装置元件220、电极205-b及逻辑存储元件210的复合堆叠可通过电极205-c连接到字线110-a，并通过电极205-a连接到位线115-b。选择器装置元件220可辅助选择特定存储器单元105-a，或者可帮助防止杂散电流流过邻近于选定存储器单元105-a的未选定存储器单元105-a。选择器装置元件220可包含电非线性组件(例如，非欧姆组件)，例如金属-绝缘体-金属(MIM)结、双向阈值开关(OTS)或金属-半导体-金属(MSM)开关等其它类型的双端子选择器装置，例如二极管。在一些情况下，选择器装置元件包含硫属化物合金。在一些实例中，选择器装置包含硒(Se)、砷(As)、硅(Si)及锗(Ge)的合金。
如上文论述，图2的存储器单元105-a可包含具有可变电阻的材料。可变电阻材料可指各种材料系统，包含例如金属氧化物、硫属化物化合物等。硫属化物材料是包含元件硫(S)、碲(Te)或硒(Se)中的至少一者的材料或合金。许多硫属化物合金可为可行的—举例来说，锗-锑-碲合金(Ge-Sb-Te)是硫属化物材料。也可采用此处未明确提及的其它硫属化物合金。
为设置低电阻状态，可通过使电流行进通过存储器单元105-a来加热存储器单元105-a。由电流流过具有有限电阻的材料引起的加热可以称为焦耳或欧姆加热。因此，焦耳加热可与电极或相变材料的电阻相关。将相变材料加热到高温(但低于其熔化温度)可导致相变材料结晶并形成低电阻状态。在一些情况下，存储器单元105-a可通过焦耳加热以外的途径加热，例如通过使用激光。为设置高电阻状态，可例如通过焦耳加热将相变材料加热到其熔化温度以上。熔融材料的非晶态结构可通过突然移除所施加电流以快速冷却相变材料来淬火或锁定。
图3是用于从一组存储器单元105选择目标存储器单元的方法250的流程图。下文将存储器控制器140描述为执行方法250，但应理解，任何合适处理电路可额外地或替代地执行方法250。此外，尽管方法250在下文被描述为以特定顺序执行，但应理解，方法250的步骤中的一或多者例如可被省略或重新排序。
在框252处，存储器控制器140可接收以存储器单元105为目标的地址。所述地址可为由存储器控制器140转换为物理地址的逻辑地址。存储器控制器140可使用物理地址来做出某些控制决策。举例来说，在框254处，存储器控制器140可使用所述物理地址来确定用于选择存储器单元105的行解码器120及列解码器130。
结合框254，存储器控制器140可在存储器中查找行解码器120及列解码器130的指示，例如通过使用数据库的查询，及/或执行地址算法，以确定哪些行解码器120及列解码器130对应于存储器单元105的物理地址(例如，定位成最接近存储器调用的物理地址)。数据库可在存储器装置100的制造时填充及/或在存储器装置100的操作期间调整，以反映任何逻辑到物理地址指派。
在框256处，存储器控制器140可使用行解码器120及列解码器130将选择电流传输到存储器单元105的目标存储器单元。存储器控制器140可利用存储器单元105与行解码器120及列解码器130之间的物理距离，以最小化行解码器120及列解码器130的激活最初对存储器单元的影响(例如，减少电流峰值)。此外，存储器单元105中的每一者可对应于其对应的位线115的两个列解码器130，以及其对应的字线110的两个行解码器120。存储器控制器140可利用上面论述的因素来确定位线115及字线110的两个解码器中的哪一者可被激活。
在框258处，存储器控制器140可采用检测组件125及/或检测组件126来确定目标存储器单元105是否已被行解码器120及列解码器130正确选择。在一些实施例中，感测组件125及126分别直接耦合到位线115及字线110，以确保正确感测传输到目标存储器单元的选择电流。
如上文在图3中说明，存储器阵列102的正常操作由用解码器120及130选择目标存储器单元组成。然而，存储器阵列102中可能出现缺陷并阻碍选择目标存储器单元。
考虑到上述内容，图4说明存储器阵列102的图示说明300。在存储器阵列102的图示说明300中说明存储器阵列102内可能出现的第一类型的缺陷。存储器阵列102在位302处经历开位缺陷。当选择位302时，开位缺陷可对应于相对较高的阈值电压(Vt)响应(例如，高于预定值的Vt响应)。开位缺陷可能仅影响位302，且不影响存储器阵列102的其余部分。因而，开位缺陷可导致存储器阵列102中的单个位失效，借此单个位失效可导致位302停止功能性。
在一些实施例中，开位失效可由囊封位302的材料的损失引起。随着时间的推移，由于位的重复循环，囊封可中断。在其它实施例中，开位可由断开位302的断开组件引起。存储器阵列102的操作及使用可在没有位302的情况下继续操作，并且可观察到，当开位缺陷导致位302处的单个位失效时，不会对整体处理及功能产生明显的影响(例如，失效位302可被隔离及跳过，而存储器阵列102的其余部分是可用的)。
图5说明存储器阵列102的图示说明304。在图示说明304中说明存储器阵列102内可能出现的第二类型的缺陷。存储器阵列102在位310处经历短位缺陷。短位缺陷可影响与位310共享(公共)字线110的所有位308及/或与位310共享(公共)位线315的所有位306。在一些实施例中，短位缺陷还可在存储器阵列102中跨越多个存储器阵列层面传播。与单个位失效中的失效率倍增因数1相比，短位缺陷的失效率倍增因数为～103到～104。当选择位310时，短位缺陷可对应于相对低的阈值电压(Vt)响应(例如，低于预定值的Vt响应)。短位缺陷汲取电流并使位306及/或位308的驱动器饱和，使得达不到用于选择的偏置电平。
短位缺陷可由存储器阵列102内的高导电材料的迁移引起。高导电性材料可能与其它金属接触，并导致短位缺陷发生。当短位缺陷导致多个线失效时，存储器阵列102的操作及使用可能受到影响，并且对整体处理及功能发生产生显著影响。因此，尽管可容易地映射开位缺陷，但由于短位缺陷而导致的更大数目个位失效会影响存储器阵列102的可行性。
在一些实施例中，特别是关于相变存储器阵列测试，在结构测试期间的探测测试阶段检测短位缺陷，并在可能的情况下修复所述缺陷。当无法修复时，在组装原本将利用受影响相变存储器阵列的装置期间，受影响相变存储器阵列将被丢弃。然而，这种技术可能无法解决正常客户操作期间(即，组装之后)产生的短位缺陷。
图6是用于基于单个位失效是开位缺陷还是短位缺陷来确定及执行动作的方法320的流程图。下文将存储器控制器140描述为执行方法320，但应理解，任何合适处理电路可额外地或替代地执行方法320。此外，尽管方法320在下文被描述为以特定顺序执行，但应理解，方法320的步骤中的一或多者例如可被省略或重新排序。
在框322处，存储器控制器140可接收存储器阵列102中的缺陷(例如，故障存储器单元105)的指示。在某些实施例中，感测组件125可检测存储器阵列102中的缺陷。感测组件125可向存储器控制器140提供指示。在其它实施例中，存储器控制器140可直接检测存储器阵列102中的缺陷。当检测到电流及/或阈值电压的改变时，可检测到缺陷。在其它实施例中，可由存储器控制器140检测到未能存取受影响位。
在一些实施例中，感测组件125可向存储器控制器140提供电压及电流测量以及缺陷的指示。如先前论述，开位缺陷可由位(例如，存储器单元105)的高阈值电压(例如，高于预定值的Vt响应)的存在来表示，且短位缺陷可由位(例如，存储器单元105)的低阈值电压(例如，低于预定值的Vt响应)的存在来表示。因而，感测组件125可检测到阈值电压的这些变化，并产生缺陷的指示。
在框324处，存储器控制器140可确定缺陷是否影响多于一个位。在一些实施例中，存储器控制器140可检测到一个位受缺陷影响，并确定缺陷是开位失效。也就是说，存储器控制器140可尝试存取其中检测到缺陷的位，以确定单个位失效是否为开位失效。在其它实施例中，感测组件125可通过感测单个位失效并确定位306与有缺陷位共享位线115及/或位308与有缺陷位共享字线110来确定缺陷是开位失效。
在某些实施例中，存储器控制器140可检测到多于一个位受到缺陷的影响，并确定所述缺陷是短位失效。也就是说，存储器控制器140可确定与有缺陷位共享位线115的位306及/或与有缺陷位共享字线110的位308受缺陷影响。在其它实施例中，存储器控制器140可确定存储器装置100的其它存储器部分受缺陷影响，并确定缺陷是短位失效。
在其它实施例中，存储器控制器140可利用感测组件125检测有缺陷位的阈值电压。存储器控制器140可将阈值电压的值与具有针对正常操作、短位缺陷及/或开位缺陷的预定值的查找表进行比较。在其它实施例中，当含有存储器阵列102的装置随着时间老化时，存储器控制器140可动态地更改查找表以反映由于持续正常操作及/或缺陷而更改的阈值电压。
在框326中，当缺陷被确定为开位失效时，存储器控制器140可确定单个位失效的位置。存储器控制器140可采用感测组件125及/或感测组件126来执行位线及字线感测。在一些实施例中，存储器控制器140可利用行解码器120及列解码器130来尝试存取开位并确定单个位失效的位置。在某些实施例中，存储器控制器140可存储开位的位置。
在框328中，存储器控制器140可基于缺陷是短位失效的确定来确定存在缺陷的字线的位置。在一些实施例中，感测组件125可耦合到存储器阵列102的正偏置侧。感测组件125可通过使电流行进通过字线来执行电流感测，以确定字线中的位是否已突变(snap)。因而，当发生短位失效时，共享同一正偏置线的所有位将展示突变(例如，位306或位308)。
考虑到上述内容，图7说明用以确定图2的存储器部分的失效位的位置的单个字线的检测的图形表示。感测组件125可通过将整个字线110检测为突变来检测单个字线失效340。感测组件125可将单个字线失效340的地址传输到存储器控制器140。
返回图6，在框330中，存储器控制器140可确定缺陷是短位失效，并确定存在缺陷的字线的位置。如先前描述，在一些实施例中，感测组件125可耦合到存储器阵列102的正偏置侧。存储器阵列102可通过反转阵列的极性并执行在框328处描述的感测来允许在字线及位线两者上进行感测。感测组件125可反转感测的极性，以确定位线115上的任何位是否已突变。在某些实施例中，感测组件126可额外地耦合到存储器阵列102的正偏置侧，并代替感测组件125执行感测。除上文描述的实施例，图7说明用以确定图2的存储器部分的失效位的位置的单个位线的检测的图形表示。感测组件125可通过将整个位线检测为突变来检测单个位线失效342。感测组件125可将单个位线失效342的地址传输到存储器控制器140。
再次返回图6，在框332处，存储器控制器140可利用由感测组件125确定的单个字线340及位线342失效的地址信息来确定短位失效的位置。存储器控制器140可使单个字线失效340与位线失效342的地址信息交叉以确定短位失效的位置，如在图7中说明。存储器控制器140可存储短位失效的位置用于未来分析。
如在图6中额外地说明，在框334处，存储器控制器140可在短位失效的位置处执行熔断操作。熔断操作将导致短位失效变为开位失效。下文将关于图8进一步描述熔断操作。熔断操作可能包含连续存取及循环位，直到位缺陷从短位失效转换为开位失效。
考虑到上述内容，图8描绘熔断操作的曲线图350。曲线图350包含单位为mV的阈值电压(Vt)轴358，从标绘图原点向上增加，其中阈值电压(Vt)轴358的单位可在4,500mV与8,000mV之间。另外，曲线图350包含指示位被循环及写入的次数的写入操作循环计数轴360，其中写入操作循环计数轴360的单位可在1e+2与1e+7之间。如上文描述，熔断操作由循环选定有缺陷位直到短位失效熔断成开位失效组成。
在正常操作中，存储器阵列102的存储器位的Vt 351可位于点352周围或点352处。在某些实施例中，正常操作期间的存储器位的Vt 351可在点352与在点353之前的Vt 351下降之间的任何地方。当发生短位缺陷时，Vt 351可位于点354处或点354周围。在某些实施例中，在短位缺陷期间位的Vt 351可在点353与点354之间的任何地方。
在点352处，阈值电压处于针对选定位的正常电平。此点指示针对位的正常操作。每次发送写入单元的命令时，都使位循环。当重复使所述位循环时，其可经历阈值电压的改变。
举例来说，位可在～110万到～170万次之间循环，且Vt显著下降，并将继续下降，直到354点。在点354处，继续使位循环，举例来说，在点354处使位再循环100万到150万次，将导致位的Vt(沿355)移动到点356处的Vt(沿357)。阈值电压的尖峰表明短位已被熔断成开位。此曲线图说明存储器阵列设计允许从先前短路的位进行熔断操作的能力。
在一些实施例中，完成熔断操作的时间可通过改变脉冲宽度(例如，单个脉冲的上升边缘及下降边缘之间的经过时间)及递送到短位的电流来改变。由于完成熔断操作所需的循环更少这可具有增加点353与点354之间的斜率的效果，并且进一步例示熔断操作发生的时间减少。脉冲宽度及电流可由存储器控制器140控制。
检测及熔断操作可能有助于媒体管理。在某些实施例中，检测及熔断操作可应用于操作者的移动装置(例如，便携式电话、平板计算机、膝上型计算机等)。在其它实施例中，检测及熔断操作可应用于数据中心或可包含利用存储器装置100中的一或多者的一或多个固定装置任何其它合适位置。
然而，由于运行检测及熔断操作所需的开销，实施检测及熔断操作可导致媒体一致性降级。也就是说，可能需要针对系统级实施方案考虑运行这些操作的时间要求及电力要求。考虑到上述内容，图9是说明在电子装置中调度及测试存储器装置100的存储阵列的方法400的流程图。对存储器装置100的存储器阵列的测试可包含图6的所有方法320的部分。
在框402，存储器控制器140可确定电子装置的操作特性。电子装置的操作特性可包含基于电子装置未被利用的时间、电子装置连接到充电电路的时间超过阈值时间长度的时间及/或电子装置的当前利用率进行测试的时间段。在一些实施例中，阈值时间长度可基于预先定值、操作者的睡眠时间表、电子装置使用低于使用阈值的时间段及/或任何其它合适时间表。
进行测试的时间段可与阈值时间长度相关联，并在阈值时间长度期间发生。也就是说，进行测试的时间段将小于或等于阈值时间长度。在某些实施例中，进行测试的时间段可经预先确定并存储在存储器控制器140内。在其它实施例中，可基于框402处的确定过程动态地改变进行测试的时间段。
在框404处，存储器控制器140可调度测试。在其它实施例中，电子装置外部的处理器可通过输入/输出135执行测试的调度。在某些实施例中，在测试之前，存储器控制器140可确定电子装置是否高于使用阈值，并取消经调度测试。这具有不会中断操作者的正常操作及使用的优点。在一些实施例中，如果电子装置在经调度时间段期间的使用高于使用阈值，那么电子装置可提示操作者执行测试。
在一些实施例中，存储器控制器140可确定一天中的时间及一周中的日期在一周中的经调度日期的经调度时间段之外。主存储器控制器140可指示其它装置继续正常操作，直到满足测试条件为止。在某些实施例中，如果一天中的时间距离在一周中的经调度日期的经调度时间段在特定时间阈值内，主存储器控制器140可发送命令以准备测试。这些命令可包含为测试分配存储器、准备感测组件或任何其它必要测试准备步骤。
在其它实施例中，存储器控制器140可确定一天中的时间及一周中的日期在一周中的经调度日期的经调度时间段内。主存储器控制器140可指示其它装置准备并进行调度测试。在某些实施例中，数据中心操作可暂停以允许调度测试进行并完成。在一些实施例中，调度测试可作为后台过程在后台中发生，以不干扰数据中心的正常操作。也就是说，调度测试可仅占用最少量的存储器以确保数据中心在调度测试期间的正常操作。
在某些实施例中，在调度测试期间收集的数据可存储在存储器阵列102内。从调度测试收集的数据可包含缺陷数据，例如短位位置、开位位置、受影响字线位置、受影响位线位置、缺陷位置处的电流测量，以及存储器阵列操作数据，例如性能、效率及效能，以及与存储器阵列操作及缺陷相关的任何其它数据。
在框406中，存储器控制器140可确定电子装置操作特性是否允许进行调度测试。在一些实施例中，允许测试的操作特性可包含在当前时间在调度的测试时间段内时的时候，电子装置连接到充电电路的时间，及/或电子装置利用率低于阈值的时间。存储器控制器140可确定当前时间及电子装置。在一些实施例中，存储器控制器140可存取电子装置的内部时钟、通过电子装置的WiFi或蜂窝连接到因特网的连接及/或存储器控制器140内的内部时钟，以确定当前时间。在某些实施例中，存储器控制器140可通过交叉参考上述时钟中的任一者来验证当前时间。
电子装置使用可由存储器控制器140确定。存储器控制器140可存取电子装置的一或多个处理器并请求使用数据。使用数据可由一或多个处理器基于操作者当前在电子装置上运行的任何应用程序创建。电子装置的后台过程可被纳入使用阈值，并且当确定电子装置使用时被存储器控制器140忽略。在某些实施例中，存储器控制器140可基于使用阈值请求立即取消或在完成时取消后台处理。
存储器控制器140可存取输入/输出135以确定电子装置是否连接到充电电路。在其它实施例中，存储器控制器140可从电子装置的一或多个处理器请求电池电量数据，并确定电子装置当前是否正在充电。
在框408处，存储器控制器140可确定当前时间在调度的测试时间段之外，电子装置未连接到充电电路，及/或电子装置利用率高于设置阈值。存储器控制器140可继续正常操作，直到满足调度测试的条件。在一些实施例中，在当前时间在调度的测试时间段内时，存储器控制器140可提示操作者将电子装置连接到充电电路以开始扫描。在其它实施例中，在电子装置使用低于使用阈值、连接到充电电路且在调度的测试时间段之外时存储器控制器140可向用户呈现通知以约束电子装置的使用并开始测试。
在框410处，存储器控制器140可确定当前时间在调度的测试的时间段内，电子装置连接到充电电路，及/或电子装置利用率低于阈值。在一些实施例中，在调度测试完成时，存储器控制器140可向用户呈现通知以约束电子装置的使用。当调度测试完成时，存储器控制器140可向操作者呈现通知。在某些实施例中，可能不会向操作者通知调度测试的任何进度、停止或完成。也就是说，可在操作者不知情的情况下实行方法400。在某些实施例中，在调度测试期间收集的数据可存储在存储器阵列102内。从调度测试收集的数据可包含缺陷数据，例如短位位置、开位位置、受影响字线位置、受影响位线位置、缺陷位置处的电流测量，以及存储器阵列操作数据，例如性能、效率及效能，以及与存储器阵列操作及缺陷相关的任何其它数据。
如上文论述，方法400可应用于数据中心或可包含一或多个装置的任何其它合适位置。在一些实施例中，存储器控制器140可在一周的某一日期的某一时间段内调度测试。可预先确定一周中的某一时间段及某一日期，并通过输入/输出135将其传输到存储器控制器140。在其它实施例中，存储器控制器140可通过确定数据中心操作何时低于可接受阈值来动态地调度测试，其中将不会发生来自测试的中断。在某些实施例中，可选择数据中心的一或多个装置中的主装置的存储器控制器140，并且主装置的主存储器控制器140将向数据中心内的其它装置的存储器控制器140发送命令。存储器控制器140可将一周中的某一日期的某一时间段存储为存储器阵列102内的一周中的经调度日期的经调度时间段。
通过采用本公开中描述的技术，本文描述的系统及方法可允许降低存储器阵列140中的短位缺陷的影响。存储器控制器140可接收存储器阵列中的缺陷的指示，并确定所述缺陷是短位缺陷还是开位缺陷。存储器控制器140可确定单个字线失效及单个位线失效以定位短位缺陷。一旦短位缺陷被定位，存储器控制器140可发送命令以执行短位缺陷的熔断操作，以将短位缺陷改变为开位缺陷。检测及熔断操作可应用于单个电子装置及/或具有带有一或多组存储器阵列的一或多个装置的数据中心。可提前调度针对缺陷的测试，并动态地改变所述测试以维持对正常运行的有限干扰。如果满足某些条件，那么存储器控制器140可确定调度测试将进行。
尽管本文仅说明及描述本公开的某些特征，但所属领域的技术人员将想到许多修改及改变。因此，应理解，所附权利要求书希望涵盖落入本文描述的实施例的真正精神范围内的所有此类修改及改变。

Claims (22)

1.一种存储器装置，其包括：
存储器阵列，其包括多个存储器元件；及
存储器控制器，其耦合到所述存储器阵列，其中在处于操作中时所述存储器控制器：
接收所述存储器阵列中的缺陷的指示；
当所述缺陷正影响所述多个存储器元件中的仅一个存储器元件时，确定所述缺陷的第一位置；
当所述缺陷正影响所述多个存储器元件中的两个或更多个存储器元件时，确定所述缺陷的第二位置；及
当所述缺陷正影响所述多个存储器元件中的所述两个或更多个存储器元件时，在所述第二位置处对有缺陷存储器元件执行熔断操作。
2.根据权利要求1所述的存储器装置，其中所述存储器控制器在处于操作中时当所述缺陷正影响所述多个存储器元件中的仅所述一个存储器元件时确定所述缺陷包括开放位缺陷。
3.根据权利要求2所述的存储器装置，其中所述开位缺陷对应于所述多个存储器元件中的第二有缺陷存储器元件在所述第一位置处的阈值电压高于预定电平。
4.根据权利要求1所述的存储器装置，其中当所述存储器控制器在处于操作中时当所述缺陷正影响所述多个存储器元件中的所述两个或更多个存储器元件时确定所述缺陷包括短位缺陷。
5.根据权利要求4所述的存储器装置，其中所述短位缺陷对应于所述多个存储器元件中的所述有缺陷存储器元件在所述第二位置处的阈值电压低于预定电平。
6.根据权利要求1所述的存储器装置，其中所述存储器控制器通信地耦合到一或多个感测组件，其中所述一或多个感测组件在处于操作中时检测所述存储器阵列中的所述缺陷，并将所述缺陷的所述指示传输到所述存储器控制器。
7.根据权利要求6所述的存储器装置，其中所述一或多个感测组件在处于操作中时在正极性与负极性之间切换。
8.根据权利要求6所述的存储器装置，其中所述一或多个感测组件在处于操作中时在预定时间检测所述存储器阵列中的所述缺陷。
9.根据权利要求1所述的存储器装置，其中所述存储器控制器在处于操作中时在所述第二位置处重复循环所述有缺陷存储器元件作为所述熔断操作的部分以更改所述有缺陷存储器元件的阈值电压。
10.根据权利要求9所述的存储器装置，其中存储器控制器在处于操作中时启动对所述有缺陷存储器元件的写入至少150万次作为重复循环所述有缺陷存储器元件。
11.一种方法，其包括：
确定多个存储器元件中的有缺陷的存储器元件的位置；
确定所述有缺陷存储器元件的故障是第一类型的故障还是第二类型的故障中的一者；及
当所述存储器元件的所述故障被确定为所述第一类型的故障时，存取所述有缺陷存储器元件预定次数。
12.根据权利要求11所述的方法，其包括确定所述有缺陷存储器元件的阈值电压。
13.根据权利要求12所述的方法，其包括当所述阈值电压高于预定电平时确定所述有缺陷存储器元件的所述故障是所述第二类型的故障。
14.根据权利要求13所述的方法，其包括确定所述第二类型的故障是所述有缺陷存储器元件的开位故障。
15.根据权利要求12所述的方法，其包括当所述阈值电压低于预定电平时确定所述有缺陷存储器元件的所述故障是所述第一类型的故障。
16.根据权利要求15所述的方法，其包括确定所述第一类型的故障是所述有缺陷存储器元件的短位故障。
17.根据权利要求11所述的方法，其包括写入所述有缺陷存储器元件所述预定次数作为存取所述有缺陷存储器元件。
18.根据权利要求11所述的方法，其包括调度所述多个存储器元件中的所述有缺陷存储器元件的所述位置的所述确定以使其在预定时间发生。
19.根据权利要求18所述的方法，其包括基于所接收指示将所述预定时间更改为第二预定时间以确定所述多个存储器元件中的所述有缺陷的存储器元件的所述位置。
20.一种装置，其包括：
存储器控制器，其在处于操作中时：
确定有缺陷存储器元件的故障是第一类型的故障还是第二类型的故障中的一者；及
当所述有缺陷存储器元件的所述故障被确定为所述第二类型的故障时，存取所述有缺陷存储器元件预定次数。
21.根据权利要求20所述的装置，其中所述存储器控制器在处于操作中时基于确定所述有缺陷存储器元件的阈值电压低于预定电平而确定所述故障为所述第一类型的故障。
22.根据权利要求20所述的装置，其中所述存储器控制器在处于操作中时启动对所述有缺陷存储器元件的数目与所述预定次数相等的写入操作以存取所述有缺陷存储器元件所述预定次数。
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