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CN115176346A - 单光子雪崩二极管器件 - Google Patents

单光子雪崩二极管器件 Download PDF

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CN115176346A CN202180011174.6A CN202180011174A CN115176346A CN 115176346 A CN115176346 A CN 115176346A CN 202180011174 A CN202180011174 A CN 202180011174A CN 115176346 A CN115176346 A CN 115176346A
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Abstract

本发明提供了一种单光子雪崩二极管器件。该器件具有包括上表面的逻辑衬底。该器件具有键合到逻辑衬底的上表面的传感器衬底。在一个示例中，传感器衬底包括空间地布置以形成阵列结构的多个像素元件。在一个示例中，多个像素元件中的每个像素元件具有钝化材料、外延生长的硅材料、构造在外延生长的材料的第一部分中的注入的p型材料、构造在外延生长的材料的第二部分中的注入的n型材料、以及由注入的p型材料和注入的n型材料构造的结区。

Description

单光子雪崩二极管器件
技术领域
本发明总体上涉及感测器件。更具体地，本发明提供了一种用于使用光电二极管技术(具体地，单光子雪崩二极管技术)结合一个或多个互补金属氧化物半导体(Complementary Metal Oxide Semiconductor，CMOS)器件来感测光的方法和器件。仅举例来说，该器件可以用于传感器应用、飞行时间(Time of Flight)应用、LiDAR应用等。但是应当认识到，本发明具有更广泛的适用范围。
背景技术
集成微电子学的研究和开发已经持续在传感器器件方面产生惊人的进展。存在光电二极管的许多示例。例如，光电二极管是p-n结或PIN结构。当足够能量的光子撞击二极管时，其产生电子-空穴对。这种机制也被称为内部光电效应。如果吸收发生在结的耗尽区或远离它的一个扩散长度，则这些载流子通过耗尽区的内建电场而从结中扫过。由此，空穴向阳极移动，电子向阴极移动，产生光电流。通过光电二极管的总电流是暗电流(在没有光的情况下产生的电流)和光电流的总和，因此暗电流必须被最小化以使器件的灵敏度最大化。参见，维基百科的光电二极管(Photodiode)。
光电二极管的另一示例被称为“雪崩光电二极管”。雪崩光电二极管是具有针对以接近反向击穿电压的高反向偏压进行运行而优化的结构的光电二极管。这允许每个光生载流子通过雪崩击穿而倍增，从而在光电二极管内产生内部增益，这增加了器件的有效响应度。
虽然非常成功，但这些常规光电二极管存在许多限制。这些器件难以制造。这些器件对于敏感应用也具有差的信噪比。此外，这种光电二极管通常不能与复杂的集成电路器件集成。功耗也高，从而限制了这些器件的应用。常规光电二极管的这些和其他限制可在本说明书通篇中并且更具体地在下文中进一步描述。
从以上可以看出，用于改进感测器件的技术是高度期望的。
发明内容
根据本发明，提供了总体上涉及感测器件的技术。更具体地，本发明提供了一种用于使用光电二极管技术(具体地，单光子雪崩二极管技术)结合一个或多个互补金属氧化物半导体(CMOS)器件来感测光的方法和器件。仅举例来说，该器件可以用于传感器应用、飞行时间应用、LiDAR应用等。但是应当认识到，本发明具有更广泛的适用范围。
在一个示例中，本发明提供了一种单光子雪崩二极管器件。该器件具有包括上表面的逻辑衬底。在一个示例中，逻辑衬底包括具有逻辑电路的半导体衬底，例如使用CMOS技术制成的那些半导体衬底。该器件具有键合到逻辑衬底的上表面的传感器衬底。在一个示例中，传感器衬底包括空间地布置以形成阵列结构的多个像素元件。在一个示例中，多个像素元件中的每个像素元件具有钝化材料、外延生长的硅材料、构造在外延生长的材料的第一部分中的注入的p型材料、构造在外延生长的材料的第二部分中的注入的n型材料、以及由注入的p型材料和注入的n型材料构造的结区。每个像素元件具有界定该像素元件的深沟槽区。在一个示例中，沟槽区包括填充材料、周围电荷材料和周围绝缘材料。该器件还具有耦合到注入的p型材料的第一接触区和耦合到注入的n型材料的第二接触区。
在一个示例中，在运行中的单光子雪崩光电二极管通过将器件偏压到高于该器件的击穿电压来工作。当光生电子-空穴对到达雪崩区(其是电场高于雪崩击穿阈值的区)时，电子和空穴两者具有在过程中破坏硅共价键以释放另一电子-空穴对的可能性。该过程导致电子-空穴对以通常大于105-106的增益而倍增。因此，被检测并产生光生电子-空穴对的单个光子引起大的信号脉冲。贯穿本说明书并且更具体地在下文中可以找到本运行的进一步的细节。
通过本发明实现了超过常规技术的许多益处。例如，本技术提供了依赖于常规技术的易于使用的工艺。在一些实施例中，该方法通过集成的方法在每个晶圆的裸片中提供更高的器件产量。此外，该方法提供了与常规工艺技术兼容的工艺和系统，而没有对常规器件和工艺的实质性修改。优选地，本发明提供用于多种用途的改进的CMOS集成电路器件和相关的方法。取决于实施例，可以实现这些益处中的一个或多个。这些和其他益处将更贯穿本说明书并且更具体地在下文进行描述。
参考以下详细说明和附图可以更全面地理解本发明的不同附加目的、特征以及优点。
附图说明
图1是根据本发明的实施例的器件的简化截面视图。
图2是根据本发明的替代性实施例的器件的俯视图。
图3是根据本发明的实施例的器件的更详细的截面视图。
图4是根据本发明的替代性实施例的器件的简化截面视图。
图5是根据本发明的替代性实施例的器件的简化截面视图。
图6是根据本发明的替代性实施例的器件的简化截面视图。
图7是根据本发明的替代性实施例的器件的简化截面视图。
图8是根据本发明的替代性实施例的器件的简化截面视图。
图9是根据本发明的替代性实施例的器件的简化截面视图。
图10是根据本发明的替代性实施例的图9的传感器器件的简化截面视图。
具体实施方式
根据本发明，提供了总体上涉及感测器件的技术。更具体地，本发明提供了一种用于使用光电二极管技术(具体地，单光子雪崩二极管技术)结合一个或多个互补金属氧化物半导体(CMOS)器件来感测光的方法和器件。仅举例来说，该器件可以用于传感器应用、飞行时间应用、LiDAR应用等。但是应当认识到，本发明具有更广泛的适用范围。
图1是根据本发明的实施例的器件的简化截面视图。该图仅是示例，该示例不应当不适当地限制本文中的权利要求的范围。如图所示，提供了单光子雪崩二极管器件100。该器件具有包括上表面的半导体衬底101。如图所示，半导体衬底是具有逻辑电路和相关单元的晶圆。在一个示例中，半导体衬底可以称为逻辑衬底。在一个示例中，衬底可以是互补金属氧化物半导体(CMOS)衬底、空白或未图案化衬底、图案化混合衬底等。在一个示例中，半导体衬底具有用于逻辑电路的多个CMOS单元，并且还可以包括多个存储单元、接口单元和其他电路元件。如图所示，衬底具有键合点103和逻辑电路105，其可以被构造为输出、猝灭、再充电电路等。当然，可以存在其他变化、修改和替换。
在一个示例中，该器件具有传感器衬底以及在键合点或平面处键合至传感器衬底的上表面的键合区107。在一个示例中，术语传感器衬底是在其上具有一个或多个感测元件的半导体衬底。在一个示例中，该上表面已经被平坦化。在一个示例中，传感器衬底包括空间设置以形成阵列结构的多个像素元件109。在一个示例中，该阵列结构为N乘M，其中N为1以上，且M为1以上。在一个示例中，N范围从1至10或1000或数百万或数十亿，并且M是1至10或数百万或数十亿等。在一个示例中，多个像素元件中的每个像素元件具有范围在1微米至约100微米的尺寸，尽管可以存在其他变化。如图所示，示出了像素元件的两个侧视图。
在一个示例中，多个像素元件中的每个像素元件具有钝化材料。在一个示例中，钝化材料(其可以形成为层)包括氧化物材料、高K介电材料、氮化物材料或聚酰亚胺材料以及它们的组合等等。在一个示例中，多个像素元件中的每个像素元件形成在外延生长的硅材料上。外延生长的硅材料可以使用基于硅的前体气体使用外延反应器形成。如图所示，外延材料的厚度由合适的厚度制成并且使用高温生长技术等来生长。在一个示例中，外延材料是基本上无缺陷的单晶硅材料。在一个示例中，该器件具有钝化材料111。
如图所示，多个像素元件中的每个像素元件具有构造在外延生长的材料的第一部分中的注入的p型材料113、构造在外延生长的材料的第二部分中的注入的n型材料115、以及由注入的p型材料和注入的n型材料构造的结区。在一个示例中，注入的p型材料包括具有1E15原子/cm3至1E18原子/cm3的浓度密度的硼材料。在一个示例中，注入的n型材料包括具有1E17原子/cm3至1E19原子/cm3的浓度密度的磷实体或砷实体。当然，可以有其他变化、修改和替换。如图所示，注入的p型材料和注入的n型材料构造在像素元件的半导体衬底的附近内或键合区附近，如图所示。
如图所示，每个像素元件具有界定该像素元件的深沟槽区117。在一个示例中，沟槽区包括填充材料、周围电荷材料和周围绝缘材料119。在一个示例中，填充材料包括金属材料、半导体材料或绝缘材料。在优选示例中，填充材料是用于防止串扰的金属材料，尽管填充材料也可以是绝缘材料，例如氧化物材料。在一个示例中，周围电荷材料为高K介电材料。在一个示例中，周围绝缘材料包括氧化物或氮化物材料等。
在一个示例中，构造在深沟槽隔离结构处的电荷材料具有负电荷。在一个示例中，高k介电材料(例如，通过原子层沉积技术沉积的Al2O3)在SiO2/Al2O3界面区处形成负固定电荷。在一个示例中，该负固定电荷产生正平带电压偏移，这导致在深沟槽隔离侧壁附近的半导体材料处于累积模式而不处于耗尽模式。此外，从耗尽区空间地排除深沟槽隔离侧壁界面大大降低了界面缺陷漂移到雪崩区的机会。因此，可以大大降低噪声或暗计数率。
在一个示例中，器件还具有耦合至注入的p型材料的第一接触区121以及耦合至传感器衬底的相反侧上的注入的n型材料的第二接触区。在一个示例中，接触被构造为多个像素元件中的每个像素元件的阳极和阴极。
在一个示例中，该器件具有底部金属反射器，如图所示。在一个示例中，金属反射器可以由铝材料、金属/氧化物材料或半导体材料制成。在一个示例中，底部反射器被构造为将光反射回有源区或外延材料的有源区中。
图2是根据本发明的替代性实施例的器件的俯视图。该图仅是示例，该示例不应不适当地限制本文中的权利要求的范围。在一个示例中，这种器件包括集成电路元件以替换来自逻辑衬底的某些元件，这在本文中进行了描述。如图所示，每个像素元件200具有周围沟槽区和由外延材料制成的内部有源区。在一个示例中，每个像素元件在n型注入区203内具有p型注入区201，如图所示。多个像素元件中的每个像素元件构造为正方形，但也可以构造为其他形状，例如圆形、矩形、椭圆形或其他变化。在一个示例中，每个像素区耦合到集成高电压晶体管207，并且具有猝灭电阻器205，如图所示。晶体管和电阻器电路元件中的每一者与传感器衬底和像素元件单片集成。
图3是根据本发明的实施例的器件的更详细的截面视图。该图仅是示例，该示例不应当不适当地限制本文中的权利要求的范围。如图所示，器件具有由深沟槽隔离构造的周围沟槽区300。深沟槽隔离由蚀刻工艺构造。
在一个示例中，沟槽区包括填充材料、周围电荷材料305、307和周围绝缘材料301、303。在一个示例中，周围绝缘材料包括氧化物或氮化物材料等。
在一个示例中，构造在深沟槽隔离结构处的电荷材料具有负电荷。在一个示例中，高k介电材料(例如，通过原子层沉积技术沉积的Al2O3)在SiO2/Al2O3界面区处形成负固定电荷。在一个示例中，该负固定电荷产生正平带电压偏移，这导致在深沟槽隔离侧壁附近的半导体材料处于累积模式而不处于耗尽模式。这种构造降低了暗计数率，从而导致了器件的效率。在一个示例中，如图所示，沟槽填充有导电材料(例如，金属)，以防止串扰或导致问题的其他限制。在一个示例中，根据实施例，导电材料也可以偏压以与阳极相同的偏压或相对于阳极更负的偏压。
如图所示，该器件具有耦合至较高掺杂雪崩区的低掺杂外延硅区311。如图所示，p+型材料309提供横向导电和低接触电阻。还示出了构造在外延材料内的n型材料315。该器件还具有覆盖n型材料的p型材料313。
在一个示例中，该器件还具有耦合至p型材料和覆盖钝化材料319的接触区317。
图4是根据本发明的替代性实施例的器件的简化截面视图。该图仅是示例，该示例不应当不适当地限制本文中的权利要求的范围。如图所示，该器件可以包括在深沟槽隔离(其被称为周围沟槽区)下方的浅沟槽隔离401、403。在一个示例中，浅沟槽隔离可以包括氧化物材料作为填充物。
图5是根据本发明的替代性实施例的器件的简化截面视图。该图仅是示例，该示例不应不适当地限制本文中的权利要求的范围。如图所示，该器件可以包括被构造为覆盖衬底的表面的微透镜501。在一个示例中，微透镜被构造为将传入光聚焦到外延材料的有源区上。在一个示例中，微透镜可以单片集成或由机械附接到钝化层的光学材料制成。当然，可以存在其他变化、修改和替换。
图6是根据本发明的替代性实施例的器件的简化截面视图。该图仅是示例，该示例不应当不适当地限制本文中的权利要求的范围。在一个示例中，该器件具有覆盖在该器件的背面上的抗反射材料601。在一个示例中，抗反射层可以是任何光学材料，例如氧化物、氮化物或金属氧化物或其他合适的材料或它们的组合等。在一个示例中，抗反射涂层减少了背面表面处的光折射，这允许更多的光行进到有源器件区中。
图7是根据本发明的替代性实施例的器件的简化截面视图。该图仅是示例，该示例不应当不适当地限制本文中的权利要求的范围。如图所示，该器件具有纳米结构701。即，多个像素元件中的每个像素元件包括构造在至上表面的界面的附近内的多个纳米结构，以促进捕获与纳米结构接触的光子。在一个示例中，纳米结构可以在传感器衬底上制成。在一个示例中，纳米结构釆用一种或多种如下工艺制成。
在一个示例中，光捕获通过将传入光子耦合到增加吸收长度的侧向波导模式中来起作用。在一个示例中，如图所示，纳米结构使用通过使用含硅材料的干法蚀刻或选择性湿法蚀刻制成的周期性图案(或在其他示例中也可以是未图案化的)形成。在一个示例中，含硅材料的干法蚀刻导致孔或开口的矩形、或圆形、或六边形、或其他形状的形成。在一个示例中，对于硅，纳米结构的周期可以在650-850nm的范围内，并且纳米孔或开口的直径可以在400-600nm的范围内，尽管可以存在其他变化。在一个示例中，为了与CMOS STI(ShallowTrench Isolation浅沟槽隔离)工艺兼容，纳米结构的深度可以在300-450nm的范围内，但可以是其他深度。在干法蚀刻之后，纳米孔被氧化并利用氧化物填充材料填充。
在一个示例中，纳米结构也可以通过可选择的湿法刻蚀工艺制成。在一个示例中，可选择的湿法蚀刻产生孔或开口的倒金字塔，如图所示。在一个示例中，倒金字塔的周期可以在700-900nm的范围内等。在一个示例中，倒金字塔的深度取决于金字塔的周期，这是因为由晶体方向导致的金字塔的固定角度。在湿法蚀刻之后，金字塔也被氧化并被利用氧化物填充材料填充。本说明书通篇可以找到本纳米结构构造的进一步细节。
图8是根据本发明的替代性实施例的器件的简化截面视图。该图仅是示例，该示例不应当不适当地限制本文中的权利要求的范围。在一个示例中，多个像素元件中的每个像素元件包括构造为覆盖孔区的多个纳米结构801，以促进捕获与纳米结构接触的光子。在一个示例中，纳米结构由硅材料构造。如图所示，纳米结构701构造在界面区的附近内，并且纳米结构801构造在孔区的附近内。
图9是根据本发明的替代性实施例的器件的简化截面视图。该图仅是示例，该示例不应当不适当地限制本文中的权利要求的范围。如图所示，该器件还可以被构造为倒置结构。在一个示例中，注入的p型材料901和注入的n型材料903构造在像素元件的孔区的附近内。该器件还具有限定在由沟槽区围绕的像素元件内的外延材料905。如图所示，每个沟槽区具有填充材料907、介电材料和电荷层(统称为附图标记909)。该器件具有覆盖钝化材料911，其可以是二氧化硅、氮化硅或它们的组合。上部接触区913耦合到n型材料，如图所示。该器件还具有耦合到键合点915和p型材料的下部接触区。
在一个示例中，该器件具有底部金属反射器，如图所示。在一个示例中，金属反射器可以由铝材料、金属/氧化物材料或半导体材料制成。在一个示例中，底部反射器被构造为将光反射回有源区或外延材料的有源区中。
在一个示例中，器件具有逻辑衬底919，其是构造有逻辑电路的半导体衬底。在一个示例中，衬底可以是互补金属氧化物半导体(CMOS)衬底、空白或未图案化衬底、图案化混合衬底等。在一个示例中，半导体衬底具有用于逻辑电路的多个CMOS单元，并且还可以包括多个存储单元、接口单元和其他电路元件。如图所示，衬底具有键合区917和逻辑电路921，其可以被构造为输出、猝灭、再充电电路等。当然，可以有其他变化、修改和替换。
图10是根据本发明的替代性实施例的图9的传感器器件的简化截面视图。该图仅是示例，该示例不应当不适当地限制本文中的权利要求的范围。如图所示，该器件还可以被构造为倒置结构。在一个示例中，注入的p型材料1009和注入的n型材料1007构造在像素元件的孔区的附近内。该器件还具有限定在由沟槽区围绕的像素元件内的外延材料1003。如图所示，每个沟槽区具有填充材料1010、介电材料、电荷层1015、1017以及介电材料1011、1013的薄层。该器件具有覆盖钝化材料1005，其可以是二氧化硅、氮化硅或它们的组合。上部接触区1019耦合到n型材料，如图所示。该器件具有如图所示的p+型区1001。该器件还具有耦合到键合点的下部接触区。
在一个示例中，构造在深沟槽隔离结构处的电荷材料具有负电荷。在一个示例中，高k介电材料(例如，通过原子层沉积技术沉积的Al2O3)在SiO2/Al2O3界面区处形成负固定电荷。在一个示例中，负固定电荷产生正平带电压偏移，这导致在深沟槽隔离侧壁附近的半导体材料处于累积模式而不处于耗尽模式。此外，从耗尽区空间地排除深沟槽隔离侧壁界面大大降低了界面缺陷漂移到雪崩区的机会。因而，可以大大降低噪声或暗计数率。
这些图仅仅是示例，这些示例不应当不适当地限制此处的权利要求的范围。根据本公开，本领域普通技术人员将认识到许多其他变化、修改和替换。例如，在本发明的范围内，可以添加、移除、修改、重新布置、重复和/或重叠以上概述的各个步骤。还应理解，在此描述的示例和实施例仅是为了说明的目的，并且根据它们的各种修改或变化将被建议给本领域的普通技术人员并且将被包括在这个过程的精神和范围以及所附权利要求的范围内。

Claims (26)

1.一种单光子雪崩二极管器件，包括：
逻辑衬底，其包括上表面；
传感器衬底，其键合到所述逻辑衬底的所述上表面，所述传感器衬底包括空间地布置以形成阵列结构的多个像素元件，所述多个像素元件中的每个像素元件包括：
钝化材料；
外延生长的p型硅材料；
注入的p型材料，其构造在外延生长的所述材料的第一部分中；以及
注入的n型材料，其构造在外延生长的所述材料的第二部分中；
结区，其由所述注入的p型材料和所述注入的n型材料构造；以及
深沟槽区，其界定所述像素元件，所述沟槽区包括填充材料、周围电荷材料和周围绝缘材料；
第一接触区，其在所述传感器衬底的第一侧上，耦合到所述注入的p型材料；
第二接触区，其在所述传感器衬底的第二侧上，耦合到所述注入的n型材料；并且
其中，所述电荷材料构造有负电荷以在所述周围电荷材料的附近内引起多个空穴。
2.根据权利要求1所述的器件，其中，所述多个像素元件中的每个像素元件包括覆盖所述钝化材料的抗反射材料。
3.根据权利要求1所述的器件，其中，所述多个像素元件中的每个像素元件具有1微米至约100微米范围的尺寸。
4.根据权利要求1所述的器件，其中，所述钝化材料包括氧化物材料、高K介电材料、氮化物材料或聚酰亚胺材料。
5.根据权利要求1所述的器件，其中，所述注入的p型材料包括具有1E15原子/cm3至1E18原子/cm3的浓度密度的硼材料。
6.根据权利要求1所述的器件，其中，所述注入的n型材料包括具有1E17原子/cm3至1E19原子/cm3的浓度密度的磷实体或砷实体。
7.根据权利要求1所述的器件，其中，所述阵列结构为N乘M，其中，N为1以上，并且M为1以上。
8.根据权利要求1所述的器件，其中，所述填充材料包括金属材料、半导体材料或绝缘材料。
9.根据权利要求1所述的器件，其中，所述注入的p型材料和所述注入的n型材料构造在所述像素元件的所述逻辑衬底的附近内。
10.根据权利要求1所述的器件，其中，所述逻辑衬底包括多个CMOS单元。
11.根据权利要求1所述的器件，其中，所述多个像素元件中的每个像素元件包括构造为覆盖所述孔区的多个纳米结构，以促进捕获与所述纳米结构接触的光子，所述纳米结构由硅材料构造。
12.根据权利要求1所述的器件，其中，所述多个像素元件中的每个像素元件包括构造在至所述上表面的界面的附近内的多个纳米结构，以促进捕获与所述纳米结构接触的光子。
13.根据权利要求1所述的器件，其中，所述多个像素元件中的每个像素元件包括构造在所述孔区的相对侧上的反射材料，以促进将光子从下方区反射到所述结区。
14.一种单光子雪崩二极管器件，包括：
逻辑衬底，其包括上表面；
传感器衬底，其键合至所述逻辑衬底的上表面，所述传感器衬底包括空间地布置以形成阵列结构的多个像素元件，所述多个像素元件中的每个像素元件包括：
外延生长的p型硅材料；
注入的n型材料，其构造在外延生长的所述材料的第一部分中；
注入的p型材料，其覆盖所述n型材料并且构造在外延生长的所述材料的第二部分中；
结区，其由所述注入的p型材料和所述注入的n型材料构造；以及
深沟槽区，其界定所述像素元件，所述沟槽区包括沟槽开口、周围绝缘材料、周围电荷材料和填充材料；以及
第一接触区，其在所述传感器衬底的背侧上，耦合到所述注入的n型材料；以及
第二接触区，其在所述传感器衬底的前侧上，耦合到所述注入的p型材料。
其中，所述电荷材料构造有负固定电荷以在所述周围电荷材料的附近内引起多个空穴。
15.根据权利要求14所述的器件，其中，所述多个像素元件中的每个像素元件包括覆盖所述钝化材料的抗反射材料。
16.根据权利要求14所述的器件，其中，所述多个像素元件中的每个像素元件具有1微米至约100微米范围内的尺寸。
17.根据权利要求14所述的器件，其中，所述钝化材料包括氧化物材料、高K介电材料、氮化物材料或聚酰亚胺材料。
18.根据权利要求14所述的器件，其中，所述注入的p型材料包括具有1E15原子/cm3至1E18原子/cm3的浓度密度的硼材料。
19.根据权利要求14所述的器件，其中，所述注入的n型材料包括具有1E17原子/cm3至1E19原子/cm3的浓度密度的磷实体或砷实体。
20.根据权利要求14所述的器件，其中，所述阵列结构为N乘M，其中，N为1以上，并且M为1以上。
21.根据权利要求14所述的器件，其中，所述填充材料包括金属材料、半导体材料或绝缘材料。
22.根据权利要求14所述的器件，其中，所述注入的p型材料和所述注入的n型材料构造在所述像素元件的孔区的附近内。
23.根据权利要求14所述的器件，其中，所述半导体衬底包括多个CMOS单元。
24.根据权利要求14所述的器件，其中，所述多个像素元件中的每个像素元件包括构造为覆盖所述孔区的多个纳米结构，以促进捕获与所述纳米结构接触的光子，所述纳米结构由硅材料构造。
25.根据权利要求14所述的器件，其中，所述多个像素元件中的每个像素元件包括构造在至所述上表面的界面的附近内的多个纳米结构，以促进捕获与所述纳米结构接触的光子。
26.根据权利要求14所述的器件，其中，所述多个像素元件中的每个像素元件包括构造在所述孔区的相对侧上的反射材料，以促进将光子从背面区反射到所述结区。
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