[go: up one dir, main page]

CN114978124A - 时钟振荡器控制电路 - Google Patents

时钟振荡器控制电路 Download PDF

Info

Publication number
CN114978124A
CN114978124A CN202210161288.5A CN202210161288A CN114978124A CN 114978124 A CN114978124 A CN 114978124A CN 202210161288 A CN202210161288 A CN 202210161288A CN 114978124 A CN114978124 A CN 114978124A
Authority
CN
China
Prior art keywords
signal
clock
clock oscillator
reset
valid
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202210161288.5A
Other languages
English (en)
Inventor
A·R·勒乐
D·普莱克萨特
S·汉纳
J·J·赛博尔德
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Texas Instruments Inc
Original Assignee
Texas Instruments Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Texas Instruments Inc filed Critical Texas Instruments Inc
Publication of CN114978124A publication Critical patent/CN114978124A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/00006—Changing the frequency
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
    • H03K5/135—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals by the use of time reference signals, e.g. clock signals
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
    • G06F1/08—Clock generators with changeable or programmable clock frequency
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
    • G06F1/12—Synchronisation of different clock signals provided by a plurality of clock generators
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26—Power supply means, e.g. regulation thereof
    • G06F1/32—Means for saving power
    • G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
    • G06F1/3234—Power saving characterised by the action undertaken
    • G06F1/3237—Power saving characterised by the action undertaken by disabling clock generation or distribution
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K2005/00013—Delay, i.e. output pulse is delayed after input pulse and pulse length of output pulse is dependent on pulse length of input pulse
    • H03K2005/00019—Variable delay
    • H03K2005/00058—Variable delay controlled by a digital setting
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Microcomputers (AREA)

Abstract

本申请提供一种时钟振荡器控制电路(200)。时钟振荡器控制电路(200)包括信号处理器(210)，其被配置为接收复合时钟请求信号(202)并输出改变的复合时钟请求信号(204)。时钟振荡器控制电路(200)还包括逻辑电路系统(241、242、243和244)，其被配置为接收来自信号处理器(210)的改变的复合时钟请求信号(204)和来自时钟振荡器(230)的时钟振荡器有效信号(212)，并且基于改变的复合时钟请求信号(204)和时钟振荡器有效信号(212)输出置位信号(206)和复位信号(208)。时钟振荡器控制电路(200)还包括置位‑复位锁存器(220)，其被配置为接收来自从逻辑电路系统(241、242、243和244)的置位信号(206)和复位信号(208)并输出使能信号(210)到时钟振荡器(230)。

Description

时钟振荡器控制电路
背景技术
大型复杂的电路系统通常包括大量的电路模块，每个模块都需要时钟输入信号。由于这些时钟信号通常会驱动大量负载，因此它们会消耗大量功率。为了降低这些系统内的功耗，设计人员经常在电路模块不需要时钟信号时禁用时钟信号。
通常使用单个时钟振荡器来向多个电路模块提供时钟信号，并且每个电路模块都配备有时钟请求信号，当其需要接收时钟输入时其可以断言该时钟请求信号。这允许时钟振荡器在其供应的所有电路模块都不需要时钟输入时处于非活动状态。
在典型的系统中，多个电路模块可以产生多个异步时钟请求信号。然后将这些多个异步时钟请求信号组合在逻辑或电路中，并使用得到的复合时钟请求信号来启用时钟振荡器。
由于这些多个时钟请求信号是独立且异步的，因此这些信号可以在任何时间被断言(asserted)和去断言(de-asserted)，而无需任何其他时钟请求信号的了解或关注。当这些信号在逻辑或电路中被组合时，得到的复合时钟请求信号可能包括短毛刺，当将其作为使能信号提供给时钟振荡器时，可能导致时钟振荡器以不可预测的方式进行表现。
发明内容
在一个实施方式中，提供一种时钟振荡器控制电路。该时钟振荡器控制电路包括信号处理器，其被配置为接收复合时钟请求信号并输出改变的复合时钟请求信号。
时钟振荡器控制电路还包括逻辑电路系统，其被配置为接收来自信号处理器的改变的复合时钟请求信号和来自时钟振荡器的时钟振荡器有效信号，并且基于改变的复合时钟请求信号和时钟振荡器有效信号输出置位信号和复位信号。时钟振荡器控制电路进一步包括置位-复位锁存器，其被配置为接收来自逻辑电路系统的置位信号和复位信号并将使能信号输出到时钟振荡器。
在另一个实施方式中，提供一种用于控制时钟振荡器的方法。该方法包括在信号处理器处接收复合时钟请求信号，以及将改变的复合时钟请求信号从信号处理器输出到逻辑电路系统。
该方法还包括在逻辑电路系统处接收来自时钟振荡器的时钟振荡器有效信号，基于改变的复合时钟请求信号和时钟振荡器有效信号将来自逻辑电路系统的置位信号和复位信号输出到置位-复位锁存器，并从由置位信号和复位信号控制的置位-复位锁存器输出时钟使能信号。
附图说明
参考以下附图可以更好地理解本公开的许多方面。尽管结合这些附图描述了若干实施方式，但本公开并不限于本文所公开的实施方式。相反，其意图是涵盖所有替代方案、修改和等效方案。
图1A图示用于控制时钟振荡器的传统系统。
图1B是说明用于控制时钟振荡器的传统系统的操作的时序图。
图2A图示用于控制时钟振荡器的系统的示例实施例。
图2B是说明用于控制时钟振荡器的系统的示例实施例的操作的时序图。
图3图示用于控制时钟振荡器的系统的示例实施例。
图4是说明用于控制时钟振荡器的系统的示例实施例的操作的时序图。
图5是说明用于控制时钟振荡器的方法的示例实施例的流程图。
具体实施方式
图1A图示用于控制时钟振荡器的传统系统100。在该示例中，多个异步时钟请求信号(CLK_REQ0 110到CLK_REQN-1 115)在N输入或门(逻辑OR功能)120中被组合以产生复合时钟请求信号(ENABLE)122，然后将其提供给时钟振荡器130的(ENABLE)输入。
时钟振荡器130然后在其输出处产生时钟信号(CLK)132。如上所讨论的，这些时钟请求信号(CLK_REQ0 110到CLK_REQN-1 115)中的每一个都是独立且异步的，这意味着任何信号都可以在任何时间被断言或去断言。图1B以时序图说明这种情况。
图1B是说明用于控制时钟振荡器的传统系统100的操作的时序图。在该示例现有技术实施例中，随着异步时钟请求信号(CLK_REQ0)110和(CLK_REQ1)111被断言和去断言，对其进行说明。
还说明来自N输入或门120的得到的(ENABLE)122信号。在该示例中，在时间T1 141处，(CLK_REQ0)110被断言(高或1)，并且作为结果(ENABLE)122也被断言。在时间T2 142处，(CLK_REQ0)110被去断言(低或0)，并且作为结果(ENABLE)122也被去断言。
在时间T3 143处，在(CLK_REQ0)110被去断言之后不久，(CLK_REQ1)111被断言，并且作为结果(ENABLE)122也被断言。如果T2和T3之间的时间太短并且不允许时钟振荡器130有足够的时间在激活之间稳定，则(ENABLE)122信号上的这个1-0-1毛刺可能导致时钟振荡器130不可预测地进行表现。
在该示例实施例中，信号上的瞬态1-0-1或0-1-0转换被称为毛刺。许多不同的电路可能导致信号在切换期间瞬间转换到相反的状态，并且因为这些毛刺代表不正确的数据，所以在许多应用中这些毛刺是不希望的。因此，使用诸如信号处理器或信号平滑器的电路来消除来自信号的这些瞬态毛刺，以便防止不正确的数据被下游电路系统锁存或处理。
类似地，如果(ENABLE)122信号没有被断言足够长的时间以使时钟振荡器130的输出稳定，则(ENABLE)122信号上的0-1-0毛刺可能导致时钟振荡器130不可预测地进行表现。
图2A图示用于控制时钟振荡器230的系统200的示例实施例。在该示例实施例中，时钟振荡器控制电路200包括信号处理器210、逻辑电路系统240和置位-复位锁存器220。
在该示例中，信号处理器210接收诸如由图1A的N输入或门120产生的信号的复合时钟请求信号(CLK_REQ)202。该复合时钟请求信号(CLK_REQ)202可以包括如上面关于图1A和图1B所描述的短毛刺。
在该示例实施例中，信号处理器210被配置为去除短于毛刺阈值时间的任何瞬态1-0-1或0-1-0毛刺。该毛刺阈值时间至少部分地基于置位-复位锁存器220的最小输入脉冲宽度要求来预确定。毛刺阈值时间可以被存储在信号处理器210内或者可以从外部存储位置提供给信号处理器210。
在示例实施例中，信号处理器210包括诸如标准单元电路、ASIC电路等的电子电路，其被配置为接收输入信号并基于输入信号传输改变的输出信号。
信号处理器210产生改变的复合时钟请求信号204并将该信号204提供给逻辑电路系统240。在示例实施例中，改变的复合时钟请求信号204是平滑的复合时钟请求信号204，其已经从复合时钟请求信号(CLK_REQ)202中去除了任何毛刺。
逻辑电路系统240还接收来自时钟振荡器230的时钟振荡器有效信号(CO_VALID)212作为输入。时钟振荡器有效信号(CO_VALID)212在被断言时指示时钟振荡器230的时钟输出(CLK)214稳定且有效。注意，在一些示例实施例中，时钟振荡器230被配置为保证在时钟振荡器有效信号212被去断言之前的最小关闭时间。
逻辑电路系统240处理改变的复合时钟请求信号204和时钟振荡器有效信号212并产生置位信号206和复位信号208，置位信号和复位信号被提供给置位-复位锁存器230并对其进行控制。在一些实施例中，置位-复位锁存器230可以包括一对交叉耦合的或非门，而其他实施例可以使用其他电路来提供置位-复位锁存器功能。
在该示例实施例中，逻辑电路系统240被配置为当改变的复合时钟请求信号204被断言并且时钟振荡器有效信号(CO_VALID)212被去断言时断言置位信号206，并且当改变的复合时钟请求信号204被去断言并且时钟振荡器有效信号(CO_VALID)212被断言时断言复位信号208。
在该示例实施例中，逻辑电路系统240包括第一反相器241和第二反相器242以及第一与门243和第二与门244。时钟振荡器有效信号(CO_VALID)212被耦合到第一反相器241的输入和第二与门244的第二输入。改变的复合时钟请求信号204被耦合到第二反相器242的输入和第一与门243的第一输入。
第一反相器241的输出被耦合到第一与门243的第二输入，并且第二反相器242的输出被耦合到第二与门244的第一输入。第一与门243的输出提供置位信号206，并且第二与门244的输出提供复位信号208。
上面所描述的逻辑电路系统240是被配置为向置位-复位锁存器220提供置位信号206和复位信号208的电路的示例实施例。在本发明的范围内可以使用逻辑电路系统240的许多其他配置。
在一些示例实施例中，可以使用另一个振荡器或时钟源同步地断言或去断言时钟请求。然而，这些实施例可能不是在所有情况下都是理想的，因为如果另一个时钟源用于同步断言或去断言，由于打开所需的时钟源需要额外的时间(取决于额外的时钟源的频率)，所以系统的延迟会增加。此外，保持额外的时钟源始终处于活动状态会导致额外的功耗。
图2B是说明用于控制时钟振荡器230的系统200的示例实施例的操作的时序图。在该示例时序图中，在T1 241处，复合时钟请求信号(CLK_REQ)202被断言，造成置位信号206被逻辑电路系统240断言并且使能信号(EN)210被置位-复位锁存器220断言。
在时间T2 242处，在使能信号(EN)210被断言之后的某个时间段，时钟振荡器230的时钟输出(CLK)214有效且稳定，并且时钟振荡器230断言时钟振荡器有效信号(CO_VALID)212。这造成逻辑电路系统240去断言置位信号206。
在时间T3 243处，复合时钟请求信号(CLK_REQ)202被去断言，造成复位信号208被逻辑电路系统240断言并且使能信号(EN)210被置位-复位锁存器220去断言。在时间T4 244处，复合时钟请求信号(CLK_REQ)202再次被断言，但是时钟振荡器230还没有从使能信号(EN)210的去断言中稳定。由于时钟振荡器有效信号(CO_VALID)仍然被断言，指示时钟振荡器230仍在运行，所以置位信号206还不能被断言。
在时间T5 245处，时钟振荡器230去断言时钟振荡器有效信号(CO_VALID)212，并且由于时钟请求(CLK_REQ)202被断言，所以逻辑电路系统240断言置位信号206，并且置位-复位锁存器220断言使能信号(EN)210。在时间T6 246处，时钟振荡器230的时钟输出(CLK)214有效且稳定，并且时钟振荡器230断言时钟振荡器有效信号(CO_VALID)212。这造成逻辑电路系统240去断言置位信号206。
在时间T7 247处，复合时钟请求信号(CLK_REQ)202被去断言，造成复位信号208被逻辑电路系统240断言并且使能信号(EN)210被置位-复位锁存器220去断言。在时间T8 248处，时钟振荡器230已禁用其时钟输出(CLK)214并去断言时钟振荡器有效信号(CO_VALID)212。这造成逻辑电路系统240去断言复位信号208。
图3图示用于控制时钟振荡器340的系统300的示例实施例。时钟振荡器控制电路300的该示例实施例类似于图2A的系统200，但增加了系统复位信号(SYS_RESET)304，其用于确保在系统复位期间置位-复位锁存器330被初始化为稳定状态。
在该示例中，信号处理器320接收诸如由图1A的N输入或门120产生的信号的复合时钟请求信号(CLK_REQ)302。该复合时钟请求信号(CLK_REQ)302可以包括如上面关于图1A和图1B所描述的短毛刺。
在该示例实施例中，信号处理器320被配置为去除短于毛刺阈值时间的任何瞬态1-0-1或0-1-0毛刺。该毛刺阈值时间至少部分地基于置位-复位锁存器330的最小输入脉冲宽度要求来预确定。毛刺阈值时间可以被存储在信号处理器320内或者可以从外部存储位置提供给信号处理器320。
在示例实施例中，信号处理器320包括诸如标准单元电路、ASIC电路等的电子电路，其被配置为接收输入信号并基于输入信号传输改变的输出信号。
信号处理器320产生改变的复合时钟请求信号306并将该信号306提供给逻辑电路系统350。在示例实施例中，改变的复合时钟请求信号306是平滑的复合时钟请求信号306，其已经从复合时钟请求信号(CLK_REQ)302中去除了任何毛刺。
逻辑电路系统350还从时钟振荡器340接收时钟振荡器有效信号(CO_VALID)314并接收系统复位信号(SYS_RESET)304作为输入。时钟振荡器有效信号(CO_VALID)314在被断言时指示时钟振荡器340的时钟输出(CLK)316稳定且有效。
逻辑电路系统350处理改变的复合时钟请求信号306、时钟振荡器有效信号(CO_VALID)314和系统复位(SYS_RESET)304并产生置位信号308和复位信号318，置位信号和复位信号被提供给置位-复位锁存器330并对其进行控制。在一些实施例中，置位-复位锁存器330可以包括一对交叉耦合的或非门，而其他实施例可以使用其他电路来提供置位-复位锁存器功能。
在该示例实施例中，逻辑电路系统350被配置为当改变的复合时钟请求信号306被断言并且时钟振荡器有效信号(CO_VALID)314被去断言时断言置位信号308，并且当改变的复合时钟请求信号306被去断言并且时钟振荡器有效信号(CO_VALID)314被断言时断言复位信号318。
在系统复位期间，当系统复位信号(SYS_RESET)304被断言时(在该示例中系统复位(SYS_RESET)304在低或0时被断言)，逻辑电路系统350被配置为去断言置位信号308并且断言复位信号318，从而确保当系统退出复位时置位-复位锁存器330处于稳定的预确定状态。
在该示例实施例中，逻辑电路系统350包括第一反相器351、第二反相器352和第三反相器353、第一与门354和第二与门355以及或门356。改变的复合时钟请求信号306被连接到第一与门354的第一输入和第二反相器352的输入。时钟振荡器有效信号(CO_VALID)314被连接到第一反相器352的输入和第二与门355的第二输入。
系统复位信号(SYS_RESET)304被连接到第一与门354的第三输入和第三反相器353的输入。第一反相器351的输出被连接到第一与门354的第二输入，第二反相器352的输出被连接到第二与门355的第一输入，并且第三反相器353的输出被连接到或门356的第二输入。
第一与门354的输出将置位信号308提供给置位-复位锁存器330。第二与门355的输出被连接到或门356的第一输入。或门356的输出将复位信号318提供给置位-复位锁存器330。
上面所描述的逻辑电路系统350是被配置为向置位-复位锁存器330提供置位信号308和复位信号318的电路的示例实施例。在本发明的范围内可以使用逻辑电路系统350的许多其他配置。
图4是说明用于控制时钟振荡器340的系统300的示例实施例的操作的时序图。在该示例时序图中，最初，在T0 400处，系统复位(SYS_RESET)304被断言(低或0)。在T0 400处，复合时钟请求信号(CLK_REQ)302、改变的复合时钟请求信号306和时钟振荡器有效信号(CO_VALID)314可能处于未确定状态。由于系统复位(SYS_RESET)304被断言，所以逻辑电路系统350去断言置位信号308并断言复位信号318。
在时间T1 401处，系统复位(SYS_RESET)304被去断言(高或1)，并且复位信号318现在被去断言并且置位-复位锁存器330处于其预定义的稳定状态。在时间T2 402处，复合时钟请求信号(CLK_REQ)302被断言。这造成改变的复合时钟请求信号306也被断言并且逻辑电路系统350断言置位信号308，这造成置位-复位锁存器330断言使能信号(EN)312。
在时间T3 403处，时钟振荡器340的时钟输出(CLK)316正在运行且稳定，并且时钟振荡器340断言时钟振荡器有效信号(CO_VALID)314。这造成逻辑电路系统350去断言置位信号308。在时间T4 404处，复合时钟请求信号(CLK_REQ)302被去断言，造成改变的复合时钟请求信号306被去断言，并且逻辑电路系统350断言复位信号318，导致置位-复位锁存器330去断言使能信号(EN)312。
在时间T5 405处，复合时钟请求信号(CLK_REQ)302再次被断言，而时钟振荡器340尚未从使能信号(EN)312的去断言中稳定。由于时钟振荡器有效信号(CO_VALID)314仍然被断言，指示时钟振荡器340仍在操作，所以置位信号308还不能被断言。
在时间T6 406处，时钟振荡器340去断言时钟振荡器有效信号(CO_VALID)314，并且由于复合时钟请求信号(CLK_REQ)302被断言，所以逻辑电路系统350断言置位信号308，并且置位-复位锁存器330断言使能信号(EN)312。在时间T7 407处，时钟振荡器340的时钟输出(CLK)316有效且稳定，并且时钟振荡器340断言时钟振荡器有效信号(CO_VALID)314。这造成逻辑电路系统350去断言置位信号308。
在时间T8 408处，复合时钟请求信号(CLK_REQ)302被去断言，造成控制电路系统350断言复位信号318，并且置位-复位锁存器330去断言使能信号312。在时间T9 409处，时钟振荡器340已禁用时钟输出(CLK)316，并通过去断言时钟振荡器有效信号(CO_VALID)314来指示这一点。作为响应，逻辑电路系统350去断言复位信号318。
在时间T10 410处，复合时钟请求(CLK_REQ)302上出现短的0-1-0毛刺。由于该毛刺的持续时间短于毛刺阈值时间，因此信号处理器320去除该毛刺，并且改变的复合时钟请求306不包括毛刺。
在时间T11 411处，复合时钟请求(CLK_REQ)302被断言。这造成改变的复合时钟请求306也被断言并且逻辑电路系统350断言置位信号308，这造成置位-复位锁存器330断言使能信号(EN)312。
在时间T12 412处，时钟振荡器340的时钟输出(CLK)316正在运行且稳定，并且时钟振荡器340断言时钟振荡器有效信号(CO_VALID)314。这造成逻辑电路系统350去断言置位信号308。在时间T13 413处，复合时钟请求(CLK_REQ)302上出现短的1-0-1毛刺。由于该毛刺的持续时间短于毛刺阈值时间，因此信号处理器320去除该毛刺，并且改变的复合时钟请求306不包括毛刺。
在时间T14 414处，复合时钟请求(CLK_REQ)302被去断言，造成控制电路系统350断言复位信号318，并且置位-复位锁存器330去断言使能信号(EN)312。在时间T15 415处，时钟振荡器340已禁用时钟输出(CLK)316，并通过去断言时钟振荡器有效信号(CO_VALID)314来指示这一点。作为响应，逻辑电路系统350去断言复位信号318。
图5是说明用于控制时钟振荡器230的方法的示例实施例的流程图。在该示例方法中，时钟振荡器230由时钟振荡器控制电路200控制，该时钟振荡器控制电路200包括信号处理器210、逻辑电路系统240和置位-复位锁存器220。
信号处理器210接收诸如由图1A的N输入或门120产生的信号的复合时钟请求信号202(操作500)。信号处理器210然后将改变的复合时钟信号204输出到逻辑电路系统240(操作502)。
逻辑电路系统240还接收来自时钟振荡器230的时钟振荡器有效信号(CO_VALID)212(操作504)。逻辑电路系统240处理改变的复合时钟信号204和时钟振荡器有效信号(CO_VALID)212以产生置位信号206和复位信号208以控制置位-复位锁存器220(操作506)。
置位-复位锁存器220基于从逻辑电路系统240接收的置位信号206和复位信号208而产生时钟使能信号(EN)210，并将使能信号(EN)210提供给时钟振荡器230(操作508)。
所包含的描述和附图描绘特定实施例以教导本领域技术人员如何制作和使用最佳模式。为了教导发明原理的目的，一些常规方面已被简化或省略。本领域技术人员将理解落入本发明的范围内的这些实施例的变化。本领域技术人员还将理解，上面所描述的特征可以以各种方式组合以形成多个实施例。作为结果，本发明不限于上面所描述的特定实施例，而仅由权利要求及其等同物进行限制。

Claims (20)

1.一种时钟振荡器控制电路，其包括：
信号处理器，其被配置为接收复合时钟请求信号并输出改变的复合时钟请求信号；
逻辑电路系统，其被配置为接收来自所述信号处理器的所述改变的复合时钟请求信号和来自时钟振荡器的时钟振荡器有效信号，并且基于所述改变的复合时钟请求信号和所述时钟振荡器有效信号输出置位信号和复位信号；和
置位-复位锁存器，其被配置为接收来自所述逻辑电路系统的所述置位信号和所述复位信号并输出使能信号到所述时钟振荡器。
2.根据权利要求1所述的时钟振荡器控制电路，其中所述信号处理器被配置为从所述复合时钟请求信号中去除短于毛刺阈值时间的毛刺。
3.根据权利要求2所述的时钟振荡器控制电路，其中所述毛刺阈值时间至少部分地基于所述置位-复位锁存器的最小输入脉冲宽度要求。
4.根据权利要求1所述的时钟振荡器控制电路，其中所述逻辑电路系统进一步被配置为当所述改变的复合时钟请求信号被断言并且所述时钟振荡器有效信号被去断言时断言所述置位信号，并且当所述改变的复合时钟请求信号被去断言并且所述时钟振荡器有效信号被断言时断言所述复位信号。
5.根据权利要求1所述的时钟振荡器控制电路，其中所述逻辑电路系统进一步被配置为接收系统复位信号，并且当所述系统复位信号被断言时，去断言所述置位信号并断言所述复位信号。
6.根据权利要求1所述的时钟振荡器控制电路，其中所述时钟振荡器被配置为当所述时钟振荡器的时钟输出有效时断言所述时钟振荡器有效信号。
7.根据权利要求1所述的时钟振荡器控制电路，其中所述置位-复位锁存器包括两个交叉耦合的或非门。
8.根据权利要求1所述的时钟振荡器控制电路，其中所述逻辑电路系统包括第一反相器和第二反相器以及第一与门和第二与门。
9.根据权利要求8所述的时钟振荡器控制电路，其中：
所述时钟振荡器有效信号被耦合到所述第一反相器的输入和所述第二与门的第二输入；
所述改变的复合时钟请求信号被耦合到所述第二反相器的输入和所述第一与门的第一输入；
所述第一反相器的输出被耦合到所述第一与门的第二输入；
所述第二反相器的输出被耦合到所述第二与门的第一输入；
所述第一与门的输出提供所述置位信号；和
所述第二与门的输出提供所述复位信号。
10.根据权利要求1所述的时钟振荡器控制电路，其中所述复合时钟请求信号由多个时钟请求信号的逻辑或生成。
11.一种用于控制时钟振荡器的方法，其包括：
在信号处理器处接收复合时钟请求信号；
将改变的复合时钟请求信号从所述信号处理器输出到逻辑电路系统；
在所述逻辑电路系统处接收来自时钟振荡器的时钟振荡器有效信号；
基于所述改变的复合时钟请求信号和所述时钟振荡器有效信号，将置位信号和复位信号从所述逻辑电路系统输出到置位-复位锁存器；和
从由所述置位信号和所述复位信号控制的所述置位-复位锁存器输出时钟使能信号。
12.根据权利要求11所述的方法，其中所述信号处理器被配置为从所述复合时钟请求信号中去除短于毛刺阈值时间的毛刺。
13.根据权利要求12所述的方法，其中所述毛刺阈值时间至少部分地基于所述置位-复位锁存器的最小输入脉冲宽度要求。
14.根据权利要求11所述的方法，其中所述逻辑电路系统被配置成当所述改变的复合时钟请求信号被断言并且所述时钟振荡器有效信号被去断言时断言所述置位信号，并且当所述改变的复合时钟请求信号被去断言并且所述时钟振荡器有效信号被断言时断言所述复位信号。
15.根据权利要求1所述的方法，进一步包括：
接收系统复位信号；和
当所述系统复位信号被断言时，去断言所述置位信号并断言所述复位信号。
16.根据权利要求11所述的方法，其中所述时钟振荡器被配置为当所述时钟振荡器的时钟输出有效时断言所述时钟振荡器有效信号。
17.根据权利要求11所述的方法，其中所述置位-复位锁存器包括两个交叉耦合的或非门。
18.根据权利要求11所述的方法，其中所述逻辑电路系统包括第一反相器和第二反相器以及第一与门和第二与门。
19.根据权利要求18所述的方法，进一步包括：
在所述第一反相器的输入处和所述第二与门的第二输入处接收所述时钟振荡器有效信号；
在所述第二反相器的输入处和所述第一与门的第一输入处接收所述改变的复合时钟请求信号；
将所述第一反相器的输出提供到所述第一与门的第二输入；
将所述第二反相器的输出提供到所述第二与门的第一输入；
提供所述第一与门的输出作为所述置位信号；和
提供所述第二与门的输出作为所述复位信号。
20.根据权利要求11所述的方法，其中所述复合时钟请求信号由多个时钟请求信号的逻辑或生成。
CN202210161288.5A 2021-02-23 2022-02-22 时钟振荡器控制电路 Pending CN114978124A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US17/182,547 2021-02-23
US17/182,547 US11467622B2 (en) 2021-02-23 2021-02-23 Clock oscillator control circuit

Publications (1)

Publication Number Publication Date
CN114978124A true CN114978124A (zh) 2022-08-30

Family

ID=82900586

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202210161288.5A Pending CN114978124A (zh) 2021-02-23 2022-02-22 时钟振荡器控制电路

Country Status (2)

Country Link
US (2) US11467622B2 (zh)
CN (1) CN114978124A (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US12158771B2 (en) * 2023-03-31 2024-12-03 International Business Machines Corporation Clock gating circuit for avoiding out-of-spec clock operations in self-timed circuits

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5642104A (en) * 1991-08-29 1997-06-24 The Genlyte Group Incorporated Audible alert for automatic shutoff circuit
US5834957A (en) * 1996-12-20 1998-11-10 Hewlett-Packard Company Implementing asynchronous sequential circuits using synchronous design techniques and modules
JP4068431B2 (ja) * 2001-11-19 2008-03-26 セイコーインスツル株式会社 ダイオード回路及び電子機器
JP2010166299A (ja) * 2009-01-15 2010-07-29 Elpida Memory Inc キャリブレーション回路及びキャリブレーション方法
US8959382B2 (en) * 2011-12-30 2015-02-17 Silicon Laboratories Inc. Controlling communication of a clock signal to a peripheral
US9678556B2 (en) * 2014-02-10 2017-06-13 Qualcomm Incorporated Dynamic clock and voltage scaling with low-latency switching
EP2928082B1 (en) * 2014-04-03 2016-10-12 Dialog Semiconductor (UK) Limited Clock enabling circuit
US9684367B2 (en) * 2014-06-26 2017-06-20 Atmel Corporation Power trace port for tracing states of power domains

Also Published As

Publication number Publication date
US11467622B2 (en) 2022-10-11
US20220269304A1 (en) 2022-08-25
US20230025885A1 (en) 2023-01-26
US11860686B2 (en) 2024-01-02

Similar Documents

Publication Publication Date Title
US9772648B2 (en) Low power asynchronous counters in a synchronous system
US9270270B2 (en) Clock gating circuit for reducing dynamic power
US6920570B2 (en) Level shifter control circuit with delayed switchover to low-power level shifter
US20070146033A1 (en) Circuit arrangement and method for operating a circuit arrangement
US9966953B2 (en) Low clock power data-gated flip-flop
CN110710107B (zh) 用于减小时钟闭锁引起的电压下降的装置和方法
CN101135921B (zh) 多时钟切换装置及其切换方法
US5825224A (en) Edge-triggered dual-rail dynamic flip-flop with self-shut-off mechanism
TWI405408B (zh) 可連續提供電源之切換控制方法及其相關裝置與電源供應系統
US6989695B2 (en) Apparatus and method for reducing power consumption by a data synchronizer
US7131092B2 (en) Clock gating circuit
CN107911104B (zh) 时钟门控电路
CN113066516A (zh) 用于在电压受限电路的电源信号之间复用的方法
US11860686B2 (en) Clock oscillator control circuit
US7109776B2 (en) Gating for dual edge-triggered clocking
US9310829B2 (en) System with feature of saving dynamic power of flip-flop banks
US4736119A (en) Dynamic CMOS current surge control
US6816994B2 (en) Low power buffer implementation
US8402297B2 (en) Method and apparatus for indicating multi-power rail status of integrated circuits
US7203779B2 (en) Fast turn-off slow turn-on arbitrator for reducing tri-state driver power dissipation on a shared bus
US6075398A (en) Tunable digital oscillator circuit and method for producing clock signals of different frequencies
US20210184657A1 (en) Apparatus for Asynchronous Latch with Improved Performance and Associated Methods
EP0527015A2 (en) Low power signaling using output impedance delay
US20020078389A1 (en) Apparatus and method for a low power, multi-level GTL I/O buffer with fast restoration of static bias
US6753715B2 (en) System for symmetric pulse generator flip-flop

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination