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CN114974130A - 像素驱动电路及其驱动方法、阵列基板及显示装置 - Google Patents

像素驱动电路及其驱动方法、阵列基板及显示装置 Download PDF

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CN114974130A
CN114974130A CN202210569842.3A CN202210569842A CN114974130A CN 114974130 A CN114974130 A CN 114974130A CN 202210569842 A CN202210569842 A CN 202210569842A CN 114974130 A CN114974130 A CN 114974130A
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light
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汪锐
胡明
邱海军
陈军涛
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Chongqing BOE Display Technology Co Ltd
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BOE Technology Group Co Ltd
Chongqing BOE Display Technology Co Ltd
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Abstract

一种像素驱动电路及其驱动方法、阵列基板及显示装置，涉及显示技术领域，能够使驱动子电路为固定的偏压信号，得到更好的偏压效果，使本帧亮度不受上一帧状态的影响，改善短期残像问题。该像素驱动电路包括：驱动子电路、第一发光控制子电路、第二发光控制子电路、数据写入子电路、补偿子电路和第一复位子电路。其中，在像素驱动电路的一个显示帧中的初始化阶段，驱动子电路的控制端和驱动子电路的第一端之间的电压差值固定。

Description

像素驱动电路及其驱动方法、阵列基板及显示装置
技术领域
本公开涉及显示技术领域，尤其涉及一种像素驱动电路及其驱动方法、阵列基板及显示装置。
背景技术
目前，有机发光二极管(Organic Light Emitting Diode，OLED)为主动发光显示器件，具有自发光、广视角、高对比度、低耗电、极高反应速度等优点，已广泛应用于手机、平板电脑、数码相机等显示产品。OLED显示装置可以包括多个子像素，每个子像素均包括一一对应设置的像素驱动电路和发光器件。其中，像素驱动电路可以在阵列基板栅极驱动(GateDriver On Array，GOA)驱动信号的控制下，驱动与其对应的发光器件发光。
发明内容
本公开实施例提供一种像素驱动电路及其驱动方法、阵列基板及显示装置，能够实现第一晶体管为固定的偏压信号，得到更好的偏压效果，使本帧亮度不受上一帧状态的影响，从而可以改善像素电路的显示装置由于第一晶体管的迟滞效应可能产生的短期残像问题。
为达到上述目的，本公开实施例采用如下技术方案：
一方面，提供一种像素驱动电路，包括：驱动子电路、第一发光控制子电路、第二发光控制子电路、数据写入子电路、补偿子电路和第一复位子电路；其中，驱动子电路包括控制端、第一端和第二端；在像素驱动电路的一个显示帧中的初始化阶段，驱动子电路的控制端和驱动子电路的第一端之间的电压差值固定；第一发光控制子电路耦接至第一电压端和驱动子电路的第一端，且被配置为响应于第一发光信号控制端的信号，驱动发光元件发光；第二发光控制子电路耦接至驱动子电路的第二端和发光元件的第一电极，且被配置为响应于第二发光信号控制端的信号，驱动发光元件发光；数据写入子电路耦接至数据信号端和驱动子电路的第一端，且被配置为响应于第一信号控制端的信号，将数据信号端的数据信号写入驱动子电路的第一端；补偿子电路耦接至驱动子电路的第二端和驱动子电路的控制端，且被配置为响应于补偿信号控制端的信号，对驱动子电路进行阈值补偿；第一复位子电路耦接在第二电压端和驱动子电路的控制端之间，且被配置为响应于第一复位信号控制端的信号，将第二电压端的信号写入驱动子电路的控制端，对驱动子电路的控制端进行复位；第一复位信号控制端的信号的脉宽可调。
在一些实施例中，第一复位子电路的第一端通过补偿子电路耦接至驱动子电路的控制端，第一复位子电路的第二端耦接至第二电压端。
在一些实施例中，像素驱动电路还包括第三发光控制子电路，第三发光控制子电路耦接至驱动子电路的第二端和第一复位子电路的第一端；第三发光控制子电路，被配置为响应于第三发光信号控制端的信号，在初始化阶段将驱动子电路的控制端和驱动子电路的第一端进行同步初始化，并在发光阶段驱动发光元件发光。
在一些实施例中，第一复位子电路的第一端耦接至驱动子电路的控制端，第一复位子电路的第二端耦接至第二电压端。
在一些实施例中，像素驱动电路还包括第二复位子电路，第二复位子电路耦接至第三电压端和驱动子电路的第二端；第二复位子电路，被配置为响应于第二复位信号控制端的信号，将第三电压端的信号写入驱动子电路的第二端，对驱动子电路的第二端进行复位。
在一些实施例中，第一发光信号控制端和第二发光信号控制端连接不同的信号线，第一发光控制子电路还被配置为在初始化阶段将第一电压端的信号写入驱动子电路的第一端。
在一些实施例中，第一发光信号控制端和第二发光信号控制端连接同一条信号线，像素驱动电路还包括第三复位子电路，第三复位子电路耦接至第四电压端和驱动子电路的第一端，且被配置为响应于第二信号控制端的信号，将第四电压端的信号写入驱动子电路的第一端，对驱动子电路的第一端进行复位；第四电压端的信号电压高于第一电压端的信号电压。
本公开实施例提供的像素驱动电路，通过将发光信号拆分为两个信号，或通过增加复位子电路，使得在初始化阶段，第一晶体管为固定VGS偏压信号，能够改善由于第一晶体管的迟滞效应引起的残像问题。
另一方面，提供一种像素驱动电路，包括：驱动子电路、第一发光控制子电路、第二发光控制子电路、数据写入子电路、补偿子电路和第一复位子电路；其中，驱动子电路包括控制端、第一端和第二端；第一发光控制子电路耦接至第一电压端和驱动子电路的第一端，且被配置为响应于第一发光信号控制端的信号，驱动发光元件发光；第二发光控制子电路耦接至驱动子电路的第二端和发光元件的第一电极，且被配置为响应于第二发光信号控制端的信号，驱动发光元件发光；数据写入子电路耦接至数据信号端和驱动子电路的第一端，且被配置为响应于第一信号控制端的信号，将数据信号端的数据信号写入驱动子电路的第一端；补偿子电路耦接至驱动子电路的第二端和驱动子电路的控制端，且被配置为响应于补偿信号控制端的信号，对驱动子电路进行阈值补偿；第一复位子电路耦接至补偿子电路和第二电压端，且被配置为响应于第一复位信号控制端的信号，将第二电压端的信号写入驱动子电路的控制端，对驱动子电路的控制端进行复位；第一复位信号控制端的信号的脉宽可调。
本公开实施例提供的像素驱动电路，通过将第一复位子电路配置为响应于第一复位信号控制端的信号，使得第一复位信号控制端的信号的脉宽可调，根据分辨率、驱动频率等调整第一复位信号的脉宽，使得像素驱动电路的一个显示帧中的初始化阶段与数据写入阶段的时间平衡，达到更好的显示效果。
在一些实施例中，上述像素驱动电路还包括第四复位子电路，第四复位子电路耦接至第五电压端和发光元件的第一电极，且被配置为响应于第三信号控制端的信号，将第五电压端的信号写入发光元件的第一电极，对发光元件的第一电极进行复位。
在一些实施例中，上述像素驱动电路还包括存储子电路，存储子电路耦接至驱动子电路的控制端和第一电压端，且被配置为存储基于数据信号得到的补偿信号。
又一方面，提供一种阵列基板，包括：如上述实施例中任一项的像素驱动电路，其中，像素驱动电路包括数据写入子电路和第一复位子电路，数据写入子电路包括第四晶体管，第一复位子电路包括第六晶体管。
阵列基板包括：衬底、第一有源层和第一栅极层；其中，设置于衬底一侧的第一有源层包括第四晶体管的第四有源图层、第六晶体管的第六有源图层。设置于第一有源层远离衬底一侧的第一栅极层包括第一栅信号线和第二栅信号线。
第一栅信号线在衬底的正投影与第四有源图层的正投影有重叠，第二栅信号线在衬底的正投影与第六有源图层的正投影有重叠，其中，相对第一栅信号线传输的电信号，第二栅信号线传输的电信号的脉宽可调。
在一些实施例中，第一栅信号线与第二栅信号线绝缘。
在一些实施例中，像素驱动电路还包括驱动子电路、第一发光控制子电路、第二发光控制子电路和第三复位子电路，驱动子电路包括第一晶体管，第一发光控制子电路包括第二晶体管，第二发光控制子电路包括第三晶体管，第三复位子电路包括第十晶体管。
第一有源层还包括第一晶体管的第一有源图层、第二晶体管的第二有源图层、第三晶体管的第三有源图层和第十晶体管的第十有源图层，第一有源图层、第二有源图层以及第十有源图层均连接于第一连接点。
第一栅极层还包括第三栅信号线，第三栅信号线在衬底上的正投影，与第三有源图层在衬底上的正投影、第二有源图层在衬底上的正投影有重叠。第四栅信号线，第四栅信号线在衬底上的正投影与第十有源图层在衬底上的正投影有重叠。
在一些实施例中，阵列基板还包括第三栅极层，第三栅极层设置于第一栅极层远离衬底一侧，第三栅极层还包括第三初始化信号线，第三初始化信号线与第十晶体管的有源图层电连接。
在一些实施例中，阵列基板还包括第二栅极层，第二栅极层设置于第一栅极层和第三栅极层之间，第二栅极层还包括第一初始化信号线，第一初始化信号线与第六有源图层电连接。
在一些实施例中，阵列基板中，沿第一初始化信号线延伸方向布置的像素驱动电路中，每两两相邻的两个像素驱动电路的同层图案实质上镜像对称。像素驱动电路还包括存储子电路，第二栅极层包括存储子电路的电容的第二极板，其中，镜像对称的两个第二极板相连接。
在一些实施例中，像素驱动电路包括第四复位子电路，第一有源层还包括第四复位子电路的第七晶体管的有源图层。阵列基板还包括第一源漏金属层，第一源漏金属层设置于第三栅极层远离衬底一侧，第一源漏金属层包括第二初始化信号线，且相邻的第二初始化信号线之间电连接，第二初始化信号线与第七晶体管有源图层电连接。
在一些实施例中，第一连接点设置于第一源漏金属层，第一源漏金属层还包括第四连接走线，第四连接走线的一端过孔至第一有源层后与第十有源图层电连接，第四连接走线的另一端与第一连接点电连接，第一连接点过孔至第一有源层后与第二有源图层、第一有源图层电连接。
在一些实施例中，第一源漏金属层还包括第五连接走线，第五连接走线的一端过孔至第三栅极层后与第三初始化信号线电连接，第五连接走线的另一端过孔至第一有源层后与第十有源图层电连接。
在一些实施例中，第一源漏金属层还包括第六连接走线，第六连接走线的两端过孔至第二栅极层后与第一初始化信号线电连接，第六连接走线的中部过孔至第一有源层后与第一有源图层电连接。
在一些实施例中，阵列基板还包括第二源漏金属层，第二源漏金属层设置于第一源漏金属层远离衬底一侧，第二源漏金属层包括第一电压信号线。第一源漏金属层还包括第三连接走线，第三连接走线两两镜像对称，第一电压信号线过孔至第一源漏金属层后与镜像对称的两条第三连接走线中的一条电连接。镜像对称的两条第三连接走线过孔至第二栅极层，与对应于同一个像素驱动电路的第二极板电连接。
再一方面，提供一种显示装置，包括：如上述任一实施例的显示面板。
上述显示装置具有与上述一些实施例中提供的显示面板相同的结构和有益技术效果，在此不再赘述。
还有一方面，提供一种像素驱动电路的驱动方法，用于驱动如上述任一实施例的像素驱动电路，其中，像素驱动电路在一个显示帧中的工作过程包括初始化阶段、数据写入阶段和发光阶段，该驱动方法包括：在初始化阶段，控制第一复位信号控制端的信号的电平为第一电平，控制补偿信号控制端的信号的电平为第二电平，控制第一信号控制端的信号的电平为第二电平；第一复位信号控制端的信号的脉宽可调；在数据写入阶段，控制第一复位信号控制端的信号的电平为第二电平，控制补偿信号控制端的信号的电平为第二电平，控制第一信号控制端的信号的电平为第一电平；在发光阶段，控制补偿信号控制端的信号的电平为第一电平，控制第一复位信号控制端的信号的电平为第二电平，控制第一信号控制端的信号的电平为第二电平。
在一些实施例中，上述像素驱动电路的驱动方法还包括：在初始化阶段，控制第一发光信号控制端的信号的电平为第一电平，控制第二发光信号控制端的信号的电平为第二电平；在初始化阶段，控制第一发光信号控制端的信号的电平为第一电平，控制第二发光信号控制端的信号的电平为第二电平；在发光阶段，控制第一发光信号控制端的信号的电平为第一电平，控制第二发光信号控制端的信号的电平为第一电平。
在一些实施例中，上述像素驱动电路还包括第三复位子电路，第三复位子电路耦接至第四电压端和驱动子电路的第一端，且第三复位子电路的控制端被配置为接收第二信号控制端的信号；第四电压端的信号电压高于第一电压端的信号电压；上述方法还包括：在初始化阶段，控制第一发光信号控制端和第二发光信号控制端的信号的电平为第二电平，控制第二信号控制端的信号为第一电平；在数据写入阶段，控制第一发光信号控制端和第二发光信号控制端的信号的电平为第二电平，控制第二信号控制端的信号为第二电平；在发光阶段，控制第一发光信号控制端和第二发光信号控制端的信号的电平为第一电平，控制第二信号控制端的信号为第二电平。
在一些实施例中，上述第一复位子电路的第一端通过补偿子电路耦接至驱动子电路的控制端，第一复位子电路的第二端耦接至第二电压端；像素驱动电路还包括第三发光控制子电路，第三发光控制子电路耦接至驱动子电路的第二端和第一复位子电路的第一端，第三发光控制子电路控制端被配置为接收第三发光信号控制端的信号；上述方法还包括：在初始化阶段，控制第三发光信号控制端的信号的电平为第二电平；在数据写入阶段，控制第三发光信号控制端的信号的电平为第一电平或第二电平；在发光阶段，控制第三发光信号控制端的信号的电平为第一电平。
在一些实施例中，上述第一复位子电路的第一端耦接至驱动子电路的控制端，第一复位子电路的第二端耦接至第二电压端；像素驱动电路还包括第二复位子电路，第二复位子电路耦接至第三电压端和驱动子电路的第二端，第二复位子电路的控制端被配置为接收第二复位信号控制端的信号；上述方法还包括：在初始化阶段，控制第二复位信号控制端的信号的电平为第一电平；在数据写入阶段，控制第二复位信号控制端的信号的电平为第二电平；在发光阶段，控制第二复位信号控制端的信号的电平为第二电平。
附图说明
为了更清楚地说明本公开中的技术方案，下面将对本公开一些实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例的附图，对于本领域普通技术人员来讲，还可以根据这些附图获得其他的附图。此外，以下描述中的附图可以视作示意图，并非对本公开实施例所涉及的产品的实际尺寸、方法的实际流程、信号的实际时序等的限制。
图1为相关技术中的像素驱动电路的结构图；
图2为相关技术中的像素驱动电路的信号时序图；
图3为根据一些实施例的显示面板的结构图之一；
图4为根据一些实施例的一种像素驱动电路的框图；
图5为根据一些实施例的另一种像素驱动电路的框图；
图6为根据一些实施例的一种像素驱动电路的电路图；
图7为根据一些实施例的一种像素驱动电路的信号时序图；
图8为根据一些实施例的另一种像素驱动电路的电路图；
图9为根据一些实施例的另一种像素驱动电路的信号时序图；
图10为根据一些实施例的又一种像素驱动电路的电路图；
图11为根据一些实施例的又一种像素驱动电路的信号时序图；
图12为根据一些实施例的又一种像素驱动电路的电路图；
图13为根据一些实施例的又一种像素驱动电路的电路图；
图14A为根据一些实施例的又一种像素驱动电路的信号时序图；
图14B为根据一些实施例的又一种像素驱动电路的信号时序图；
图15为根据一些实施例的又一种像素驱动电路的电路图；
图16为根据一些实施例的又一种像素驱动电路的信号时序图；
图17为根据一些实施例的又一种像素驱动电路的电路图；
图18为根据一些实施例的又一种像素驱动电路的电路图；
图19为根据一些实施例的又一种像素驱动电路的电路图；
图20为根据一些实施例的又一种像素驱动电路的信号时序图；
图21为根据一些实施例的一种阵列基板的截面图；
图22为根据一些实施例的一种第一有源层的结构图；
图23为根据一些实施例的一种第一栅极层的结构图；
图24为根据一些实施例的一种第一栅极层和第一栅极层的结构图；
图25为根据一些实施例的一种第二栅极层的结构图；
图26为根据一些实施例的一种第二有源层的结构图；
图27为根据一些实施例的一种第三栅极层的结构图；
图28为根据一些实施例的一种第一源漏金属层的结构图；
图29为根据一些实施例的一种第二源漏金属层的结构图；
图30为根据一些实施例的一种阵列基板部分图层的结构图；
图31为根据一些实施例的一种阵列基板的结构图；
图32为根据一些实施例的另一种第一有源层的结构图；
图33为根据一些实施例的另一种第一有源层和第一源漏金属层的结构图；
图34为根据一些实施例的另一种第一栅极层的结构图；
图35为根据一些实施例的另一种第一有源层和第一栅极层的结构图；
图36为根据一些实施例的另一种第二栅极层的结构图；
图37为根据一些实施例的另一种第三栅极层的结构图；
图38为根据一些实施例的另一种第一源漏金属层的结构图；
图39为根据一些实施例的另一种阵列基板的结构图；
图40为根据一些实施例的一种像素驱动电路的驱动方法的流程图；
图41为根据一些实施例的另一种像素驱动电路的驱动方法的流程图。
具体实施方式
下面将结合附图，对本公开一些实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本公开一部分实施例，而不是全部的实施例。基于本公开所提供的实施例，本领域普通技术人员所获得的所有其他实施例，都属于本公开保护的范围。
除非上下文另有要求，否则，在整个说明书和权利要求书中，术语“包括(comprise)”及其其他形式例如第三人称单数形式“包括(comprises)”和现在分词形式“包括(comprising)”被解释为开放、包含的意思，即为“包含，但不限于”。在说明书的描述中，术语“一个实施例(one embodiment)”、“一些实施例(some embodiments)”、“示例性实施例(exemplary embodiments)”、“示例(example)”、“特定示例(specific example)”或“一些示例(some examples)”等旨在表明与该实施例或示例相关的特定特征、结构、材料或特性包括在本公开的至少一个实施例或示例中。上述术语的示意性表示不一定是指同一实施例或示例。此外，所述的特定特征、结构、材料或特点可以以任何适当方式包括在任何一个或多个实施例或示例中。
以下，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本公开实施例的描述中，除非另有说明，“多个”的含义是两个或两个以上。
在描述一些实施例时，可能使用了“耦接”和“连接”及其衍伸的表达。例如，描述一些实施例时可能使用了术语“连接”以表明两个或两个以上部件彼此间有直接物理接触或电接触。又如，描述一些实施例时可能使用了术语“耦接”以表明两个或两个以上部件有直接物理接触或电接触。然而，术语“耦接”或“通信耦合(communicatively coupled)”也可能指两个或两个以上部件彼此间并无直接接触，但仍彼此协作或相互作用。这里所公开的实施例并不必然限制于本文内容。
“A、B和C中的至少一个”与“A、B或C中的至少一个”具有相同含义，均包括以下A、B和C的组合：仅A，仅B，仅C，A和B的组合，A和C的组合，B和C的组合，及A、B和C的组合。
“A和/或B”，包括以下三种组合：仅A，仅B，及A和B的组合。
如本文中所使用，根据上下文，术语“如果”任选地被解释为意思是“当……时”或“在……时”或“响应于确定”或“响应于检测到”。类似地，根据上下文，短语“如果确定……”或“如果检测到[所陈述的条件或事件]”任选地被解释为是指“在确定……时”或“响应于确定……”或“在检测到[所陈述的条件或事件]时”或“响应于检测到[所陈述的条件或事件]”。
本文中“适用于”或“被配置为”的使用意味着开放和包容性的语言，其不排除适用于或被配置为执行额外任务或步骤的设备。
另外，“基于”的使用意味着开放和包容性，因为“基于”一个或多个所述条件或值的过程、步骤、计算或其他动作在实践中可以基于额外条件或超出所述的值。
如本文所使用的那样，“约”、“大致”或“近似”包括所阐述的值以及处于特定值的可接受偏差范围内的平均值，其中所述可接受偏差范围如由本领域普通技术人员考虑到正在讨论的测量以及与特定量的测量相关的误差(即，测量系统的局限性)所确定。
如本文所使用的那样，“平行”、“垂直”、“相等”包括所阐述的情况以及与所阐述的情况相近似的情况，该相近似的情况的范围处于可接受偏差范围内，其中所述可接受偏差范围如由本领域普通技术人员考虑到正在讨论的测量以及与特定量的测量相关的误差(即，测量系统的局限性)所确定。例如，“平行”包括绝对平行和近似平行，其中近似平行的可接受偏差范围例如可以是5°以内偏差；“垂直”包括绝对垂直和近似垂直，其中近似垂直的可接受偏差范围例如也可以是5°以内偏差。“相等”包括绝对相等和近似相等，其中近似相等的可接受偏差范围内例如可以是相等的两者之间的差值小于或等于其中任一者的5％。
本公开的实施例提供的电路中所采用的晶体管可以为薄膜晶体管、场效应晶体管或其他特性相同的开关器件，本公开的实施例中均以薄膜晶体管为例进行说明。
在整个说明书中，所提到的“一个实施例”意味着所描述的与该实施例相关的特定特征、结构或特性被包括在至少一个实施例中。因此，在整个说明书中，在各个地方出现的短语“在一个实施例中”不一定都指同一个实施例。此外，这些特定特征、结构或特性可以以任意合适的方式组合在一个或多个实施例中。
图1为一种相关技术中的像素驱动电路的电路图。如图1所示，该像素驱动电路包括7个晶体管和1个电容器，7个晶体管分别为晶体管T1至晶体管T7，1个电容为电容Cst。
在一些实施例中，一个像素驱动电路在一个显示帧中的工作过程可以包括：初始化阶段t1、数据写入阶段t2和发光阶段t3。下面结合图2对图1所示的像素驱动电路的工作过程进行介绍。
在初始化阶段t1，晶体管T6和晶体管T7的栅极驱动信号Gate[n-1]为低电平，晶体管T5的栅极驱动信号Gate_N[n]为高电平，晶体管T2和晶体管T3的栅极驱动信号EM[n]为高电平，晶体管T4的栅极驱动信号Gate[n]为高电平。如此一来，在初始化阶段t1，晶体管T5、晶体管T6和晶体管T7导通，晶体管T1至晶体管T4截止，从而电压端Vinit1输出的电压vinit1可以通过导通的晶体管T5和晶体管T6提供给晶体管T1的栅极，即第一节点N1，从而使晶体管T1的栅极的电压为vinit1，实现对晶体管T1的栅极初始化。同时，电压端Vinit2输出的电压vinit2可以通过导通的晶体管T7提供给发光元件的第一电极，以对发光元件的第一电极进行复位。
在数据写入阶段t2，晶体管T6和晶体管T7的栅极驱动信号Gate[n-1]为高电平，晶体管T5的栅极驱动信号Gate_N[n]为高电平，晶体管T2和晶体管T3的栅极驱动信号EM[n]为高电平，晶体管T4的栅极驱动信号Gate[n]为低电平。如此一来，在数据写入阶段t2，晶体管T4、晶体管T5导通，晶体管T1至晶体管T3、晶体管T6和晶体管T7截止，从而数据信号端Vdata输出的电压vdata可以通过晶体管T4写入第一晶体管T1的第一极，即第二节点N2，从而使晶体管T1的第一极的电压为vdata，实现对晶体管T1的第一极初始化。
在发光阶段t3，晶体管T6和晶体管T7的栅极驱动信号Gate[n-1]为高电平，晶体管T5的栅极驱动信号Gate_N[n]为低电平，晶体管T2和晶体管T3的栅极驱动信号EM[n]为低电平，晶体管T4的栅极驱动信号Gate[n]为高电平。如此一来，在发光阶段t3，晶体管T1至晶体管T3导通，晶体管T4至晶体管T7截止，从而电压端VDD输出的电压vdd可以通过晶体管T1至晶体管T3提供给发光元件的第一电极，实现驱动发光元件发光。
结合图1和图2可知，在初始化阶段t1，晶体管T1的栅极电压和漏极电压为vinit1，晶体管T1的源极电压会被下拉放电至vinit1-Vth截止，从而使得晶体管T1的栅极与漏极之间产生固定电压差，晶体管T1处于固定偏置的截止状态(off-bias)。采用该方案时，无论前一帧的数据信号为黑态还是白态信号，晶体管T1都由固定偏置的截止状态开始进入数据写入阶段t2，从而可以改善由于迟滞效应可能产生的短期残像问题。但是，该方案中晶体管T1上的固定电压差是被动产生的偏压，因此偏压效果不佳，导致改善残像的效果不佳。
另外，由于晶体管T4的栅极驱动信号为Gate[n]，晶体管T6的栅极驱动信号为Gate[n-1]，即T6的栅极驱动信号Gate[n-1]为晶体管T4的栅极驱动信号Gate[n]的上一级信号。因此T6的栅极驱动信号的脉宽无法调制，即不能独立控制初始化阶段的时间，故不能保证初始化阶段和数据写入阶段时间平衡，无法达到良好的发光效果。
为解决上述问题，本公开一些实施例提供一种像素驱动电路和显示装置，该像素驱动电路在初始化阶段，能够确保驱动子电路的控制端和驱动子电路的第一端之间的电压差值固定，即能够确保驱动晶体管的栅极和源极之间的电压差值固定，因此在初始化阶段第一晶体管为固定VGS偏压信号(on-bias)。由于第一晶体管上的固定电压差是主动产生的偏压，与图1所示的方案中第一晶体管上被动产生的偏压相比，能够改善由于第一晶体管的迟滞效应引起的残像问题。而且通过将第六晶体管配置为响应于第一复位信号实现第一晶体管栅极的复位，由于该第一复位信号和第四晶体管的栅极驱动信号连接不同的信号线，因此初始化阶段的时间能够独立控制，从而实现初始化和数据写入阶段的时间平衡，达到良好的发光效果。
针对上述技术问题，本公开的一些实施例提供一种显示装置30，该显示装置30可以为平板电脑，显示器，手机，广告牌，数码相框或个人数字助理(Personal DigitalAssistant，PDA)等任何具有显示功能的装置。
示例性地，显示装置30可以为有机电致发光二极管(Organic Light-EmittingDiode，OLED)显示装置、量子点电致发光二极管(Quantum Dot Light Emitting Diodes，QLED)显示装置或有源矩阵有机发光二极管(Active-matrix organic light emittingdiode，AMOLED)显示装置。本申请实施例对显示装置30的具体类型不做特殊限制。以下实施例以OLED显示装置为例进行详细说明。
如图3所示，显示装置30包括显示区A，以及设置在显示区A至少一侧的周边区B。显示区A为显示图像的区域，显示区A被配置为设置子像素P。周边区B为不显示图像的区域，周边区B被配置为设置显示驱动电路，例如，栅极驱动电路和源极驱动电路。
该多个子像素P排列为多行和多列，每行包括沿第一方向X排列的多个子像素P，每列包括沿第二方向Y排列的多个子像素P。其中，每行子像素P可以包括多个子像素P，每列子像素P可以包括多个子像素P。
此处，第一方向X和第二方向Y相互交叉。第一方向X和第二方向Y之间的夹角可以根据实际需要选择设置。示例性地，第一方向X和第二方向Y之间的夹角可以为85°、89°或90°等。
在一些实施例中，如图3所示，上述显示装置30还可以包括位于显示区A的多条栅线GL以及多条数据线DL。其中，该多条栅线GL沿第一方向X延伸，该多条数据线DL沿第二方向Y延伸。
示例性地，可以将沿第一方向X排列成一行的子像素P称为同一行子像素P，将沿第二方向Y排列成一列的子像素P称为同一列子像素P。同一行子像素P可以与同一条栅线GL耦接，同一列子像素P可以与同一条数据线DL耦接。
每个子像素P均可以包括像素驱动电路31及与像素驱动电路31耦接的发光元件。其中，一条栅线GL可以与同一行子像素P中的多个像素驱动电路31耦接，一条数据线DL可以与同一列子像素P中的多个像素驱动电路31耦接。
对于每一个子像素P，其像素驱动电路31可以通过栅线GL接收GOA驱动信号(例如，第一发光信号控制端的信号、第二发光信号控制端的信号、第三发光信号控制端的信号、第一信号控制端的信号、第二信号控制端的信号、第三信号控制端的信号、补偿信号控制端的信号、第一复位信号控制端的信号、第二复位信号控制端的信号)，并通过数据线DL接收数据电压端的电压信号，以使得该像素驱动电路31在GOA驱动信号的控制下，驱动对应的发光元件根据数据电压端的电压信号进行发光。
本公开的一些实施例提供一种像素驱动电路31，如图4所示，该像素驱动电路31包括：驱动子电路311、第一发光控制子电路312、第二发光控制子电路313、数据写入子电路314、补偿子电路315、第一复位子电路316。该像素驱动电路31被配置为生成驱动电流以控制发光元件发光。
驱动子电路311包括控制端、第一端和第二端。该驱动子电路311用于提供驱动发光元件发光的驱动电流。其中，在像素驱动电路31的一个显示帧中的初始化阶段t1，驱动子电路311的控制端和驱动子电路的第一端之间的电压差值固定。
第一发光控制子电路312耦接至第一电压端VDD和驱动子电路311的第一端，且被配置为响应于第一发光信号控制端EM1的信号，驱动发光元件发光。
第二发光控制子电路313耦接至驱动子电路311的第二端和发光元件的第一电极，且被配置为响应于第二发光信号控制端EM2的信号，驱动发光元件发光。
数据写入子电路314耦接至数据信号端Vdata和驱动子电路311的第一端，且被配置为响应于第一信号控制端S1的信号Gate[n]，将数据信号端Vdata的信号写入驱动子电路311的第一端。
补偿子电路315耦接至驱动子电路311的第二端和驱动子电路311的控制端，且被配置为响应于补偿信号控制端G1的信号，对驱动子电路311进行阈值补偿。
第一复位子电路316耦接在第二电压端Vinit1和驱动子电路311的控制端之间，且被配置为响应于第一复位信号控制端R1的信号，将第二电压端Vinit1的信号写入驱动子电路311的控制端，对驱动子电路311的控制端进行复位。
在一些实施例中，第一复位子电路316可以通过两种电路结构耦接在第二电压端Vinit1和驱动子电路311的控制端之间，下面分别对这两种电路结构进行介绍。
第一种电路结构，如图4所示，第一复位子电路316的第一端通过补偿子电路315耦接至驱动子电路311的控制端，第一复位子电路316的第二端耦接至第二电压端Vinit1。
第二种电路结构，如图5所示，第一复位子电路316的第一端耦接至驱动子电路311的控制端，第一复位子电路316的第二端耦接至第二电压端Vinit1。
在一些实施例中，第一发光信号控制端EM1和第二发光信号控制端EM2可以连接同一条GOA驱动信号线，也可以连接不同的GOA驱动信号线。
示例性的，当第一发光信号控制端EM1和第二发光信号控制端EM2连接不同的GOA驱动信号线时，第一发光控制子电路312被配置为在初始化阶段t1，将第一电压端VDD的信号vdd写入驱动子电路311的第一端，并在发光阶段t3驱动发光元件发光。
例如，如图6、图8、图10、图12所示的像素驱动电路中，第一发光信号控制端EM1和第二发光信号控制端EM2连接不同的GOA驱动信号线，第一发光信号控制端EM1的信号为EM1[n]，第二发光信号控制端EM2的信号为EM2[n]。
可以理解的，本公开实施例通过在初始化阶段t1，将第一电压端VDD的信号vdd写入驱动子电路311的第一端，从而确保驱动子电路311的第一端为固定电压。由于在初始化阶段t1，驱动子电路311的第一端的电压为vdd，驱动子电路311的控制端电压和第二端电压接近于电压vinit1，因此在初始化阶段t1，驱动子电路311的栅源电压VGS为vinit1-vdd，故驱动子电路311处于固定偏置的开启状态on-bias，然后再进入数据写入阶段t2时，可以确保本帧亮度不受上一帧状态的影响，改善短期残像问题。
示例性的，当第一发光信号控制端EM1和第二发光信号控制端EM2连接同一条GOA驱动信号线时，像素驱动电路31还包括第三复位子电路321，该第三复位子电路321耦接至第四电压端Vinit3和驱动子电路311的第一端。第三复位子电路321被配置为在初始化阶段t1，响应于第二信号控制端S2的信号，将第四电压端Vinit3的信号vinit3写入驱动子电路311的第一端，对驱动子电路311的第一端进行复位。
例如，如图13、图15、图17、图18所示，第一发光信号控制端EM1和第二发光信号控制端EM2连接同一条GOA驱动信号线，第一发光信号控制端EM1的信号为EM[n]，第二发光信号控制端EM2的信号也为EM[n]。
可以理解的，本公开实施例通过在初始化阶段t1，将第四电压端Vinit3的信号vinit3写入驱动子电路311的第一端，从而确保驱动子电路311的第一端为固定电压。由于在初始化阶段t1，驱动子电路311的第一端的电压为vinit3，驱动子电路311的控制端电压和第二端电压接近于电压vinit1，因此驱动子电路311在初始化阶段时，栅源电压VGS为vinit1-vinit3，故驱动子电路311处于固定偏置的开启状态on-bias，然后再进入数据写入阶段t2时，可以确保本帧亮度不受上一帧状态的影响，改善短期残像问题。
在一些实施例中，如图4和图5所示，像素驱动电路31还可以包括存储子电路317，该存储子电路317耦接至驱动子电路311的控制端和第一电压端VDD，且被配置为存储基于数据信号vdata得到的补偿信号。
在一些实施例中，如图4和图5所示，像素驱动电路31还可以包括第四复位子电路318，第四复位子电路318耦接至第五电压端Vinit4和发光元件的第一电极，且被配置为响应于第三信号控制端S3的信号，将第五电压端Vinit4的信号vinit4写入发光元件的第一电极，对发光元件的第一电极进行复位。
本公开的一些实施例中，可以通过多种不同电路结构的像素驱动电路31实现在初始化阶段t1，确保驱动子电路311的控制端和驱动子电路的第一端之间的电压差值固定这一方案。下面以像素驱动电路31为图6、图8、图10、图12、图13、图15、图17、图18所示的像素驱动电路为例，对每个像素驱动电路31的工作过程进行介绍。
如图6所示，像素驱动电路31中的驱动子电路311包括第一晶体管T1，第一晶体管T1的栅极为驱动子电路的控制端，第一晶体管T1的第一极为驱动子电路311的第一端，第一晶体管T1的第二极为驱动子电路311的第二端。第一晶体管T1的栅极耦接至第一节点N1，第一晶体管T1的源极耦接至第二节点N2，第一晶体管T1的漏极耦接至第三节点N3。
示例性的，第一晶体管T1可以为驱动薄膜晶体管(Driving thin filmtransistor，DTFT)，本公开对于第一晶体管T1的类型不作限定，该第一晶体管T1可以为能够提供驱动发光元件发光的驱动电流的任一类型的晶体管。
在一些实施例中，如图6所示，第一发光控制子电路312包括第二晶体管T2，该第二晶体管T2的第一极耦接至第一电压端VDD，第二晶体管T2的第二极耦接至第一晶体管T1的第一极，第二晶体管T2的栅极耦接至第一发光信号控制端EM1。
示例性地，第二晶体管T2响应于第一发光信号控制端EM1的信号EM1[n]，可以导通或截止。在初始化阶段t1，当第二晶体管T2导通时，第一电压端VDD与第一晶体管T1的第一极之间的连接导通，即可将第一电压端VDD的信号vdd写入以第一晶体管T1的第一极，即第二节点N2的电压为vdd。
在一些实施例中，如图6所示，第二发光控制子电路313包括第三晶体管T3，该第三晶体管T3的第一极耦接至第一晶体管T1的第二极，第三晶体管T3的第二极耦接至发光元件的第一电极，第三晶体管T3的栅极耦接至第二发光信号控制端EM2。
可以理解的，在本公开实施例中第一发光控制子电路312中的第二晶体管T2的栅极驱动信号为EM1[n]，第二发光控制子电路313中的第三晶体管T3的栅极驱动信号为EM2[n]。即，第一发光控制子电路312中的第二晶体管T2的栅极驱动信号与第二发光控制子电路313中的第三晶体管T3的栅极驱动信号不同。而且通过在初始化阶段t1，将第一发光控制子电路312中的第二晶体管T2导通，使得第一电压端VDD的信号vdd可以写入第一晶体管T1的第一极，从而确保第一晶体管T1的第一极为固定电压。由于在初始化阶段t1，第一晶体管T1的第一极电压为vdd，第一晶体管T1的栅极电压和第二极电压接近于电压vinit1，因此第一晶体管T1在初始化阶段t1时，栅源电压VGS为vinit1-vdd，故第一晶体管T1处于固定偏置的开启状态on-bias，然后再进入数据写入阶段t2时，可以确保本帧亮度不受上一帧状态的影响，改善短期残像问题。
在一些实施例中，如图6所示，数据写入子电路314包括第四晶体管T4，第四晶体管T4的第一极耦接至数据信号端Vdata，第四晶体管T4的第二极耦接至第一晶体管T1的第一极和第二晶体管T2的第二极，第四晶体管T4的栅极耦接至第一信号控制端S1。
在一些实施例中，如图6所示，补偿子电路315包括第五晶体管T5，第五晶体管T5的第一极耦接至第一晶体管T1的栅极，第五晶体管T5的第二极耦接至第一晶体管T1的第二极，第五晶体管T5的栅极耦接至补偿信号控制端G1。
在一些实施例中，如图6所示，第一复位子电路316包括第六晶体管T6，第六晶体管T6的第一极耦接至第五晶体管T5的第二极，第六晶体管T6的第二极耦接至第二电压端Vinit1，第六晶体管T6的栅极耦接至第一复位信号控制端R1。
在一些实施例中，如图6所示，存储子电路317包括电容Cst，电容Cst的一端耦接至第一电压端VDD，电容Cst的另一端耦接至第一晶体管T1的栅极。电容Cst被配置为存储基于数据信号vdata得到的补偿信号。
在一些实施例中，如图6所示，第四复位子电路318包括第七晶体管T7，第七晶体管T7的第一极耦接至第五电压端Vinit4，第七晶体管T7的第二极耦接至发光元件的第一电极，第七晶体管T7的栅极耦接至第三信号控制端S3。当第七晶体管T7导通时，可将第五电压端Vinit4的信号vinit4写入发光元件的第一电极，以实现对发光元件的第一电极进行复位。
本公开实施例中的晶体管的第一极可以为源极和漏极中的一者，晶体管的第二极可以为源极和漏极中的另一者。由于晶体管的源极、漏极在结构上可以是对称的，所以其源极、漏极在结构上可以是没有区别的，也就是说，本公开的实施例中的晶体管的第一极和第二极在结构上可以是没有区别的。示例性的，在晶体管为P型晶体管的情况下，晶体管的第一极为源极，第二极为漏极；示例性的，在晶体管为N型晶体管的情况下，晶体管的第一极为漏极，第二极为源极。本公开对于上述第一晶体管T1至第十晶体管T10的类型是N型还是P型并不限定。
本公开实施例中的像素驱动电路31的一个驱动周期包括初始化阶段t1、数据写入阶段t2和发光阶段t3三个阶段。下面以第一晶体管T1至第四晶体管T4、第六晶体管T6和第七晶体管T7为P型，第五晶体管T5为N型为例，结合图7对图6所示的像素驱动电路31的工作过程进行介绍。
如图7所示，在初始化阶段t1，第一发光信号控制端EM1的信号EM1[n]的电平为第一电平(例如，低电平)，则第二晶体管T2导通。第二发光信号控制端EM2的信号EM2[n]的电平为第二电平(例如，高电平)，则第三晶体管T3截至。第一复位信号控制端R1的信号Reset[n]的电平为第一电平，则第六晶体管T6导通。第一信号控制端S1的信号Gate[n]的电平为第二电平，则第四晶体管T4截至。补偿信号控制端G1的信号Gate_N[n]的电平为第二电平，即第五晶体管T5导通。第三信号控制端S3的信号Gate[n-1]的电平为第一电平，即第七晶体管T7导通。
由此一来，在初始化阶段t1，第一电压端VDD的信号vdd可经第二晶体管T2写入第一晶体管T1的第一极，即第二节点N2的电压值为vdd。第二电压端Vinit1的信号vinit1经第六晶体管T6和第五晶体管T5写入第一晶体管T1的栅极，即第一节点N1的电压值为vinit1，此时第一晶体管T1的源极和栅极之间产生固定的电压差vinit1-vdd，故第一晶体管T1处于固定偏置的开启状态on-bias，然后再进入数据写入阶段t2时，可以确保本帧亮度不受上一帧状态的影响，改善短期残像问题。同时，第五电压端Vinit4输出的电压vinit4可以通过导通的晶体管T7提供给发光元件的第一电极，以对发光元件的第一电极进行复位。
在数据写入阶段t2，第一发光信号控制端EM1的信号EM1[n]的电平为第二电平，则第二晶体管T2截至。第二发光信号控制端EM2的信号EM2[n]的电平为第二电平，则第三晶体管T3截止。第一复位信号控制端R1的信号Reset[n]的电平为第二电平，则第六晶体管T6截至。第一信号控制端S1的信号Gate[n]的电平为第一电平，数据信号端Vdata的信号vdata的电平为第二电平，则第四晶体管T4导通。补偿信号控制端G1的信号Gate_N[n]的电平为第二电平，即第五晶体管T5导通。第三信号控制端S3的信号Gate[n-1]的电平为第二电平，即第七晶体管T7截止。
由此一来，在数据写入阶段t2，数据信号端Vdata的电压vdata可以通过第四晶体管T4写入第一晶体管T1的第一极。第五晶体管T5的导通使得第一晶体管T1可以形成二极管连接方式，从而第一晶体管T1的第一极电压vdata对第一晶体管T1的栅极进行充电直到第一晶体管T1的栅极电压为vdata+Vth为止，第一晶体管T1的栅极的电压vdata+Vth通过电容Cst进行存储。
在发光阶段t3，第一发光信号控制端EM1的信号EM1[n]的电平为第一电平，则第二晶体管T2导通。第二发光信号控制端EM2的信号EM2[n]的电平为第一电平，则第三晶体管T3导通。第一复位信号控制端R1的信号Reset[n]的电平为第二电平，则第六晶体管T6截至。第一信号控制端S1的信号Gate[n]的电平为第二电平，则第四晶体管T4截止。补偿信号控制端G1的信号Gate_N[n]的电平为第一电平，即第五晶体管T5截止。第三信号控制端S3的信号Gate[n-1]的电平为第二电平，即第七晶体管T7截止。
由此一来，在发光阶段t3，第一晶体管T1、第二晶体管T2和第三晶体管T3导通，第四晶体管T4、第五晶体管T5第六晶体管T6和第七晶体管T7截止，使得第一电压端VDD输出的电压vdd可以通过第二晶体管T2、第一晶体管T1和第三晶体管T3提供给发光元件的第一电极，实现驱动发光元件发光。同时，在发光阶段t3，第一晶体管T1的第一极的电压为vdata，基于电容Cst的保持作用，第一晶体管T1的栅极的电压为vdata+Vth，这样可以使第一晶体管T1处于饱和状态。从而使第一晶体管T1产生驱动电流Ids＝K*(Vgs-Vth)2＝K*((vdata+Vth-vdd)-Vth)2＝K*(vdata-vdd)2，K为与工艺和设计有关的结构常数。因此，第一晶体管T1的产生的驱动电流不受第一晶体管T1的阈值电压Vth的影响，因此能够改善因Vth不均匀导致显示面板出现的亮度不均匀(mura)的问题。
在一些实施例中，图6所示的像素驱动电路31中的第六晶体管T6也可以是N型。当第六晶体管T6为N型晶体管时，与图7所示的信号时序图不同的是，在初始化阶段t1，第一复位信号控制端R1的信号Reset[n]的电平为高电平，第六晶体管T6导通。在数据写入阶段t2和发光阶段t3，第一复位信号控制端R1的信号Reset[n]的电平为低电平，第六晶体管T6截止。
可以理解的是，由于图6所示的像素驱动电路31中第六晶体管T6的栅极驱动信号为Reset[n]，第四晶体管T4的栅极驱动信号为Gate[n]，即第六晶体管T6的栅极驱动信号不再是第四晶体管T4的上一级信号，因此第六晶体管T6的脉宽可以调制，故初始化阶段的时间能够独立控制，从而能够实现初始化和数据写入阶段的时间平衡，达到良好的发光效果。
在一些实施例中，在初始化阶段t1，第三晶体管T3和第四晶体管T4截止，第一晶体管T1、第二晶体管T2、第五晶体管T5、第六晶体管T6和第七晶体管T7导通。由于第一电压端VDD的电压vdd经过第二晶体管T2可以写入第二节点N2，此时第一节点N1、第二节点N2和第三节点N3之间短路，第二晶体管T2的分压使得N2节点的电压值略低于vdd，节点N1和N3的电压会略高于vinit1，因此会产生一点功耗，但这并不影响第一晶体管T1的栅极和源极之间产生固定的电压差，也不会影响on-bias偏压效果。
为了确保在初始化阶段t1，对第一节点N1和第二节点N2进行同步初始化，进一步改善短期残像问题，本公开的一些实施例还提供图8所示的一种像素驱动电路31。
如图8所示，像素驱动电路31除包括图6所示的电路外，还可以包括第三发光控制子电路319，第三发光控制子电路319耦接至驱动子电路311的第二端和第一复位子电路316的第一端。该第三发光控制子电路319，被配置为响应于第三发光信号控制端EM3的信号EM3[n]，在初始化阶段t1将驱动子电路311的控制端和驱动子电路311的第一端进行同步初始化，并在发光阶段t3驱动发光元件发光。
如图8所示，第三发光控制子电路319包括第八晶体管T8，第八晶体管T8的第一极耦接至第一晶体管T1的第二极，第八晶体管T8的第二极耦接至第六晶体管T6的第一极、第三晶体管T3的第一极和第五晶体管T5的第二极。第八晶体管T8的栅极耦接至第三发光信号控制端EM3。
图8所示的像素驱动电路31在一个显示帧中的工作流程与图6所示的像素驱动电路31在一个显示帧中的工作流程类似，下面结合图9，对图8所示的像素驱动电路31在一个显示帧中的工作流程与图6所示的像素驱动电路31在一个显示帧中的工作流程的区别进行说明。
结合图8，如图9所示，在初始化阶段t1，第三发光信号控制端EM3的信号EM3[n]的电平为第二电平，则第八晶体管T8截止。从而使得在初始化阶段t1，第一节点N1和第二节点N2能够同步初始化，从而确保第一晶体管T1的栅极和源极产生稳定的电压差，达到更好的on-bias偏压效果，从而更好的改善残像问题。
结合图8，如图9所示，在数据写入阶段t2，第三发光信号控制端EM3的信号EM3[n]的电平可以为第一电平，也可以为第二电平。当第三发光信号控制端EM3的信号EM3[n]的电平为第一电平时，第八晶体管T8导通。当第三发光信号控制端EM3的信号EM3[n]的电平为第二电平时，第八晶体管T8截止。图9以在数据写入阶段t2，第三发光信号控制端EM3的信号EM3[n]的电平为第一电平为例进行示例性示意。
结合图8，如图9所示，在发光阶段t3，第三发光信号控制端EM3的信号EM3[n]的电平为第一电平，则第八晶体管T8导通。因此，在发光阶段t3，第一晶体管T1、第二晶体管T2、第三晶体管T3和第八晶体管T8导通，第四晶体管T4至第七晶体管T7截止，使得像素驱动电路的第一电压端VDD与电压端VSS之间形成电流通路，从而驱动发光元件发光。
可以理解地，由于图8所示的像素驱动电路31是在图6所示的像素驱动电路31的基础上增加了第八晶体管T8。因此，除第八晶体管T8的栅极驱动信号(如，第三发光信号控制端EM3的信号EM3[n])外，其他晶体管的栅极驱动信号在各个阶段的控制方式及工作流程均与图6所示的像素驱动电路31在一个显示帧中的工作流程相同。
本公开的一些实施例还提供一种像素驱动电路31。如图10所示，该像素驱动电路31与图6所示的像素驱动电路31的结构类似，图10所示的像素驱动电路31与图6所示的像素驱动电路31的区别在于第一复位子电路316的连接方式不同。下面对图10所示的像素驱动电路31的结构与图6所示的像素驱动电路31的结构的区别进行说明。
在一些实施例中，如图10所示，第一复位子电路316包括第六晶体管T6，第六晶体管T6的第一极耦接至第一晶体管T1的栅极和第五晶体管T5的第一极，第六晶体管T6的第二极耦接至第二电压端Vinit1，第六晶体管T6的栅极耦接至第一复位信号控制端R1。
示例性的，第六晶体管T6响应于第一复位信号控制端R1的信号Reset[n]，可以导通或截止。当第六晶体管T6截止，第二电压端Vinit1的电压vinit1无法写入第一晶体管T1的栅极，无法对第一晶体管T1的栅极进行复位。当第六晶体管T6导通，第二电压端Vinit1的电压vinit1可以写入第一晶体管T1的栅极，可以对第一晶体管T1的栅极进行复位。
下面以第一晶体管T1至第四晶体管T4、第六晶体管T6和第七晶体管T7为P型，第五晶体管T5为N型为例，结合图11对图10所示的像素驱动电路31的工作过程进行介绍。
如图11所示，在初始化阶段t1，第一发光信号控制端EM1的信号EM1[n]的电平为低电平，则第二晶体管T2导通。第二发光信号控制端EM2的信号EM2[n]的电平为高电平，则第三晶体管T3截至。第一复位信号控制端R1的信号Reset[n]的电平为低电平，则第六晶体管T6导通。第一信号控制端S1的信号Gate[n]的电平为高电平，则第四晶体管T4截至。补偿信号控制端G1的信号Gate_N[n]的电平为低电平，即第五晶体管T5截止。第三信号控制端S3的信号Gate[n-1]的电平为低电平，即第七晶体管T7导通。
由此一来，在初始化阶段t1，第一电压端VDD的信号vdd可经第二晶体管T2写入第一晶体管T1的第一极，即第二节点N2的电压值为vdd。第二电压端Vinit1的信号vinit1经第六晶体管T6写入第一晶体管T1的栅极，即第一节点N1的电压值为vinit1，此时第一晶体管T1的源极和栅极之间产生固定的电压差vinit1-vdd，故第一晶体管T1处于固定偏置的开启状态on-bias，然后再进入数据写入阶段时，可以确保本帧亮度不受上一帧状态的影响，改善短期残像问题。同时，第五电压端Vinit4的信号vinit4可以通过导通的晶体管T7提供给发光元件的第一电极，以对发光元件的第一电极进行复位。
如图11所示，在数据写入阶段t2，第一发光信号控制端EM的信号EM1[n]的电平为高电平，则第二晶体管T2截至。第二发光信号控制端EM2的信号EM2[n]的电平为高电平，则第三晶体管T3截止。第一复位信号控制端R1的信号Reset[n]的电平为高电平，则第六晶体管T6截至。第一信号控制端S1的信号Gate[n]的电平为低电平，则第四晶体管T4导通。补偿信号控制端G1的信号的电平Gate_N[n]为高电平，即第五晶体管T5导通。第三信号控制端S3的信号Gate[n-1]的电平为高电平，即第七晶体管T7截止。
由此一来，在数据写入阶段t2，数据信号端Vdata的电压vdata可以通过第四晶体管T4写入第一晶体管T1的第一极。第五晶体管T5的导通使得第一晶体管T1可以形成二极管连接方式，从而第一晶体管T1的第一极电压vdata对第一晶体管T1的栅极进行充电直到第一晶体管T1的栅极电压为vdata+Vth为止，第一晶体管T1的栅极的电压vdata+Vth通过电容Cst进行存储。
如图11所示，在发光阶段t3，第一发光信号控制端EM1的信号EM1[n]的电平为低电平，则第二晶体管T2导通。第二发光信号控制端EM2的信号EM2[n]的电平为低电平，则第三晶体管T3导通。第一复位信号控制端R1的信号Reset[n]的电平为高电平，则第六晶体管T6截至。第一信号控制端S1的信号Gate[n]的电平为高电平，则第四晶体管T4截止。补偿信号控制端G1的信号Gate_N[n]的电平为低电平，即第五晶体管T5截止。第三信号控制端S3的信号Gate[n-1]的电平为高电平，即第七晶体管T7截止。
由此一来，在发光阶段t3，第一晶体管T1、第二晶体管T2和第三晶体管T3导通，第四晶体管T4、第五晶体管T5、第六晶体管T6和第七晶体管T7截止，使得第一电压端VDD输出的电压vdd可以通过第一晶体管T1至第三晶体管T3提供给发光元件的第一电极，实现驱动发光元件发光。同时，在发光阶段t3，第一晶体管T1的第一极的电压为vdata，基于电容Cst的保持作用，第一晶体管T1的栅极的电压为vdata+Vth，这样可以使第一晶体管T1处于饱和状态，从而使第一晶体管T1产生驱动电流Ids＝K*(Vgs-Vth)2＝K*((vdata+Vth-vdd)-Vth)2＝K*(vdata-vdd)2，K为与工艺和设计有关的结构常数。因此，第一晶体管T1的产生的驱动电流不受第一晶体管T1的阈值电压Vth的影响，因此能够改善因Vth不均匀导致显示面板出现的亮度不均匀(mura)的问题。
为了确保在初始化阶段t1，对第一节点N1、第二节点N2和第三节点N3进行同步初始化，进一步改善短期残像问题，本公开的一些实施例还提供图12所示的一种像素驱动电路31。
如图12所示，像素驱动电路31除包括图10所示的电路外，还可以包括第二复位子电路320，第二复位子电路320耦接至驱动子电路311的第二端和第三电压端Vinit2。该第二复位子电路320，被配置为响应于第二复位信号控制端R2的信号Reset[n]，对驱动子电路311的第二端进行复位。
如图12所示，第二复位子电路320包括第九晶体管T9，第九晶体管T9的第一极耦接至第三电压端Vinit2，第九晶体管T9的第二极耦接至第一晶体管T1的第二极，第九晶体管T9的栅极耦接至第二复位信号控制端R2。
图12所示的像素驱动电路31在一个显示帧中的工作流程与图10所示的像素驱动电路31在一个显示帧中的工作流程类似，下面结合图11，对图12所示的像素驱动电路31在一个显示帧中的工作流程与图10所示的像素驱动电路31在一个显示帧中的工作流程的区别进行说明。
结合图12，如图11所示，在初始化阶段t1，第二复位信号控制端R2的信号Reset[n]的电平为低电平，则第九晶体管T9导通。从而使得在初始化阶段t1，第一节点N1、第二节点N2和第三节点N3能够同步初始化，确保第一晶体管T1产生稳定的电压差，达到更好的on-bias偏压效果，更好的改善残像问题。
结合图12，如图11所示，在数据写入阶段t2和发光阶段t3，第二复位信号控制端R2的信号Reset[n]的电平为高电平，第九晶体管T9截止。
可以理解地，由于图12所示的像素驱动电路31是在图10所示的像素驱动电路31的基础上增加了第九晶体管T9，第九晶体管T9的栅极驱动信号为Reset[n]。因此，图12所示的像素驱动电路31的工作流程与图10所示的像素驱动电路31在一个显示帧中的工作流程相同，即图12所示的像素驱动电路31的驱动方法的信号时序图如图11所示。
本公开的一些实施例还提供一种像素驱动电路31。如图13所示。该像素驱动电路31除包括图6所示的电路外，还可以包括第三复位子电路321，第三复位子电路321耦接至第一发光控制子电路312的第二端和第四电压端Vinit3。该第三复位子电路321，被配置为响应于第二信号控制端S2的信号Gate[n-1]或Reset[n]，在初始化阶段t1将第四电压端Vinit3的信号vinit3写入驱动子电路311的第一端，对驱动子电路311的第一端进行复位。
如图13所示，第三复位子电路321包括第十晶体管T10，第十晶体管T10的第一极耦接至第四电压端Vinit3。第十晶体管T10的第二极耦接至第二晶体管T2的第二极、第一晶体管T1的第一极和第四晶体管T4的第二极。第十晶体管T10的栅极耦接至第二信号控制端S2。
可以理解的是，与图6所示的像素驱动电路31不同的是，图13所示的像素驱动电路中第二晶体管T2的第一发光信号控制端EM1和第三晶体管T3的第二发光信号控制端EM2可以连接同一条信号线。例如，第二晶体管T2的第一发光信号控制端EM1的信号为EM[n]，第三晶体管T3的第二发光信号控制端EM2的信号也为EM[n]。
下面以第一晶体管T1至第四晶体管T4、第六晶体管T6和第七晶体管T7、第九晶体管T9、第十晶体管T10为P型，第五晶体管T5为N型，第十晶体管T10的栅极驱动信号为Reset[n]为例，结合图14A对图13所示的像素驱动电路31的工作过程进行介绍。
如图14A所示，在初始化阶段t1，第一发光信号控制端EM1和第二发光信号控制端EM2的信号EM[n]的电平为高电平，则第二晶体管T2和第三晶体管T3截止。补偿信号控制端G1的信号Gate_N[n]的电平为高电平，则第五晶体管T5导通。第一复位控制端R1和第二信号控制端S2的信号Reset[n]的电平为低电平，则第六晶体管T6和第十晶体管T10导通。第三信号控制端S3的信号Gate[n-1]的电平为低电平，则第七晶体管T7导通。数据写入控制端Vdata的信号vdata的电平为低电平，则第四晶体管T4截止。
由此一来，在初始化阶段t1，第四电压端Vinit3的信号vinit3可写入第一晶体管T1的第一极，即第二节点N2的电压值为vinit3。第二电压端Vinit1的信号vinit1经第六晶体管T6和第五晶体管T5写入第一晶体管T1的栅极，即第一节点N1的电压值为vinit1，此时第一晶体管T1的源极和栅极之间产生固定的电压差vinit1-vinit3，故第一晶体管T1处于固定偏置的开启状态on-bias。同时，第五电压端Vinit4输出的电压vinit4可以通过导通的晶体管T7提供给发光元件的第一电极，以对发光元件的第一电极进行复位。
在一些实施例中，第四电压端Vinit3的电压vinit3高于第一电压端VDD的电压vdd。因此，在初始化阶段t1，第四电压端Vinit3的电压vinit3可以写入第一晶体管T1的第一极，第一晶体管T1处于固定偏置的开启状态on-bias，使本帧亮度不受上一帧状态的影响。示例性的，第四电压端Vinit3的电压vinit3可以为5V。如图14A所示，在数据写入阶段t2，第一发光信号控制端EM1和第二发光信号控制端EM2的信号EM[n]的电平为高电平，则第二晶体管T2和第三晶体管T3截止。补偿信号控制端G1的信号Gate_N[n]的电平为高电平，则第五晶体管T5导通。第一复位控制端R1和第二信号控制端S2的信号Reset[n]的电平为高电平，则第六晶体管T6和第十晶体管T10截止。第三信号控制端S3的信号Gate[n-1]的电平为高电平，则第七晶体管T7截止。第一信号控制端S1的信号Gate[n]的电平为低电平，则第四晶体管T4导通。因此，在数据写入阶段t2，数据信号端Vdata的电压vdata可以通过第四晶体管T4写入第一晶体管T1的第一极。
如图14A所示，在发光阶段t3，第一发光信号控制端EM1和第二发光信号控制端EM2的信号EM[n]的电平为低电平，则第二晶体管T2和第三晶体管T3导通。补偿信号控制端G1的信号Gate_N[n]的电平为低电平，则第五晶体管T5截止。第一复位控制端R1和第二信号控制端S2的信号Reset[n]的电平为高电平，则第六晶体管T6和第十晶体管T10截止。第三信号控制端S3的信号Gate[n-1]的电平为高电平，则第七晶体管T7截止。第一信号控制端S1的信号Gate[n]的电平为高电平，则第四晶体管T4截止。因此，在发光阶段t3，第一晶体管T1、第二晶体管T2和第三晶体管T3导通，使得第一电压端VDD输出的电压vdd可以通过晶体管T1至晶体管T3提供给发光元件的第一电极，实现驱动发光元件发光。
在一些实施例中，第十晶体管T10的栅极驱动信号也可以为Gate[n-1]，图14B所示的信号时序图与图14A所示的信号时序图的区别在于第三复位子电路321的控制端信号不同。下面结合图13所示的像素驱动电路31(图13中第十晶体管T10的栅极驱动信号为Gate[n-1])，对图14B所示的像素驱动电路31的信号时序图与图14A所示的像素驱动电路31的信号时序图的区别进行说明。
如图14B所示，初始化阶段t1包括第一初始化阶段t1_1和第二初始化阶段t1_2。在第一初始化阶段t1_1，第一复位控制端R1信号Reset[n]的电平为低电平，则第六晶体管T6导通。第二信号控制端S2的信号Gate[n-1]的电平为高电平，则第十晶体管T10截止。因此，在第一初始化阶段t1_1，第五晶体管T5和第六晶体管T6导通，第二电压端Vinit1的电压vinit1通过第五晶体管T5写入第一晶体管T1的栅极，即第一节点N1的电压为vinit1，实现对第一晶体管T1栅极的初始化。
在第二初始化阶段t1_2，补偿信号控制端G1的信号Gate_N[n]的电平为低电平，则第五晶体管T5截止。第一复位控制端R1信号Reset[n]的电平为高电平，则第六晶体管T6截止。第二信号控制端S2的信号Gate[n-1]的电平为低电平，则第十晶体管T10和第七晶体管T7导通。因此，在第二初始化阶段t1_2，第四电压端Vinit3的电压vinit3写入第一晶体管T1的第一极，即第二节点N2的电压为vinit3，实现对第一晶体管T1的第一极的初始化。第五电压端Vinit4的电压vinit4通过第七晶体管T7写入发光元件的第一极，实现对发光元件的第一极的初始化。
在数据写入阶段t2和发光阶段t3，由于图14B所示的信号时序图与图14A所示的信号时序图相同，故像素驱动电路31的工作流程也是相同的，在此不再赘述。
可以理解的是，在第二初始化阶段t1_2，初始化第二节点N2时，由于第五晶体管T5截止，因此第一节点N1的电压不受第三节点N3的影响，第一晶体管T1的源极和栅极之间产生固定的电压差vinit1-vinit3，故第一晶体管T1处于固定偏置的开启状态on-bias，然后再进入数据写入阶段t2时，可以确保本帧亮度不受上一帧状态的影响，改善短期残像问题。
需要说明的是，当第十晶体管T10的栅极驱动信号为Gate[n-1]时，如图14B所示，Reset[n]，Gate[n-1]，Gate[n]可以是同一组GOA驱动信号。
为了确保在初始化阶段t1，对第一节点N1和第二节点N2进行同步初始化，进一步改善短期残像问题。本公开的一些实施例还提供图15所示的一种像素驱动电路31。该像素驱动电路31的第十晶体管的栅极驱动信号为Reset[n]。
如图15所示，像素驱动电路31除包括图13所示的电路外，还可以包括第三发光控制子电路319，图15所示的第三发光控制子电路319与图8所示的像素驱动电路31结构中的第三发光控制子电路319的连接方式与功能相同，在此不再赘述。
可以理解的是，图15所示的像素驱动电路31的信号时序图为图16，图8所示的像素驱动电路31的信号时序图为图9。图16所示的信号时序图与图9所示的信号时序图的区别在于，图16所示的信号时序图中第一发光信号控制端EM1和第二发光信号控制端EM2的信号相同，均为EM[n]。而图9所示的信号时序图中第一发光信号控制端EM1的信号和第二发光信号控制端EM2的信号不同，第一发光信号控制端EM1的信号为EM1[n]，第二发光信号控制端EM2的信号为EM2[n]。下面对图16所示的像素驱动电路31的信号时序图与图9所示的像素驱动电路31的信号时序图的区别进行说明。
结合图15，如图16所示，像素驱动电路31的第一发光信号控制端EM1的信号和第二发光信号控制端EM2的信号均为EM[n]，在初始化阶段t1和数据写入阶段t2，第一发光控制端EM1和第二发光信号控制端EM2的信号EM[n]的电平为高电平，则第二晶体管T2和第三晶体管T3截止。在发光阶段t3，第一发光控制端EM1和第二发光信号控制端EM2的信号EM[n]的电平为低电平，则第二晶体管T2和第三晶体管T3导通。
图15所示的像素驱动电路31在一个显示帧中的工作流程与图13所示的像素驱动电路31在一个显示帧中的工作流程类似，下面结合图16，对图15所示的像素驱动电路31在一个显示帧中的工作流程与图13所示的像素驱动电路31在一个显示帧中的工作流程的区别进行说明。
结合图15，如图16所示，在初始化阶段t1，第三发光信号控制端EM3的信号EM3[n]的电平为高电平，则第八晶体管T8截止。从而使得在初始化阶段t1，第一节点N1和第二节点N2能够同步初始化，从而确保第一晶体管T1的栅极和源极产生稳定的电压差，达到更好的on-bias偏压效果，从而更好的改善残像问题。
结合图15，如图16所示，在数据写入阶段t2，第三发光信号控制端EM3的信号EM3[n]的电平可以为低电平，也可以为高电平。当第三发光信号控制端EM3的信号EM3[n]的电平为低电平时，第八晶体管T8导通。当第三发光信号控制端EM3的信号EM3[n]的电平为高电平时，第八晶体管T8截止。图16以在数据写入阶段t2，第三发光信号控制端EM3的信号EM3[n]的电平为低电平为例进行示例性示意。
结合图15，如图16所示，在发光阶段t3，第三发光信号控制端EM3的信号EM3[n]的电平为低电平，则第八晶体管T8导通。因此，在发光阶段t3，第一晶体管T1、第二晶体管T2、第三晶体管T3和第八晶体管T8导通，第四晶体管T4至第七晶体管T7截止，使得像素驱动电路的第一电压端VDD与电压端VSS之间形成电流通路，从而驱动发光元件发光。
可以理解地，由于图15所示的像素驱动电路31是在图13所示的像素驱动电路31的基础上增加了第八晶体管T8。因此，除第八晶体管T8的栅极驱动信号(如，第三发光信号控制端EM3的信号EM3[n])外，其他晶体管的栅极驱动信号在各个阶段的控制方式及工作流程均与图13所示的像素驱动电路31在一个显示帧中的工作流程相同。
本公开的一些实施例还提供一种像素驱动电路31。如图17所示，该像素驱动电路31与图13所示的像素驱动电路31的结构类似，图17所示的像素驱动电路31与图13所示的像素驱动电路31的区别在于第一复位子电路316的连接方式不同。
在一些实施例中，第二信号控制端S2的信号可以为Gate[n-1]或Reset[n]。
可以理解的是，图17所示的像素驱动电路31与图10所示的像素驱动电路31的结构类似。图17所示的像素驱动电路31与图10所示的像素驱动电路31的区别在于，图17所示的像素驱动电路31中第一发光信号控制端EM1和第二发光信号控制端EM2连接同一条信号线EM[n]，且图17所示的像素驱动电路31还包括第三复位子电路321。该第三复位子电路321耦接至第四电压端Vinit3和驱动子电路311的第一端，且被配置为响应于第二信号控制端S2的信号，将第四电压端Vinit3的信号vinit3写入驱动子电路311的第一端，对驱动子电路311的第一端进行复位。
图17所示的像素驱动电路的信号时序图与图11所示的信号时序图类似，区别在于：第一发光信号EM1[n]与第二发光信号EM2[n]为同一条信号线EM[n]。下面对图17所示的像素驱动电路31的信号时序图与图11所示的信号时序图的区别进行说明。
图17所示的像素驱动电路31中第一发光信号控制端EM1的信号和第二发光信号控制端EM2的信号均为EM[n]，在初始化阶段t1和数据写入阶段t2，第一发光控制端EM1和第二发光信号控制端EM2的信号EM[n]的电平为高电平，则第二晶体管T2和第三晶体管T3截止。在发光阶段t3，第一发光控制端EM1和第二发光信号控制端EM2的信号EM[n]的电平为低电平，则第二晶体管T2和第三晶体管T3导通。也就是说，图17所示的像素驱动电路31中第一发光信号控制端EM1和第二发光信号控制端EM2的信号EM[n]的信号时序与图11中的EM2[n]的信号时序图相同。
可以理解地，由于图17所示的像素驱动电路31是在图10所示的像素驱动电路31的基础上增加了第十晶体管T10，第十晶体管T10的栅极驱动信号为Gate[n]或Reset[n]。因此，除第一发光信号控制端EM1和第二发光信号控制端EM2的信号外，其他晶体管的栅极驱动信号在各个阶段的信号时序图均与图11所示的信号时序图相同。
为了确保在初始化阶段t1，对第一节点N1、第二节点N2和第三节点N3进行同步初始化，进一步改善短期残像问题，本公开的一些实施例还提供图18所示的一种像素驱动电路31。
如图18所示，像素驱动电路31除包括图17所示的电路外，还可以包括第二复位子电路320，第二复位子电路320耦接至驱动子电路311的第二端和第三电压端Vinit2。该第二复位子电路320，被配置为响应于第二复位信号控制端R2的信号Reset[n]，对驱动子电路311的第二端进行复位。
如图18所示，第二复位子电路320包括第九晶体管T9，第九晶体管T9的第一极耦接至第三电压端Vinit2，第九晶体管T9的第二极耦接至第一晶体管T1的第二极，第九晶体管T9的栅极耦接至第二复位信号控制端R2。
图18所示的像素驱动电路31是在图17所示的像素驱动电路31的基础上增加了第九晶体管T9，第九晶体管T9的栅极驱动信号为Reset[n]。因此，图18所示的像素驱动电路31的信号时序图与图17所示的像素驱动电路31的信号时序图一致。
本公开的一些实施例还提供一种像素驱动电路31，如图19所示，该像素驱动电路31与图1所示的像素驱动电路的结构类似，图19所示的像素驱动电路31与图1所示的像素驱动电路的区别在于第六晶体管T6的栅极驱动信号不同。如图19所示，第一复位子电路316包括第六晶体管T6，第六晶体管T6的栅极驱动信号由图1中的Gate[n-1]改变为Reset[n]。由此一来，第六晶体管T6的栅极驱动信号的脉宽可以调制，进而实现像素驱动电路的一个显示帧中的初始化阶段和数据写入阶段平衡，达到更好的显示效果。
下面结合图20对图19所示的像素驱动电路31的工作过程进行介绍。图20所示的信号时序图与图2所示的信号时序图的区别在于：增加了第一复位信号Reset[n]。下面对图20所示的像素驱动电路31的信号时序图与图2所示的像素驱动电路的信号时序图的区别进行说明。
如图20所示，在初始化阶段t1，第一复位信号控制端R1的信号Reset[n]的电平为低电平，则第六晶体管T6导通。第二电压端Vinit1的信号vinit1经第六晶体管T6和第五晶体管T5写入第一晶体管T1的栅极，即第一节点N1的电压值为vinit1，初始化第一节点N1。数据信号端Vdata的信号vdata为低电平。
如图20所示，在数据写入阶段t2，第一复位信号控制端R1的信号Reset[n]的电平为高电平，则第六晶体管T6截止。数据信号端Vdata的信号vdata为高电平，则数据信号端Vdata的电压vdata可以通过第四晶体管T4写入第一晶体管T1的第一极。
如图20所示，在发光阶段t3，第一复位信号控制端R1的信号Reset[n]的电平为高电平，则第六晶体管T6截止。
可以理解地，由于图19所示的像素驱动电路31中第六晶体管T6的栅极驱动信号为第一复位信号Reset[n]，第四晶体管T4的栅极驱动信号为Gate[n]，即第六晶体管T6的栅极驱动信号不再是第四晶体管T4的上一级信号，因此第六晶体管T6的脉宽可以调制，故初始化阶段的时间能够独立控制，从而能够实现初始化和数据写入阶段的时间平衡，达到良好的发光效果。
本公开的一些实施例提供一种阵列基板10，如图21所示，阵列基板10包括：衬底11和设置于衬底11上的驱动电路层12。其中，衬底11可以包括基底111和缓冲层(Buffer)112。其中，基底111可以为硅衬底或者可以为聚酰亚胺(PI)、饱和聚酯(PET)等柔性材料，在基底111上设置缓冲层112，在缓冲层112远离基底111一侧设置驱动电路层12。
驱动电路层12包括功能层和位于相邻功能层之间的绝缘层，功能层可以包括：第一有源层1211、第一栅极层1212、第二栅极层1213、第二有源层1214、第三栅极层1215、第一源漏金属层1216和第二源漏金属层1217，在每个功能层之间可以设置有一个绝缘层，其中，第一有源层1211、第一栅极层1212、第二栅极层1213、第二有源层1214、第三栅极层1215和第一源漏金属层1216用于形成显示装置中的多个像素驱动电路31。
示例性地，在衬底1一侧依次设置有第一有源层1211、第一栅极层1212、第二栅极层1213、第二有源层1214、第三栅极层1215、第一源漏金属层1216和第二源漏金属层1217。其中，第一有源层1211和第一栅极层1212之间设置有第一栅极绝缘层1221，第一栅极层1212和第二栅极层1213之间设置有第二栅极绝缘层1222，第二栅极层1213和第二有源层1214之间设置有第三栅极绝缘层1223，第二有源层1214和第三栅极层1215之间设置有第四栅极绝缘层1224，第三栅极层1215和第一源漏金属层1216之间设置有层间介质层1225，第一源漏金属层1216和第二源漏金属层1217之间设置有第一平坦化层1226，第二源漏金属层1217远离衬底11一侧还设置有第二平坦化层1227。
在一些实施例中，阵列基板包括阵列布置的多个像素区域，每个像素区域设置有相邻两个像素驱动电路。其中，设置于衬底一侧的第一有源层包括多个第一像素有源图案，每个第一像素有源图案包括一个像素驱动电路中多个晶体管的有源图层，如图22所示，为第一有源层1211中的一个第一像素有源图案A，具体地，第一像素有源图案A可以包括第一晶体管的第一有源图层S1、第二晶体管的第二有源图层S2、第三晶体管的第三有源图层S3、第四晶体管的第四有源图层S4、第六晶体管的第六有源图层S6、第七晶体管的第七有源图层S7。
示例性地，第一有源层1211位于像素区域Q的部分为两个相邻的像素驱动电路的第一像素有源图案A，两个第一像素有源图案A镜像对称。
在一些实施例中，如图23所示，设置于第一有源层远离衬底一侧的第一栅极层1212包括：多条栅信号线和电容的第一极板Cst1，多条栅信号线例如可以为第一栅信号线R1、第二栅信号线R2和第三栅信号线R3。其中，第一栅信号线R1、第二栅信号线R2和第三栅信号线R3沿第二方向Y依次循环排列，具体地，第二栅信号线R2经过第六有源图层和第七有源图层，第一栅信号线R1经过第四有源图层，第一极板Cst1经过第一有源图层，第三栅信号线R3经过第二有源图层和第三有源图层。
示例性地，第一栅极层包括多条第一栅信号线和多条第二栅信号线；其中，第四有源图层在衬底上的正投影与多条第一栅信号线中的当前级第一栅信号线在衬底的正投影有重叠，第六有源图层在衬底上的正投影与多条第二栅信号线中的当前级第二栅信号线在衬底上的正投影与有重叠。
当前级第一栅信号线或者当前级第二栅信号线是指，多条级联的第一栅信号线或第二栅信号线中的一条，与对应的晶体管的有源图层在衬底上的正投影有重叠。
可以理解的是，如图24所示，在第二方向Y上排列的相邻两个有源图案中，下一级第一像素有源图案的第六有源图层S6与当前级第一像素有源图案的第七有源图层S7，位于沿第一方向X延伸的同一区域O内，该区域O在第二方向Y上的尺寸小于第一像素有源图案在第二方向Y上的尺寸。因此，一条第二栅信号线R2经过当前级第一像素有源图案的第六有源图层S6和上一级第一像素有源图案的第七有源图层S7；相邻的另一条第二栅信号线R2经过当前级第一像素有源图案的第七有源图层S7和下一级第一像素有源图案的第六有源图层S6。
需要说明的是，本公开中的“经过”是指前者在衬底上的正投影与后者在衬底上的正投影有重叠。例如图24示出的第一栅极层1212的各栅信号线经过对应晶体管的有源图层，是指第一栅极层1212的各栅信号线与对应的晶体管的有源图层在衬底上的正投影有重叠，例如可以为第一栅信号线R1在衬底上的正投影与第四晶体管的第四有源图层S4的正投影有重叠，或第二栅信号线R2在衬底上的正投影与第六晶体管的第六有源图层S6的正投影有重叠。
在一些实施例中，如图25所示，第二栅极层1213设置有电容的第二极板Cst2和第一写入控制数据线GN1，其中，第二极板Cst2经过第一极板，也就是说，第一极板Cst1和第二极板相对设置形成电容。
如图26和图31所示，第二有源层1214设置有第五有源图层S5，第五有源图层S5一端与第一极板Cst1电连接，第五有源图层S5另一端与第六有源图案S6电连接，且第五有源图层S5经过第一写入控制数据线GN1。
如图27和图31所示，第三栅极层1215设置有第二写入控制数据线GN2，第二写入控制数据线GN2经过第五有源图层S5。
第一有源层的有源图层采用低温多晶硅(Low Temperature Poly-Silicon，LTPS)，第二有源层1215的第五有源图层S5采用低温多晶氧化物(Low TemperaturePolycrystalline Oxide，LTPO)。因此设置两个有源层，便于不同材质的有源层图案加工。
如图28和图30所示，其中，图30为两个像素驱动电路的部分图层结构图，在图30中，为便于视图和理解，左侧像素驱动电路的部分图层结构图相对右侧像素驱动电路的部分图层结构图缺少第二极板Cst2。图28示出的第一源漏金属层1216中设置有第一初始化信号线V1、第二初始化信号线V2、第一连接走线L1、第二连接走线L2和第三连接走线L3。其中，结合图30所示，第一初始化信号线V1与第六有源层图案S6的另一端电连接，第一初始化信号线V1被配置为向第六有源图层S6传输vinit1信号。第二初始化信号线V2与第七有源图层S7的一端电连接，第二初始化信号线V2被配置为向第七有源图层S7传输vinit2信号。
可以知道的是，第六有源图层S6的另一端即为像素驱动电路的第二电压端，第七有源图层S7的一端为像素驱动电路的第五电压端。也就是说，第一初始化信号线V1经过第六有源图层S6的另一端(第二电压端)向像素驱动电路传输vinit1信号，第二初始化信号线V2经过第七有源图层S7的另一端(第五电压端)向像素驱动电路传输vinit2信号。
第一连接走线L1一端与第一有源图层S1的一端和第五有源图层S5的另一端电连接，第一连接走线L1另一端与第六有源图层S6的一端电连接，具体地，第一连接走线L1一端过孔至第一有源层1211与第一有源图层S1的一端电连接，且第一连接走线L1一端还过孔至第二有源层1214与第五有源图层S5的另一端电连接；第一连接走线L1另一端过孔至第一有源层1211与第六有源图层S6的一端电连接，实现位于第一有源层1211的第一有源图层S1、第六有源图层S6，与位于第二有源层的第五有源图层S5电连接。
第二连接走线L2一端与第一极板Cst1电连接，另一端与第五有源图层S5的一端电连接。第三连接走线L3与第二极板Cst2和第二有源图层S2的一端电连接，第三连接走线L3被配置为，将电压vdd提供给第二极板和第二有源图层S2。
第一源漏金属层1216还设置有两个连接端：第一连接端D1和第二连接端D2，其中，第一连接端D1过孔至第一有源层1211，与第四有源图层S4的一端电连接；第二连接端D2过孔至第一有源层1211，与第三有源图层S3和第七有源图层S7的连接位置处电连接。
如图29和图31所示，第二源漏金属层1217设置有第一电压信号线Vd和数据信号线Data，第一电压信号线Vd过孔至第一源漏金属层1216，与第三连接走线L3电连接，数据信号线Data过孔至第一源漏金属层1216，与第一连接端D1电连接。
可以知道是，第二有源图层S2的一端即为像素驱动电路的第一电压端，第四晶体管有源层图案S7的一端为像素驱动电路的数据信号端。也就是说，第一电压信号线V经过第二有源图层S2的一端(第一电压端)向像素驱动电路传输电压vdd，数据信号线Data经过第四晶体管有源层图案S7的一端(数据信号端)向像素驱动电路传输电压vdata。
在一些实施例中，多个像素驱动电路呈阵列布置，在沿栅信号线延伸方向(第二方向)排列的多个像素驱动电路中，每个像素驱动电路所在区域包括沿沿垂直栅信号线延伸的方向(第一方向)布置的第一栅信号线和第二栅信号线，第一栅信号线传输数据信号，第二栅信号线传输第一复位信号。其中，在沿栅信号线延伸方向排列的一列像素驱动电路中，位于本级像素驱动电路所在区域的第一栅信号线，与位于上一级像素驱动电路所在区域的第二栅信号线电连接，即在上一级像素驱动电路接收的数据信号，也是本级像素驱动电路接收的第一复位信号，具体地，上一级像素驱动电路的第四晶体管的栅极驱动信号，也是本级像素驱动电路的第一晶体管的栅极驱动信号。
在一些实施例中，为实现在一列像素驱动电路中，第一复位信号的脉宽可调，即相对第一栅信号线传输的电信号，第二栅信号线传输的电信号的脉宽可调。
基于此，本实施例提供另一种阵列基板，另一种阵列基板包括上述任一项实施例中提供的像素驱动电路，像素驱动电路包括数据写入子电路和第一复位子电路，数据写入子电路包括第四晶体管，第一复位子电路包括第六晶体管。
其中，另一种阵列基板包括：衬底和驱动电路层，驱动电路层的位置和各膜层的结构与上述一致阵列基板一致，在此不做赘述，其中，如图31所示，另一种阵列基板的第一栅信号线R1与第二栅信号线R2绝缘。
第一栅信号线R1与第二栅信号线R2绝缘，可以使第一栅信号线R1和第二栅信号线R2传输两种不同的电信号，也就是说，在第一栅信号线R1传输的电压vdata的脉宽固定的情况下，第二栅信号线R2传输的第一复位信号的脉宽可调，如此，实现像素驱动电路在初始化阶段的时间能够独立控制，从而能够实现初始化和数据写入阶段的时间平衡，达到良好的发光效果。
在一些实施例中，如图32所示，像素驱动电路还包括第三复位子电路，第三复位子电路包括第十晶体管，第一像素有源图案还包括第十晶体管的第十有源图层S10。其中，第一有源图层S1、第二有源图层S2以及第十有源图层S10均连接于第一连接点G。
在一些实施例中，如图32所示，第一连接点G设置于第一有源层，第一有源图层S1和第二有源图层S2连接于第一连接点G。
在一些实施例中，如图34和图35所示，第一栅极层1212还包括多条第三栅信号线和多条第四栅信号线，在该实施例中，第二栅信号线R2不经过第七有源图层S7，仅经过第六有源图层S6。第四栅信号线R4经过第七有源图层S7和第十有源图层S10。具体地，第四栅信号线R4在衬底的正投影与第十有源图层S10在衬底的正投影有重叠。
第十有源图层S10与经过的第四栅信号线R4形成第十晶体管，且第一有源图层S1、第二有源图层S2以及第十有源图层S10均连接于第一连接点。在像素驱动电路初始化时，第十晶体管向第一连接点传输电信号，可以实现对第一晶体管的第一极的初始化，避免第一晶体管的第一极处电压受上一帧电压vdata的影响，使本帧亮度不受上一帧状态的影响，改善短期残像问题。
在一些实施例中，如图37所示，另一种阵列基板的第三栅极层1215设置于第一栅极层远离衬底一侧，第三栅极层还包括第三初始化信号线V3，第三初始化信号线V3与第十有源图层电连接。
示例性地，第三初始化信号线V3传输vinit3信号至第十有源图层，在初始化阶段，vinit3信号使第一连接点处的电压保持一致，如此实现下一帧图像不受上一帧图像的影响。
在一些实施例中，如图36所示，另一种阵列基板的第二栅极层1214设置于第一栅极层和第三栅极层之间。第二栅极层1214还包括多条第一初始化信号线V1，多条第一初始化信号线中的一条与第六晶体管有源图层电连接。
在一些实施例中，在阵列基板中，在像素区域内，阵列基板包括的多个膜层中的同层图案实质上镜像对称。其中，像素驱动电路还包括存储子电路，第二栅极层包括存储子电路的电容的第二极板Cst2；位于同一像素区域内两个第二极板Cst2相连接。
示例性地，在像素区域内，两个像素驱动电路相对设置，即相邻的两个像素驱动电路关于一条中间线H对称，该结构可以减少沿第二方向Y布置的走线数量，降低工艺难度，提高效率。
其中，镜像对称的两个第二极板Cst2相连接可以减少第一电压信号线与第二极板Cst2电连接的过孔数量，如此降低生产工艺难度，提高生产效率。
在一些实施例中，如图33和图38所示，另一种阵列基板的第一源漏金属层1216设置于第三栅极层远离衬底一侧，在该阵列基板中，第一源漏金属层1216包括多条第二初始化信号线V2，且相邻的第二初始化信号线V2之间电连接，具体地，相邻的两条第二初始化信号线V2之间设置有连接走线L7，使所有第二初始化信号线V2的电压相同。其中，多条第二初始化信号线V2中的一条与第七有源图层S7电连接。
在一些实施例中，如图33所示，第一源漏金属层1216还包括第四连接走线L4，第四连接走线L4的一端通过贯穿至第一有源层1211的第一过孔与第十有源图层S10电连接，第四连接走线L4的另一端通过贯穿至第一有源层1211的第二过孔与第一连接点G电连接。
在一些实施例中，第六有源图层与一条第一初始化信号线电连接。如图33所示，第一源漏金属层1216还包括第五连接走线L5，第五连接走线L5的一端通过贯穿至第三栅极层的第三过孔与第三初始化信号线电连接，第五连接走线L5的另一端通过贯穿至至第一有源层1211的第四过孔与第十有源图层S10电连接。
在一些实施例中，如图33所示，第一源漏金属层1216还包括第六连接走线L6，第六连接走线L6的两端分别通过贯穿至至第二栅极层的两个第五过孔与第一初始化信号线电连接，第六连接走线L6的中部通过贯穿至第一有源层的第六过孔与第一有源图层电连接。
在一些实施例中，如图39所示，阵列基板还包括第二源漏金属层1217，第二源漏金属层1217设置于第一源漏金属层1216远离衬底一侧，第二源漏金属层1217包括第一电压信号线Vd。
第一源漏金属层1216还包括多个第三连接走线L3，每个第三连接走线L3的一端通过贯穿至第二栅极层的第七过孔与第二极板电连接，每个第三连接走线L3的通过贯穿至第一有源图层的第八过孔与第二有源图层电连连接，第一电压信号线通过贯穿至第二源漏金属层的第九过孔与第三连接走线L3电连接。
本公开实施例提供一种显示装置，包括阵列排布的多个子像素，其中，每个子像素包括发光元件和如上述任一实施例的像素驱动电路31。
或者，本公开实施例提供一种显示装置，包括如上述任一项实施例提供的阵列基板，设置于阵列基板上的发光器件层以及设置于发光器件层远离阵列基板一侧的封装层。
在一些实施例中，位于第i行的多个子像素的像素驱动电路的第三信号控制端S3与位于第i-1行的多个子像素的像素驱动电路的第一信号控制端S1连接至同一条信号线，其中，i为大于1的正整数，且i小于等于多个子像素的总行数。
本公开的一些实施例提供一种像素驱动电路的驱动方法，用于如图6、图8、图10、图12所示的像素驱动电路31。该像素驱动电路31在一个显示帧中的工作流程包括补偿控制阶段、数据写入阶段和发光阶段。如图40所示，该驱动方法包括以下步骤2101～步骤2103。
步骤2101、控制第一复位信号控制端的信号的电平为第一电平，控制补偿信号控制端的信号的电平为第二电平，控制第一信号控制端的信号的电平为第二电平，控制第一发光信号控制端的信号的电平为第一电平，控制第二发光信号控制端的信号的电平为第二电平。
在一些实施例中，第一复位信号控制端的信号的脉宽可调。例如，第一复位信号控制端的信号为Reset[n]。
在一些实施例中，上述第一电平为低电平，第二电平为高电平。
步骤2102、控制第一复位信号控制端的信号的电平为第二电平，控制补偿信号控制端的信号的电平为第二电平，控制第一信号控制端的信号的电平为第一电平，控制第一发光信号控制端的信号的电平为第二电平，控制第二发光信号控制端的信号的电平为第二电平。
步骤2103、控制补偿信号控制端的信号的电平为第一电平，控制第一复位信号控制端的信号的电平为第二电平，控制第一信号控制端的信号的电平为第二电平，控制第一发光信号控制端的信号的电平为第一电平，控制第二发光信号控制端的信号的电平为第一电平。
本公开的一些实施例提供另一种像素驱动电路的驱动方法，用于如图13、图15、图17、图18所示的像素驱动电路31。该像素驱动电路31在一个显示帧中的工作流程包括补偿控制阶段、数据写入阶段和发光阶段。如图41所示，该驱动方法包括以下步骤2201～步骤2203。
步骤2201、控制第一复位信号控制端的信号的电平为第一电平，控制补偿信号控制端的信号的电平为第二电平，控制第一信号控制端的信号的电平为第二电平；第一复位信号控制端的信号的脉宽可调；控制第一发光信号控制端和第二发光信号控制端的信号的电平为第二电平，控制第二信号控制端的信号为第一电平。
步骤2202、控制第一复位信号控制端的信号的电平为第二电平，控制补偿信号控制端的信号的电平为第二电平，控制第一信号控制端的信号的电平为第一电平，控制第一发光信号控制端和第二发光信号控制端的信号的电平为第二电平，控制第二信号控制端的信号为第二电平。
步骤2203、控制补偿信号控制端的信号的电平为第一电平，控制第一复位信号控制端的信号的电平为第二电平，控制第一信号控制端的信号的电平为第二电平，控制第一发光信号控制端和第二发光信号控制端的信号的电平为第一电平，控制第二信号控制端的信号为第二电平。
在一些实施例中，当像素驱动电路31为图8或图15所示的像素驱动电路31时，上述驱动方法还包括：在初始化阶段，控制第三发光信号控制端的信号的电平为第二电平；在数据写入阶段，控制第三发光信号控制端的信号的电平为第一电平或第二电平；在发光阶段，控制第三发光信号控制端的信号的电平为第一电平。
在一些实施例中，当像素驱动电路31为图12或图18所示的像素驱动电路31时，上述方法还包括：在初始化阶段，控制第二复位信号控制端的信号的电平为第一电平；在数据写入阶段，控制第二复位信号控制端的信号的电平为第二电平；在发光阶段，控制第二复位信号控制端的信号的电平为第二电平。
在一些实施例中，当像素驱动电路31包括第四复位子电路318时，上述方法还包括：在初始化阶段，控制第三信号控制端的信号的电平为第一电平；在数据写入阶段，控制第三信号控制端的信号的电平为第二电平；在发光阶段，控制第三信号控制端的信号的电平为第二电平。
以上所述，仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本公开揭露的技术范围内，想到变化或替换，都应涵盖在本公开的保护范围之内。因此，本公开的保护范围应以所述权利要求的保护范围为准。

Claims (26)

1.一种像素驱动电路，其特征在于，包括：驱动子电路、第一发光控制子电路、第二发光控制子电路、数据写入子电路、补偿子电路和第一复位子电路；其中，
所述驱动子电路包括控制端、第一端和第二端；在所述像素驱动电路的一个显示帧中的初始化阶段，所述驱动子电路的控制端和所述驱动子电路的第一端之间的电压差值固定；
所述第一发光控制子电路耦接至第一电压端和所述驱动子电路的第一端，且被配置为响应于第一发光信号控制端的信号，驱动发光元件发光；
所述第二发光控制子电路耦接至所述驱动子电路的第二端和所述发光元件的第一电极，且被配置为响应于第二发光信号控制端的信号，驱动所述发光元件发光；
所述数据写入子电路耦接至数据信号端和所述驱动子电路的第一端，且被配置为响应于第一信号控制端的信号，将所述数据信号端的数据信号写入所述驱动子电路的第一端；
所述补偿子电路耦接至所述驱动子电路的第二端和所述驱动子电路的控制端，且被配置为响应于补偿信号控制端的信号，对所述驱动子电路进行阈值补偿；
所述第一复位子电路耦接在第二电压端和所述驱动子电路的控制端之间，且被配置为响应于第一复位信号控制端的信号，将所述第二电压端的信号写入所述驱动子电路的控制端，对所述驱动子电路的控制端进行复位；所述第一复位信号控制端的信号的脉宽可调。
2.根据权利要求1所述的像素驱动电路，其特征在于，所述第一复位子电路的第一端通过所述补偿子电路耦接至所述驱动子电路的控制端，所述第一复位子电路的第二端耦接至所述第二电压端。
3.根据权利要求2所述的像素驱动电路，其特征在于，所述像素驱动电路还包括第三发光控制子电路，所述第三发光控制子电路耦接至所述驱动子电路的第二端和所述第一复位子电路的第一端；
所述第三发光控制子电路，被配置为响应于第三发光信号控制端的信号，在所述初始化阶段将所述驱动子电路的控制端和所述驱动子电路的第一端进行同步初始化，并在所述发光阶段驱动所述发光元件发光。
4.根据权利要求1所述的像素驱动电路，其特征在于，所述第一复位子电路的第一端耦接至所述驱动子电路的控制端，所述第一复位子电路的第二端耦接至所述第二电压端。
5.根据权利要求4所述的像素驱动电路，其特征在于，所述像素驱动电路还包括第二复位子电路，所述第二复位子电路耦接至第三电压端和所述驱动子电路的第二端；
所述第二复位子电路，被配置为响应于第二复位信号控制端的信号，将所述第三电压端的信号写入所述驱动子电路的第二端，对所述驱动子电路的第二端进行复位。
6.根据权利要求2-5中任一项所述的像素驱动电路，其特征在于，所述第一发光信号控制端和所述第二发光信号控制端连接不同的信号线，所述第一发光控制子电路还被配置为在所述初始化阶段将所述第一电压端的信号写入所述驱动子电路的第一端。
7.根据权利要求2-5中任一项所述的像素驱动电路，其特征在于，所述第一发光信号控制端和所述第二发光信号控制端连接同一条信号线，所述像素驱动电路还包括第三复位子电路，所述第三复位子电路耦接至第四电压端和所述驱动子电路的第一端，且被配置为响应于第二信号控制端的信号，将所述第四电压端的信号写入所述驱动子电路的第一端，对所述驱动子电路的第一端进行复位；所述第四电压端的信号电压高于所述第一电压端的信号电压。
8.一种像素驱动电路，其特征在于，包括：驱动子电路、第一发光控制子电路、第二发光控制子电路、数据写入子电路、补偿子电路和第一复位子电路；其中，
所述驱动子电路包括控制端、第一端和第二端；
所述第一发光控制子电路耦接至第一电压端和所述驱动子电路的第一端，且被配置为响应于第一发光信号控制端的信号，驱动发光元件发光；
所述第二发光控制子电路耦接至所述驱动子电路的第二端和所述发光元件的第一电极，且被配置为响应于第二发光信号控制端的信号，驱动所述发光元件发光；
所述数据写入子电路耦接至数据信号端和所述驱动子电路的第一端，且被配置为响应于第一信号控制端的信号，将所述数据信号端的数据信号写入所述驱动子电路的第一端；
所述补偿子电路耦接至所述驱动子电路的第二端和所述驱动子电路的控制端，且被配置为响应于补偿信号控制端的信号，对所述驱动子电路进行阈值补偿；
所述第一复位子电路耦接至所述补偿子电路和第二电压端，且被配置为响应于第一复位信号控制端的信号，将所述第二电压端的信号写入所述驱动子电路的控制端，对所述驱动子电路的控制端进行复位；所述第一复位信号控制端的信号的脉宽可调。
9.根据权利要求1或8所述的像素驱动电路，其特征在于，所述像素驱动电路还包括第四复位子电路，所述第四复位子电路耦接至第五电压端和所述发光元件的第一电极，且被配置为响应于第三信号控制端的信号，将所述第五电压端的信号写入所述发光元件的第一电极，对所述发光元件的第一电极进行复位。
10.根据权利要求9所述的像素驱动电路，其特征在于，所述像素驱动电路还包括存储子电路，所述存储子电路耦接至所述驱动子电路的控制端和所述第一电压端，且被配置为存储基于所述数据信号得到的补偿信号。
11.一种阵列基板，其特征在于，包括：多个如权利要求1-10中任一项所述的像素驱动电路，其中，每个像素驱动电路包括数据写入子电路和第一复位子电路，所述数据写入子电路包括第四晶体管，所述第一复位子电路包括第六晶体管；
所述阵列基板包括：
衬底；
设置于所述衬底一侧的第一有源层，所述第一有源层包括多个第一像素有源图案，每个第一像素有源图案包括所述第四晶体管的第四有源图层、所述第六晶体管的第六有源图层；
设置于所述第一有源层远离所述衬底一侧的第一栅极层，所述第一栅极层包括多条第一栅信号线和多条第二栅信号线；
第四有源图层在所述衬底上的正投影与所述多条第一栅信号线中的当前级第一栅信号线在所述衬底的正投影有重叠，所述第六有源图层在所述衬底上的正投影与所述多条第二栅信号线中的当前级第二栅信号线在所述衬底上的正投影与有重叠，其中，相对所述第一栅信号线传输的电信号，所述第二栅信号线传输的电信号的脉宽可调。
12.根据权利要求11所述的阵列基板，其特征在于，包括：所述像素驱动电路还包括驱动子电路、第一发光控制子电路、第二发光控制子电路和第三复位子电路，所述驱动子电路包括第一晶体管，所述第一发光控制子电路包括第二晶体管，所述第二发光控制子电路包括第三晶体管，所述第三复位子电路包括第十晶体管；
所述第一像素有源图案还包括所述第一晶体管的第一有源图层、所述第二晶体管的第二有源图层、所述第三晶体管的第三有源图层和所述第十晶体管的第十有源图层，所述第一有源图层、所述第二有源图层以及所述第十有源图层均连接于第一连接点；
所述第一栅极层还包括多条第三栅信号线和多条第四栅信号线，所述第三有源图层在衬底上的正投影和所述第二有源图层在衬底上的正投影，与所述多条第三栅信号线中的当前级第三栅信号线在所述衬底上的正投影有重叠；所述第十有源图层在所述衬底上的正投影与所述多条第四栅信号线中的当前级第四栅信号线在所述衬底上的正投影与有重叠。
13.根据权利要求12所述的阵列基板，其特征在于，所述阵列基板还包括第三栅极层，所述第三栅极层设置于所述第一栅极层远离所述衬底一侧，所述第三栅极层还包括多条第三初始化信号线，所述多条第三初始化信号线中的一条与所述第十有源图层电连接。
14.根据权利要求13所述的阵列基板，其特征在于，所述阵列基板还包括第二栅极层，所述第二栅极层设置于所述第一栅极层和所述第三栅极层之间，所述第二栅极层还包括多条第一初始化信号线，所述多条第一初始化信号线中的一条与所述第六有源图层电连接。
15.根据权利要求14所述的阵列基板，其特征在于，所述阵列基板包括阵列布置的多个像素区域，每个像素区域设置有相邻两个像素驱动电路；在所述像素区域内，所述阵列基板包括的多个膜层中的同层图案实质上镜像对称；
所述像素驱动电路还包括存储子电路，所述第二栅极层包括所述存储子电路的电容的第二极板；
其中，位于同一像素区域内的两个所述第二极板相连接。
16.根据权利要求13-15任一项所述的阵列基板，其特征在于，所述像素驱动电路包括第四复位子电路，所述第一有源层还包括所述第四复位子电路的第七有源图层；
所述阵列基板还包括第一源漏金属层，所述第一源漏金属层设置于所述第三栅极层远离所述衬底一侧，所述第一源漏金属层包括多条第二初始化信号线，且相邻的第二初始化信号线之间电连接，所述多条第二初始化信号线中的一条与所述第七有源图层电连接。
17.根据权利要求16所述的阵列基板，其特征在于，所述第一连接点设置于所述第一有源层，所述第一有源图层和所述第二有源图层连接于所述第一连接点；
所述第一源漏金属层还包括第四连接走线，所述第四连接走线的一端通过贯穿至所述第一有源层的第一过孔与所述第十有源图层电连接，所述第四连接走线的另一端通过贯穿至所述第一有源层的第二过孔与所述第一连接点电连接。
18.根据权利要求16所述的阵列基板，其特征在于，所述第六有源图层与一条第一初始化信号线电连接；
所述第一源漏金属层还包括第五连接走线，所述第五连接走线的一端通过贯穿至第三栅极层的第三过孔与所述第三初始化信号线电连接，所述第五连接走线的另一端通过贯穿至至所述第一有源层的第四过孔与所述第十有源图层电连接。
19.根据权利要求18所述的阵列基板，其特征在于，所述第一源漏金属层还包括第六连接走线，所述第六连接走线的两端分别通过贯穿至至所述第二栅极层的两个第五过孔与所述第一初始化信号线电连接，所述第六连接走线的中部通过贯穿至所述第一有源层的第六过孔与所述第一有源图层电连接。
20.根据权利要求18所述的阵列基板，其特征在于，所述阵列基板还包括第二源漏金属层，所述第二源漏金属层设置于所述第一源漏金属层远离所述衬底一侧，所述第二源漏金属层包括第一电压信号线；
所述第一源漏金属层还包括多个第三连接走线，每个第三连接走线的一端通过贯穿至所述第二栅极层的第七过孔与所述第二极板电连接，所述每个第三连接走线的通过贯穿至第一有源图层的第八过孔与所述第二有源图层电连连接，所述第一电压信号线通过贯穿至所述第二源漏金属层的第九过孔与所述第三连接走线电连接。
21.一种显示装置，其特征在于，包括多个子像素，每个子像素包括如权利要求1-10中任一项所述的像素驱动电路和所述发光元件；
或者，所述显示装置包括如权利要求11-20中任一项所述的阵列基板、设置于所述阵列基板上的发光器件层以及设置于所述发光器件层远离所述阵列基板一侧的封装层。
22.一种像素驱动电路的驱动方法，其特征在于，用于驱动如权利要求1-10中任一所述的像素驱动电路，其中，所述像素驱动电路在一个显示帧中的工作过程包括初始化阶段、数据写入阶段和发光阶段，
所述驱动方法包括：
在所述初始化阶段，控制所述第一复位信号控制端的信号的电平为第一电平，控制所述补偿信号控制端的信号的电平为第二电平，控制所述第一信号控制端的信号的电平为第二电平；所述第一复位信号控制端的信号的脉宽可调；
在所述数据写入阶段，控制所述第一复位信号控制端的信号的电平为第二电平，控制所述补偿信号控制端的信号的电平为第二电平，控制所述第一信号控制端的信号的电平为第一电平；
在所述发光阶段，控制所述第一复位信号控制端的信号的电平为第二电平，控制所述补偿信号控制端的信号的电平为第一电平，控制所述第一信号控制端的信号的电平为第二电平。
23.根据权利要求22所述的方法，其特征在于，所述方法还包括：
在所述初始化阶段，控制所述第一发光信号控制端的信号的电平为第一电平，控制所述第二发光信号控制端的信号的电平为第二电平；
在所述数据写入阶段，控制所述第一发光信号控制端的信号的电平为第二电平，控制所述第二发光信号控制端的信号的电平为第二电平；
在所述发光阶段，控制所述第一发光信号控制端的信号的电平为第一电平，控制所述第二发光信号控制端的信号的电平为第一电平。
24.根据权利要求22所述的方法，其特征在于，所述像素驱动电路还包括第三复位子电路，所述第三复位子电路耦接至第四电压端和所述驱动子电路的第一端，且所述第三复位子电路的控制端被配置为接收第二信号控制端的信号；所述第四电压端的信号电压高于所述第一电压端的信号电压；所述方法还包括：
在所述初始化阶段，控制所述第一发光信号控制端和所述第二发光信号控制端的信号的电平为第二电平，控制所述第二信号控制端的信号为第一电平；
在所述数据写入阶段，控制所述第一发光信号控制端和所述第二发光信号控制端的信号的电平为第二电平，控制所述第二信号控制端的信号为第二电平；
在所述发光阶段，控制所述第一发光信号控制端和所述第二发光信号控制端的信号的电平为第一电平，控制所述第二信号控制端的信号为第二电平。
25.根据权利要求22-24中任一项所述的方法，其特征在于，所述第一复位子电路的第一端通过所述补偿子电路耦接至所述驱动子电路的控制端，所述第一复位子电路的第二端耦接至所述第二电压端；所述像素驱动电路还包括第三发光控制子电路，所述第三发光控制子电路耦接至所述驱动子电路的第二端和所述第一复位子电路的第一端，所述第三发光控制子电路控制端被配置为接收第三发光信号控制端的信号；所述方法还包括：
在所述初始化阶段，控制所述第三发光信号控制端的信号的电平为第二电平；
在所述数据写入阶段，控制所述第三发光信号控制端的信号的电平为第一电平或第二电平；
在所述发光阶段，控制所述第三发光信号控制端的信号的电平为第一电平。
26.根据权利要求22-24中任一项所述的方法，其特征在于，所述第一复位子电路的第一端耦接至所述驱动子电路的控制端，所述第一复位子电路的第二端耦接至所述第二电压端；所述像素驱动电路还包括第二复位子电路，所述第二复位子电路耦接至第三电压端和所述驱动子电路的第二端，所述第二复位子电路的控制端被配置为接收第二复位信号控制端的信号；所述方法还包括：
在所述初始化阶段，控制所述第二复位信号控制端的信号的电平为第一电平；
在所述数据写入阶段，控制所述第二复位信号控制端的信号的电平为第二电平；
在所述发光阶段，控制所述第二复位信号控制端的信号的电平为第二电平。
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