CN114863982A - 一种半导体器件及用于半导体器件的控制方法 - Google Patents

Abstract

本申请公开了一种半导体器件及用于半导体器件的擦除和验证方法，半导体器件包括多个存储块，多个存储块中的选定存储块包括多个存储单元串，每个存储单元串包括多个存储单元；擦除和验证方法包括：在擦除操作阶段，擦除每个存储单元串中的多个存储单元；在验证操作阶段，包括预导通阶段和验证阶段，多个存储单元串包括选定存储单元串和未选定存储单元串；在预导通阶段，将选定存储单元串和未选定存储单元串中的至少一种设定为沟道导通状态；在验证阶段，对选定存储单元串中的至少一个存储单元的阈值电压进行验证，且将未选定存储单元串设定为沟道截止状态。本申请可以避免热载流子注入风险，有利于提高半导体器件的擦除验证的准确性。

Description

一种半导体器件及用于半导体器件的控制方法

本申请是针对申请日为2021年01月06日，申请号为202110010734.8，发明名称为一种半导体器件及用于半导体器件的擦除和验证方法的专利的分案申请。

技术领域

本申请涉及半导体器件及其擦除和验证方法，具体涉及一种可以避免热载流子注入风险的半导体器件及用于半导体器件的控制方法。

背景技术

半导体存储器广泛应用于各种电子装置中，例如蜂窝电话、数码相机、个人数字助理、医疗电子装置、移动计算装置和非移动计算装置中。非易失性存储器允许信息被存储和保存。非易失性存储器的示例包括闪存存储器(例如，NAND型和NOR型闪存存储器)和电可擦可编程只读存储器(电可擦可编程只读存储器，EEPROM)。

近来，已经提出了使用三维(3D)堆叠存储器结构的超高密度存储器件，有时被称为位成本可缩放(BiCS)架构。例如，3D NAND堆叠闪存存储器件可以由交替的导电层和电介质层的阵列形成。在层中钻出存储孔以同时限定很多存储层。然后通过用适当的材料填充存储孔来形成NAND串。存储单元的控制栅由导电层提供。每个平面NAND存储器由通过多条字线和位线连接的存储单元阵列构成。数据被逐页地编程到平面NAND存储器中或从平面NAND存储器读出，并被逐块地从平面NAND存储器擦除(erase)，即，块是常规的擦除操作的单位，并且页是常规的编程操作的单位。

对于现有的三维NAND闪存结构，在擦除阶段之后，需要验证(verify)阶段来验证擦除是否成功。然而，在对NAND串中的存储单元进行擦除操作时，存在HCI(热载流子注入)风险，不利于提高擦除验证的准确性。

发明内容

本申请提供一种半导体器件及用于半导体器件的控制方法，可以避免热载流子注入风险，有利于提高半导体器件的擦除验证的准确性。

本申请提供一种半导体器件及用于半导体器件的控制方法，所述半导体器件包括多个存储块，所述多个存储块中的选定存储块包括多个存储单元串，每个所述存储单元串包括串联设置的多个存储单元；

所述控制方法包括：

在擦除操作阶段，擦除每个所述存储单元串中的多个存储单元；

在验证操作阶段，包括预导通阶段和验证阶段，所述多个存储单元串包括选定存储单元串和未选定存储单元串，所述选定存储单元串为待验证的存储单元串；

在所述预导通阶段，将所述选定存储单元串和所述未选定存储单元串中的至少一种设定为沟道导通状态；在所述验证阶段，对所述选定存储单元串中的至少一个存储单元的阈值电压进行验证，且将所述未选定存储单元串设定为沟道截止状态。

可选的，每个所述存储单元串还包括与所述多个存储单元串联设置的至少一个虚拟存储单元；

所述控制方法还包括：

在所述预导通阶段和所述验证阶段，向所述至少一个虚拟存储单元的字线提供第一导通电压，以导通所述至少一个虚拟存储单元的沟道。

可选的，每个所述存储单元串还包括顶部选择晶体管和底部选择晶体管，所述多个存储单元和所述至少一个虚拟存储单元位于所述顶部选择晶体管和所述底部选择晶体管之间，且与所述顶部选择晶体管和所述底部选择晶体管串联设置；

所述控制方法还包括：

在所述预导通阶段和所述验证阶段，将所述选定存储单元串的顶部选择晶体管和底部选择晶体管导通。

可选的，所述将所述选定存储单元串和所述未选定存储单元串中的至少一种设定为沟道导通状态，包括以下步骤：

向所述选定存储单元串的多个存储单元的字线提供第二导通电压；

所述对所述选定存储单元串中的至少一个存储单元的阈值电压进行验证，包括以下步骤：

向所述选定存储单元串中的至少一个存储单元的字线提供验证电压，以检查所述至少一个存储单元的阈值电压是否为预设值；其中，所述验证电压低于所述第二导通电压。

可选的，所述将所述选定存储单元串和所述未选定存储单元串中的至少一种设定为沟道导通状态，还包括以下步骤：

向所述未选定存储单元串的多个存储单元的字线提供所述第二导通电压，且将所述未选定存储单元串的顶部选择晶体管和底部选择晶体管导通。

可选的，所述将所述选定存储单元串和所述未选定存储单元串中的至少一种设定为沟道导通状态，包括以下步骤：

向所述未选定存储单元串的多个存储单元的字线提供第二导通电压，且将所述未选定存储单元串的顶部选择晶体管和底部选择晶体管导通。

可选的，所述控制方法还包括：

在所述预导通阶段和所述验证阶段，所述未选定存储单元串的底部选择晶体管保持导通状态；

所述将所述未选定存储单元串的顶部选择晶体管和底部选择晶体管导通，包括以下步骤：

向所述未选定存储单元串的未选定顶部选择晶体管提供第三导通电压，以使所述未选定顶部选择晶体管导通。

可选的，所述第二导通电压大于0V，所述验证电压小于0V。

可选的，所述第一导通电压高于所述验证电压。

可选的，所述半导体器件包括堆叠设置的多个堆栈层；所述堆栈层包括多个交替堆叠设置的栅极层和电介质层；所述多个存储单元串垂直贯穿所述多个堆栈层；

每个所述存储单元串包括位于每个所述堆栈层中的子存储单元串，且所述至少一个虚拟存储单元位于任意相邻的两个所述子存储单元串之间；所述子存储单元串包括所述多个存储单元。

可选的，每个所述存储单元串还包括顶部选择晶体管和底部选择晶体管，所述多个存储单元和所述至少一个虚拟存储单元与所述顶部选择晶体管和所述底部选择晶体管串联设置，且位于所述顶部选择晶体管和所述底部选择晶体管之间；

所述至少一个虚拟存储单元位于所述顶部选择晶体管和所述多个存储单元之间，或者位于所述多个存储单元和所述底部选择晶体管之间，或者位于任意相邻的两个所述存储单元之间。

本申请还提供一种半导体器件，包括：

多个存储块，所述多个存储块中的选定存储块包括多个存储单元串，每个所述存储单元串包括串联设置的多个存储单元；

控制电路，与所述多个存储块信号连接；所述控制电路被配置为执行上述控制方法。

本申请提供的半导体器件及用于半导体器件的控制方法中，在执行擦除操作之后，将验证操作分为预导通阶段和验证阶段，在预导通阶段，将多个存储单元串中的选定存储单元串和未选定存储单元串中的至少一种保持在沟道导通状态，以保证选定存储单元串和/或未选定存储单元串的整个沟道都是导通的，可以避免选定存储单元串和/或未选定存储单元串中的HCI风险，有利于提高半导体器件的擦除验证的准确性。

附图说明

下面结合附图，通过对本申请的具体实施方式详细描述，将使本申请的技术方案及其它有益效果显而易见。

图1为本申请实施例提供的一种3D NAND存储器件的结构示意图。

图2为本申请实施例提供的一种双堆栈结构的半导体器件的部分剖面结构示意图。

图3为本申请实施例提供的一种半导体器件中选定存储单元串和未选定存储单元串的结构示意图。

图4为本申请实施例一提供的一种用于半导体器件的擦除和验证方法的流程示意图。

图5为本申请实施例一提供的一种选定存储单元串的擦除操作和验证操作的时序图。

图6为本申请实施例一提供的一种未选定存储单元串的擦除操作和验证操作的时序图。

图7为本申请实施例二提供的一种选定存储单元串的擦除操作和验证操作的时序图。

图8为本申请实施例二提供的一种未选定存储单元串的擦除操作和验证操作的时序图。

图9为本申请实施例三提供的一种选定存储单元串的擦除操作和验证操作的时序图。

图10为本申请实施例三提供的一种未选定存储单元串的擦除操作和验证操作的时序图。

具体实施方式

下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

在本申请的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“长度”、“宽度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”、“顺时针”、“逆时针”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个所述特征。在本申请的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。

在本申请的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接或可以相互通讯；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本申请中的具体含义。

在本申请中，除非另有明确的规定和限定，第一特征在第二特征之“上”或之“下”可以包括第一和第二特征直接接触，也可以包括第一和第二特征不是直接接触而是通过它们之间的另外的特征接触。而且，第一特征在第二特征“之上”、“上方”和“上面”包括第一特征在第二特征正上方和斜上方，或仅仅表示第一特征水平高度高于第二特征。第一特征在第二特征“之下”、“下方”和“下面”包括第一特征在第二特征正下方和斜下方，或仅仅表示第一特征水平高度小于第二特征。

下文的公开提供了许多不同的实施方式或例子用来实现本申请的不同结构。为了简化本申请的公开，下文中对特定例子的部件和设置进行描述。当然，它们仅仅为示例，并且目的不在于限制本申请。此外，本申请可以在不同例子中重复参考数字和/或参考字母，这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施方式和/或设置之间的关系。此外，本申请提供了的各种特定的工艺和材料的例子，但是本领域普通技术人员可以意识到其他工艺的应用和/或其他材料的使用。

如图1所示，3D NAND存储器件10包括存储器阵列11和控制电路12。控制电路12被配置为对存储器阵列11执行读取、写入、擦除和验证操作，并且控制电路12可以包括字线驱动器、位线驱动器、列解码器、感测电路、数据缓冲器、程序验证逻辑和擦除验证电路。存储器阵列11被分成多个存储块，多个存储块被表示为BLOCK₁～BLOCK_I，其中I是正整数。每个存储块包含经由位线BL₁～BL_M和一组公共的字线WL₁～WL_N访问的一组NAND串(即存储单元串)13，其中M和N是大于1的整数。NAND串13的一个端子经由顶部选择晶体管(连接到顶部选择栅线SGTL)连接到对应的位线，并且另一个端子经由底部选择晶体管(连接到底部选择栅线SGBL)连接到公共源极线(CSL)。

每个存储块通常被分成若干页(PAGE)，如虚线所示。存储块是常规的擦除操作的单位，并且页是常规的编程操作的单位。然而，也可以使用其他的擦除/编程的单位。

在控制电路12以存储块为单位执行擦除操作时，必须要进行对应的验证操作以保证对应的存储单元被擦除，从而防止将导致3D NAND存储器件寿命缩短的数据残留或亚稳态。

在一实施方式中，每个NAND串包括串联设置的顶部选择晶体管、底部选择晶体管、多个存储单元(Memory Cell，MC)和至少一个虚拟存储单元(Dummy Memory Cell，DMC)；其中，多个存储单元和至少一个虚拟存储单元位于顶部选择晶体管和底部选择晶体管之间。具体的，虚拟存储单元位于顶部选择晶体管和多个存储单元之间，或者位于多个存储单元和底部选择晶体管之间，或者位于任意相邻的两个存储单元之间。顶部选择晶体管被布置为用于经由位线触点将NAND串连接到位线，并且可以通过向顶部选择栅线施加适当的电压来控制顶部选择晶体管。底部选择晶体管被布置为用于将NAND串连接到公共源极线(CSL)，并且可以通过向底部选择栅线施加适当的电压来控制底部选择晶体管。每个存储单元被连接到对应的字线(WL)，每个虚拟存储单元被连接至对应的虚拟字线(DWL)，位于同一页中的存储单元的字线接收同一电信号，且位于同一页中的虚拟存储单元的虚拟字线接收同一电信号。存储单元和虚拟存储单元均为晶体管结构，存储单元的字线和虚拟存储单元的虚拟字线均等同于控制栅，用于控制存储单元和虚拟存储单元为导通或截止状态。

当控制电路执行擦除操作时，仅对选定存储块中的多个存储单元进行擦除，对虚拟存储单元不做擦除，使得虚拟存储单元的阈值电压不变。当控制电路执行验证操作时，选定NAND串中，选定存储单元的字线被施加验证电压，未选定存储单元的字线被施加导通电压，而这些虚拟存储单元对应的虚拟字线将被施加较高电位的导通电压Vpass，以打开沟道。因此，在验证阶段，由于施加在虚拟字线上的导通电压Vpass的电位较高(远大于被擦除后的存储单元的阈值电压)，在未选定NAND串容易形成高电势区，导致虚拟字线与临近的字线形成强电场，造成导/价带到导/价带(band to band)隧穿，从而引起热载流子注入(HCI)风险。并且，随着制作工艺中控制栅长度Lg和控制栅间距Ls的减小，HCI风险会增大，将严重影响虚拟存储单元附近的存储单元的阈值电压大小，影响擦除效果以及影响验证的准确性。另外，若存储单元的擦除效果差，在验证的时候，将导致选定存储单元的阈值电压不够低，即出现验证电压小于阈值电压的情况，将导致沟道夹断，也会引起HCI风险。

需要说明的是，本申请中所述的选定存储块为将要被执行擦除操作的目标存储块；选定NAND串为将要被执行验证操作的目标NAND串；选定存储单元为将要被执行验证操作的目标存储单元。

为了解决上述技术问题，本申请实施例提供了一种半导体器件及用于半导体器件的擦除和验证方法。具体参考以下实施例。

实施例一

本申请实施例提供了一种用于半导体器件的擦除和验证方法。

具体的，结合图1至图3所示，半导体器件20为三维存储器件，例如3DNAND存储器件10。半导体器件20包括多个存储块BLOCK，多个存储块中的选定存储块包括多个存储单元串21，例如多个NAND串。如图3所示，每个存储单元串21包括串联设置的顶部选择晶体管Q1、底部选择晶体管Q2、多个存储单元MC和至少一个虚拟存储单元DMC。本实施例中，虚拟存储单元DMC的数量为多个，但不限于此。其中，多个存储单元MC和多个虚拟存储单元DMC位于顶部选择晶体管Q1和底部选择晶体管Q2之间。多个虚拟存储单元DMC位于顶部选择晶体管Q1和多个存储单元MC之间，或者位于多个存储单元MC和底部选择晶体管Q2之间，或者位于任意相邻的两个存储单元MC之间。本实施例将以多个虚拟存储单元DMC位于相邻的两个存储单元MC之间为例进行说明。

如图3所示，多个存储单元串包括选定存储单元串39和未选定存储单元串40，其中，选定存储单元串39为在验证阶段待验证的存储单元串(目标存储单元串)。可以理解的，在擦除阶段，选定存储块中的选定存储单元串39和未选定存储单元串40同时执行擦除操作。

在一具体的实施方式中，半导体器件20包括衬底22和堆叠设置在衬底22上的多个堆栈层；每个堆栈层包括多个交替堆叠设置的栅极层和电介质层；多个存储单元串垂直贯穿多个堆栈层；每个存储单元串包括位于多个堆栈层中的多个子存储单元串，且多个虚拟存储单元DMC位于任意相邻的两个子存储单元串之间；每个子存储单元串包括多个存储单元。可以理解的，多个虚拟存储单元位于相邻的两个子存储单元串的连接区。

如图2和图3所示，本申请实施例将以双堆栈结构的半导体器件20为例进行说明，半导体器件20包括设置在衬底22上的下堆栈层23和上堆栈层24，下堆栈层23和上堆栈层24均包括多个交替堆叠设置的栅极层28和电介质层29。每个存储单元串21包括位于下堆栈层23中的第一子存储单元串25，位于上堆栈层24中的第二子存储单元串26，位于第一子存储单元串25和第二子存储单元串26之间的虚拟存储层27。虚拟存储层27包括多个虚拟存储单元DMC。可以理解的，虚拟存储层27靠近第一子存储单元串25的部分位于下堆栈层23中，且靠近第二子存储单元串26的部分位于上堆栈层24中。第一子存储单元串25包括靠近衬底22设置的底部选择晶体管Q2和位于底部选择晶体管Q2远离衬底22一侧的多个存储单元MC；第二子存储单元串26包括在远离衬底22方向设置的顶部选择晶体管Q1和位于顶部选择晶体管Q1和多个虚拟存储单元DMC之间的多个存储单元MC。衬底22包括P型阱区(PW)，例如高压P型阱区(HVPW)。

具体的，存储单元串21包括在垂直于衬底22方向上贯穿下堆栈层23和上堆栈层24的沟道结构30。在一些实施例中，沟道结构30可以包括以半导体材料(例如，作为半导体沟道31)和电介质材料(例如，作为存储膜32)填充的沟道孔。半导体沟道31的材料包括硅，例如非晶硅、多晶硅或单晶硅。存储膜32包括隧道层33、储存层34(又称为“电荷捕获/储存层34”)和阻挡层35的复合电介质层。沟道结构30可以具有圆柱形状(例如，柱形形状)。半导体沟道31、隧道层33、储存层34和阻挡层35按此顺序从柱的中心向柱的外表面径向布置。当然，在一具体实施方式中，沟道结构30还可以包括填充在半导体沟道31远离隧道层33一侧的填充电介质层36。隧道层33可以包括氧化硅、氮氧化硅或其任何组合。储存层34可以包括氮化硅、氮氧化硅、硅或其任何组合。阻挡层35可以包括氧化硅、氮氧化硅、高介电常数(高k)电介质或其任何组合。在一个示例中，存储膜32可以包括氧化硅/氮氧化硅/氧化硅(ONO)的复合层。

存储单元串21还可以包括处于存储单元串21下部部分中的半导体插塞37。半导体插塞37可以包括在任何适当方向上从衬底22外延生长的半导体材料，例如单晶硅。半导体插塞37可以充当存储单元串21的底部选择晶体管Q2的沟道的部分。存储单元串21还可以包括处于存储单元串21的上部部分中的沟道插塞38。沟道插塞38能够充当存储单元串21的顶部选择晶体管Q1的沟道。

存储单元串21的栅极层28可以包括针对多个存储单元串21的多个控制栅，并且可以作为结束于堆栈层的边缘处的字线横向延伸。

如图4所示，本申请实施例提供的擦除和验证方法具体包括步骤S401和S402。

步骤S401：在擦除操作阶段，擦除每个存储单元串中的多个存储单元。

结合图3和图5所示，在擦除操作阶段(T0至T1时间段)，在选定存储块中，每个存储单元串(包括选定存储单元串39和未选定存储单元串40)的顶部选择晶体管Q1、多个虚拟存储单元DMC、底部选择晶体管Q2和公共源极线CSL被浮置，每个存储单元MC对应的字线WL被接地，并且衬底22的P型阱区(PW)被提供以擦除电压Ve，因此，在对应的存储单元MC的浮栅中捕获的电子被P型阱区的高擦除电压Ve吸引，并且离开浮栅，从而擦除对应的存储单元MC。

可以理解的，在擦除阶段，虚拟存储单元DMC没有被擦除，虚拟存储单元DMC的阈值电压保持原值，与擦除后的存储单元MC的阈值电压相比，虚拟存储单元DMC的阈值电压保持在较高电平状态。

步骤S402：在验证操作阶段，包括预导通阶段和验证阶段，多个存储单元串包括选定存储单元串和未选定存储单元串，选定存储单元串为待验证的存储单元串；在预导通阶段，将选定存储单元串和未选定存储单元串设定为沟道导通状态；在验证阶段，对选定存储单元串中的至少一个存储单元的阈值电压进行验证，且将未选定存储单元串设定为沟道截止状态。

具体的，结合图3和图5所示，在整个验证操作阶段(T2至T4时间段，包括预导通阶段和验证阶段)：向每个虚拟存储单元DMC的虚拟字线DWL提供第一导通电压Vpass1，以导通每个虚拟存储单元DMC的沟道；并且，将选定存储单元串39的顶部选择晶体管Q1和底部选择晶体管Q2导通，例如向选定存储单元串39的顶部选择栅线SGTL和底部选择栅线SGBL分别提供高电平电压，以使选定存储单元串39的顶部选择晶体管Q1和底部选择晶体管Q2导通；另外，公共源极线CSL和P型阱区接地。

结合图3和图5所示，在预导通阶段(T2至T3时间段)，向多个存储单元串中的选定存储单元串39的多个存储单元MC(包括选定存储单元和未选定存储单元)的字线WL提供第二导通电压Vpass2，以打开选定存储单元串39的多个存储单元MC的沟道。可以理解的，如图6所示，在预导通阶段，未选定存储单元串40的多个存储单元MC的字线也被供以第二导通电压Vpass2，以打开未选定存储单元串40的多个存储单元MC的沟道。并且，在预导通阶段，将未选定存储单元串40的顶部选择晶体管Q1和底部选择晶体管Q2导通。

具体的，如图6所示，在整个验证操作阶段(T2至T4时间段，包括预导通阶段和验证阶段)，未选定存储单元串40的底部选择栅线始终供以高电平电压，以使对应的底部选择晶体管Q2始终保持为导通状态，那么在预导通阶段，需要向未选定存储单元串40的未选定顶部选择晶体管Q1提供第三导通电压Vpass3，以使未选定顶部选择晶体管Q1导通。例如，在预导通阶段，向未选定存储单元串40的未选定顶部选择栅线施加预脉冲(Pre-pulse)，以打开未选定顶部选择晶体管Q1的沟道，使未选定顶部选择晶体管Q1导通。需要说明的是，未选定顶部选择晶体管Q1是指在提供第三导通电压Vpass3之前处于截止状态的顶部选择晶体管Q1。当然，在另一具体实施方式中，未选定存储单元串40的底部选择晶体管Q2仅在预导通阶段导通，且在验证阶段处于截止状态。

如图5所示，在验证阶段(T3至T4时间段)，向选定存储单元串39的选定存储单元的字线WL提供验证电压Vv，以检查选定存储单元MC的阈值电压(Vth)是否为预设值；其中，验证电压Vv低于第二导通电压Vpass2。在一具体实施方式中，第二导通电压Vpass2大于0V，验证电压Vv小于0V。例如，第二导通电压Vpass2为0.5V，验证电压Vv为-0.5V。具体的，第一导通电压Vpass1高于验证电压Vv，在一具体实施例中，第一导通电压Vpass1大于5V。

需要说明的是，在验证阶段(T3至T4时间段)，选定存储单元串39的选定存储单元的数量可以是一个，也就是说在验证阶段对选定存储单元串39的多个存储单元逐个进行验证，例如，在验证阶段，对选定存储单元串39的选定存储单元的字线提供验证电压Vv，且对其他字线则提供导通电压以打开沟道；当然，在验证阶段，选定存储单元串39的选定存储单元的数量也可以是多个，即多个存储单元同时验证，例如，在验证阶段，对选定存储单元串39的多个选定存储单元的字线同时提供验证电压Vv，以对多个存储单元同时进行验证。

可以理解的是，图5中的WL代表选定存储单元串中的选定存储单元的字线，图6中的WL代表未选定存储单元串中的存储单元的字线，且该存储单元的字线与选定存储单元串中的选定存储单元的字线同页设置。

并且，在验证阶段，至少使未选定存储单元串40的顶部选择晶体管Q1和底部选择晶体管Q2中的其中一种处于截止状态，以将未选定存储单元串40设定为沟道截止状态。例如，如图6所示，在验证阶段，向未选定存储单元串40的顶部选择栅线SGTL提供低电平的电信号，以使未选定存储单元串40的顶部选择晶体管Q1截止。

可以理解的，在验证阶段，选定存储单元串39的未选定存储单元的字线、顶部选择栅线和底部选择栅线被供以导通电压，以保证选定存储单元串39的沟道打开。且在验证阶段，未选定存储单元串40的存储单元串的字线被供以与位于相同页的选定存储单元串39的字线相同的电压，例如，在验证阶段，未选定存储单元串40中与选定存储单元串39的未选定存储单元对应的字线被供以验证电压，其他字线则被供以导通电压(未在图5和图6中示出)；当然，当选定存储单元串39的所有存储单元均被选定时，所有字线均被供以验证电压Vv。

在另一具体实施方式中，选定存储单元串39的预导通阶段的时间可以大于未选定存储单元串40的预导通阶段的时间。可以理解的，对于选定存储单元串39，验证阶段的初始阶段，所有字线仍被供以第二导通电压Vpass2，以延长选定存储单元串39的沟道的放电时间，进一步减小电荷堆积，在验证阶段的初始阶段之后将执行正常的验证操作。

当然，本实施例所提供的擦除和验证方法还包括以下步骤：

若在验证阶段检查到选定存储单元的阈值电压达到预设值，则验证结束；

若在验证阶段检查到选定存储单元的阈值电压未达到预设值，则进入下一个擦除操作和验证操作阶段。

本实施例中，在对选定存储块执行擦除操作之后，将验证操作分为预导通阶段和验证阶段。在预导通阶段，将多个存储单元串中的选定存储单元串和未选定存储单元串均保持在沟道导通状态，以保证选定存储单元串和未选定存储单元串的整个沟道都是导通的，一方面可以避免虚拟存储单元DMC的虚拟字线上的第一导通电压Vpass1产生的强电场对未选定存储单元串中的部分存储单元MC的阈值电压产生影响，从而避免了HCI风险，另一方便可以避免选定存储单元串中因擦除不彻底导致的存储单元MC的阈值电压偏高，从而避免了在选定存储单元串中出现沟道夹断现象(避免了选定存储单元串的沟道中出现电荷堆积)，从而避免了HCI风险。并且在验证阶段，由于预导通阶段已经完成了对选定存储单元串中堆积电荷的疏散(放电过程)，即使施加的验证电压较低，也可以避免选定存储单元串中出现沟道夹断现象，从而避免沟道夹断造成的HCI风险。因此，本申请可以避免验证操作过程中的HCI风险，有利于提高半导体器件的擦除验证的准确性。

实施例二

本申请实施例还提供了一种用于半导体器件的擦除和验证方法，与上述实施例不同的在于步骤S402。本实施例可以解决擦除不彻底对选定存储单元串的验证过程的负面影响。

在本实施例中，在验证操作阶段，将验证操作阶段依次划分为预导通阶段和验证阶段；在预导通阶段，将多个存储单元串中的选定存储单元串设定为沟道导通状态；在验证阶段，对选定存储单元串中的选定存储单元的阈值电压进行验证；且在整个验证操作阶段，将未选定存储单元串设定为沟道截止状态。

具体的，结合图3、图7和图8所示，在整个验证操作阶段(T2至T4时间段，包括预导通阶段和验证阶段)：向每个虚拟存储单元DMC的字线提供第一导通电压Vpass1，以导通每个虚拟存储单元DMC的沟道；并且，将选定存储单元串39的顶部选择晶体管Q1和底部选择晶体管Q2导通，且将未选定存储单元串40的顶部选择晶体管Q1和底部选择晶体管Q2中的至少一个截止，例如将未选定存储单元串40的顶部选择晶体管Q1截止，而将未选定存储单元串40的底部选择晶体管Q2导通；另外，公共源极线CSL和P型阱区接地。

需要说明的是，图7中的WL代表选定存储单元串中的选定存储单元的字线，选定存储单元的数量可以是一个也可以是多个，此处不再赘述；图8中的WL代表未选定存储单元串中的存储单元的字线，且该存储单元的字线与选定存储单元串中的选定存储单元的字线同页设置。

如图7所示，在预导通阶段(T2至T3时间段)，向多个存储单元串中的选定存储单元串39的多个存储单元MC(包括选定存储单元和未选定存储单元)的字线提供第二导通电压Vpass2，以打开选定存储单元串39的多个存储单元MC的沟道。可以理解的，如图8所示，在预导通阶段，未选定存储单元串40的多个存储单元MC的字线也被供以第二导通电压Vpass2。

如图7所示，在验证阶段(T3至T4时间段)，向选定存储单元串39的选定存储单元MC的字线提供验证电压Vv，以检查选定存储单元MC的阈值电压是否为预设值。

本实施例中，在对选定存储块执行擦除操作之后，将验证操作分为预导通阶段和验证阶段。在预导通阶段，将多个存储单元串中的选定存储单元串保持在沟道导通状态，以保证选定存储单元串的整个沟道都是导通的，可以避免因擦除不彻底导致的存储单元MC的阈值电压偏高，从而避免在选定存储单元串中出现沟道夹断现象(避免了选定存储单元串的沟道中出现电荷堆积)，从而避免了HCI风险。并且在验证阶段，由于预导通阶段已经完成了对选定存储单元串的堆积电荷的疏散(放电过程)，即使施加的验证电压较低，也可以避免选定存储单元串中出现沟道夹断现象，从而避免沟道夹断造成的HCI风险。因此，本申请可以避免验证操作过程中的HCI风险，有利于提高半导体器件的擦除验证的准确性。

实施例三

本申请实施例还提供了一种用于半导体器件的擦除和验证方法，与上述实施例不同的在于步骤S402。本实施例可以解决虚拟存储单元DMC的虚拟字线上的第一导通电压Vpass1产生的强电场对未选定存储单元串的影响。

在本实施例中，在验证操作阶段，将验证操作阶段依次划分为预导通阶段和验证阶段；在预导通阶段，将多个存储单元串中的未选定存储单元串设定为沟道导通状态，且将多个存储单元串中的选定存储单元串设定为沟道截止状态；在验证阶段，将未选定存储单元串设定为沟道截止状态，且对选定存储单元串中的选定存储单元的阈值电压进行验证。

具体的，结合图3、图9和图10所示，在整个验证操作阶段(T2至T4时间段，包括预导通阶段和验证阶段)：向每个虚拟存储单元DMC的字线提供第一导通电压Vpass1，以导通每个虚拟存储单元DMC的沟道；并且，将选定存储单元串39的底部选择晶体管Q2和未选定存储单元串40的底部选择晶体管Q2导通；另外，公共源极线CSL和P型阱区接地。当然，在另一具体实施方式中，选定存储单元串39的底部选择晶体管Q2可以仅在预导通阶段截止，且在验证阶段导通；未选定存储单元串40的底部选择晶体管Q2可以仅在预导通阶段导通，且在验证阶段截止。

需要说明的是，图9中的WL代表选定存储单元串中的选定存储单元的字线，选定存储单元的数量可以是一个也可以是多个，此处不再赘述；图10中的WL代表未选定存储单元串中的存储单元的字线，且该存储单元的字线与选定存储单元串中的选定存储单元的字线同页设置。

如图10所示，在预导通阶段(T2至T3时间段)，向多个存储单元串中的未选定存储单元串40的多个存储单元MC的字线WL提供第二导通电压Vpass2，以打开未选定存储单元串40的多个存储单元MC的沟道。第二导通电压Vpass2可以以预脉冲的形式施加。可以理解的，如图9所示，在预导通阶段，选定存储单元串39的多个存储单元MC(包括选定存储单元和未选定存储单元)的字线也被供以第二导通电压Vpass2。并且，在预导通阶段，将选定存储单元串39的顶部选择晶体管Q1截止，例如，如图9所示，向选定存储单元串39的顶部选择栅线SGTL供以低电平电压；且将未选定存储单元串40的顶部选择晶体管Q1导通，例如，如图10所示，向未选定存储单元串40的顶部选择栅线SGTL供以高电平电压。

具体的，如图10所示，在整个验证操作阶段，未选定存储单元串40的底部选择晶体管Q2始终保持为导通状态，那么在预导通阶段，可以向未选定存储单元串40的未选定顶部选择晶体管Q1的顶部选择栅线SGTL提供第三导通电压Vpass3，以使未选定顶部选择晶体管Q1导通。例如，在预导通阶段，向未选定存储单元串40的未选定顶部选择栅线SGTL施加预脉冲，以打开未选定顶部选择晶体管的沟道，使未选定顶部选择晶体管Q1导通。

如图9所示，在验证阶段(T3至T4时间段)，向选定存储单元串39的选定存储单元MC的字线提供验证电压Vv，以检查选定存储单元MC的阈值电压是否为预设值。并且，在验证阶段，将选定存储单元串39的顶部选择晶体管Q1导通，且将未选定存储单元串40的顶部选择晶体管Q1截止。

本实施例中，在对选定存储块执行擦除操作之后，将验证操作分为预导通阶段和验证阶段。在预导通阶段，将多个存储单元串中的未选定存储单元串保持在沟道导通状态，以保证未选定存储单元串的整个沟道都是导通的，可以避免虚拟存储单元DMC的虚拟字线上的第一导通电压产生的强电场对未选定存储单元串中的部分存储单元MC的阈值电压产生影响，避免了擦除后的存储单元MC的阈值电压偏高，另一方面可以避免未选定存储单元串的沟道中出现电荷堆积，从而避免了HCI风险，有利于提高半导体器件的擦除验证的准确性。

实施例四

如图1和图2所示，本申请实施例还提供了一种半导体器件20，具体为3DNAND存储器件10。半导体器件20包括多个存储块BLOCK和控制电路12，多个存储块构成存储器阵列11。其中，多个存储块中的选定存储块包括多个存储单元串21(例如NAND串13)，每个存储单元串21包括串联设置的多个存储单元MC和至少一个虚拟存储单元DMC；控制电路12与多个存储块信号连接，且被配置为执行实施例一、实施例二和实施例三中任意一种擦除和验证方法。

具体的，控制电路12可以包括字线驱动器、位线驱动器、列解码器、感测电路、数据缓冲器、程序验证逻辑和擦除验证电路。存储块的结构可参考上述实施例中的结构，此处不再赘述。

本实施例中，半导体器件20在验证操作阶段可以避免HCI风险，有利于提高半导体器件20的擦除验证的准确性。

在上述实施例中，对各个实施例的描述都各有侧重，某个实施例中没有详述的部分，可以参见其他实施例的相关描述。

以上对本申请实施例所提供的一种半导体器件及用于半导体器件的擦除和验证方法进行了详细介绍，本文中应用了具体个例对本申请的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本申请的技术方案及其核心思想；本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本申请各实施例的技术方案的范围。

Claims (13)

1.一种用于半导体器件的控制方法，其特征在于，所述半导体器件包括多个存储块，每个所述存储块包括多个存储单元串；

所述控制方法包括：

在擦除操作阶段，向选定存储块提供擦除电压；

在验证操作阶段，包括预导通阶段和验证阶段；

在所述预导通阶段，向选定存储单元串和未选定存储单元串中的至少一种提供第二沟道导通电压；在所述验证阶段，向所述选定存储单元串中的至少一个存储单元提供验证电压。

2.根据权利要求1所述的用于半导体器件的控制方法，其特征在于，每个所述存储单元串包括串联设置的多个存储单元以及与所述多个存储单元串联设置的至少一个虚拟存储单元；

所述控制方法还包括：

在所述预导通阶段和所述验证阶段，向所述至少一个虚拟存储单元的字线提供第一沟道导通电压，以导通所述至少一个虚拟存储单元的沟道。

3.根据权利要求2所述的用于半导体器件的控制方法，其特征在于，每个所述存储单元串还包括顶部选择晶体管和底部选择晶体管，所述多个存储单元和所述至少一个虚拟存储单元位于所述顶部选择晶体管和所述底部选择晶体管之间，且与所述顶部选择晶体管和所述底部选择晶体管串联设置；

所述控制方法还包括：

在所述预导通阶段和所述验证阶段，将所述选定存储单元串的顶部选择晶体管和底部选择晶体管导通。

4.根据权利要求3所述的用于半导体器件的控制方法，其特征在于，所述向选定存储单元串和未选定存储单元串中的至少一种提供第二沟道导通电压，包括以下步骤：

向所述选定存储单元串的多个存储单元的字线提供第二沟道导通电压，以将所述选定存储单元串设定为沟道导通状态；

所述向选定存储单元串中的至少一个存储单元提供验证电压，包括以下步骤：

向所述选定存储单元串中的至少一个存储单元的字线提供验证电压，以检查所述至少一个存储单元的阈值电压是否为预设值；其中，所述验证电压低于所述第二沟道导通电压。

5.根据权利要求4所述的用于半导体器件的控制方法，其特征在于，所述向选定存储单元串和未选定存储单元串中的至少一种提供第二沟道导通电压，还包括以下步骤：

向所述未选定存储单元串的多个存储单元的字线提供所述第二沟道导通电压，以将所述未选定存储单元串设定为沟道导通状态，且向所述未选定存储单元串的顶部选择晶体管提供第三沟道导通电压以及向所述未选定存储单元串的底部选择晶体管提供高电平电压，以将所述未选定存储单元串的顶部选择晶体管和底部选择晶体管导通。

6.根据权利要求3所述的用于半导体器件的控制方法，其特征在于，所述向选定存储单元串和未选定存储单元串中的至少一种提供第二导通电压，包括以下步骤：

向所述未选定存储单元串的多个存储单元的字线提供第二沟道导通电压，以将所述未选定存储单元串设定为沟道导通状态，且向所述未选定存储单元串的顶部选择晶体管提供第三沟道导通电压以及向所述未选定存储单元串的底部选择晶体管提供高电平电压，以将所述未选定存储单元串的顶部选择晶体管和底部选择晶体管导通。

7.根据权利要求1所述的用于半导体器件的控制方法，其特征在于，所述方法还包括：

在所述验证阶段，向所述未选定存储单元串提供低电平电压，以将所述未选定存储单元串设定为沟道截止状态。

8.根据权利要求1所述的用于半导体器件的控制方法，其特征在于，所述第二沟道导通电压大于0V，所述验证电压小于0V。

9.根据权利要求2所述的用于半导体器件的控制方法，其特征在于，所述第一沟道导通电压高于所述验证电压。

10.根据权利要求2所述的用于半导体器件的控制方法，其特征在于，所述半导体器件包括堆叠设置的多个堆栈层；所述堆栈层包括多个交替堆叠设置的栅极层和电介质层；所述多个存储单元串垂直贯穿所述多个堆栈层；

每个所述存储单元串包括位于每个所述堆栈层中的子存储单元串，且所述至少一个虚拟存储单元位于任意相邻的两个所述子存储单元串之间；所述子存储单元串包括所述多个存储单元。

11.根据权利要求2所述的用于半导体器件的控制方法，其特征在于，每个所述存储单元串还包括顶部选择晶体管和底部选择晶体管，所述多个存储单元和所述至少一个虚拟存储单元与所述顶部选择晶体管和所述底部选择晶体管串联设置，且位于所述顶部选择晶体管和所述底部选择晶体管之间；

所述至少一个虚拟存储单元位于所述顶部选择晶体管和所述多个存储单元之间，或者位于所述多个存储单元和所述底部选择晶体管之间，或者位于任意相邻的两个所述存储单元之间。

12.根据权利要求1所述的用于半导体器件的控制方法，其特征在于，所述多个存储单元串包括所述选定存储单元串和所述未选定存储单元串，所述选定存储单元串为待验证的存储单元串。

13.一种半导体器件，其特征在于，包括：

多个存储块，每个所述存储块包括多个存储单元串；

控制电路，与所述多个存储块信号连接；所述控制电路被配置为执行如权利要求1至12任意一项所述的用于半导体器件的控制方法。

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