[go: up one dir, main page]

CN1147101C - 传输系统、接收器和互连网络 - Google Patents

传输系统、接收器和互连网络 Download PDF

Info

Publication number
CN1147101C
CN1147101C CNB001181661A CN00118166A CN1147101C CN 1147101 C CN1147101 C CN 1147101C CN B001181661 A CNB001181661 A CN B001181661A CN 00118166 A CN00118166 A CN 00118166A CN 1147101 C CN1147101 C CN 1147101C
Authority
CN
China
Prior art keywords
data
return path
path
forward path
receiver
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CNB001181661A
Other languages
English (en)
Other versions
CN1273476A (zh
Inventor
O-
O·盖伊－贝里勒
E·杜亚丁
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Koninklijke Philips NV
Original Assignee
Koninklijke Philips Electronics NV
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Koninklijke Philips Electronics NV filed Critical Koninklijke Philips Electronics NV
Publication of CN1273476A publication Critical patent/CN1273476A/zh
Application granted granted Critical
Publication of CN1147101C publication Critical patent/CN1147101C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F15/00—Digital computers in general; Data processing equipment in general
    • G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
    • G06F15/163—Interprocessor communication
    • G06F15/173—Interprocessor communication using an interconnection network, e.g. matrix, shuffle, pyramid, star, snowflake
    • G06F15/17337—Direct connection machines, e.g. completely connected computers, point to point communication networks

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Mathematical Physics (AREA)
  • Software Systems (AREA)
  • Data Exchanges In Wide-Area Networks (AREA)
  • Cable Transmission Systems, Equalization Of Radio And Reduction Of Echo (AREA)
  • Small-Scale Networks (AREA)
  • Mobile Radio Communication Systems (AREA)

Abstract

本发明提出了一种用于将在很高的数据传输率的数据传输系统的接收器中的几个计算模块互相连接的可编程网络结构，其接收器包括正向通信路径和返回通信路径。该结构能够在相邻的计算模块之间实现局部通信和在不相邻的计算模块之间实现全局通信。通过可编程的互连单元形成该网络，该可编程的互连单元包括用于存储跨越分别出现在正向路径和返回路径中的两个非相邻的模块之间的数据的存储装置。这些存储装置确保在一个时钟周期内数据最多穿过两个连续的多路复用器，由此能够选择高速的时钟脉冲。

Description

传输系统、接收器和互连网络
技术领域
本发明涉及一种传输系统、接收器和可编程的互连网络结构，该可编程的互连网络结构将设置在正向路径和返回路径中的接收器的几个部件互相连接，以实现能够包括反馈环路且以很高的数据率进行通信。
背景技术
在T.-Y.Feng在杂志IEEE Computer(pp.12-27，1981年12月，题为“A Surveyof Interconnection Networks”)的文章中详细公开了由正向路径和返回路径形成的具有环形结构或两维结构的互连网络结构。但该文章并没有描述该结构的各种部件是如何相互连接的，也没有描述如何实现通信。
发明内容
本发明描述了一种传输系统，包括至少一个发射器和一个接收器，所述接收器包括多个计算装置，通过互连网络彼此进行通信，该互连网络包括正向路径和返回路径，其特征在于，所述的互连网络是通过多个可编程的互连单元实现的，所述互连单元包括存储装置，用于存储至少位于正向路径或返回路径中的两个不相邻的计算装置之间要传送的数据。
本发明还涉及一种接收器，包括多个计算装置，通过互连网络彼此进行通信，该互连网络包括正向路径和返回路径，其特征在于，所述的互连网络是通过多个可编程的互连单元实现的，所述互连单元包括存储装置，用于存储至少位于正向路径或返回路径中的两个不相邻的计算装置之间要传送的数据。
本发明还描述了一种在数据通信系统中互连多个计算装置的互连网络，该通信系统包括正向路径和返回路径，其特征在于，所述的互连网络是通过多个可编程的互连单元实现的，所述互连单元包括存储装置，用于存储至少位于正向路径或返回路径中的两个不相邻的计算装置之间要传送的数据。
根据本发明的传输系统、接收器和可编程的互连网络结构，该可编程的互连网络结构将设置在正向路径和返回路径中的接收器的几个部件互相连接，以实现能够包括反馈环路且以很高的数据率进行通信。
为实现这一目的，一种如在本文的开始段落中所述的系统、接收器和互连网络的特征在于所述的局部和全局通信是通过可编程的互连单元序列来实现的，该互连单元包括存储跨越至少位于正向路径或返回路径中的两个不相邻计算装置之间传输的数据的存储装置。
依据本发明的主要特征，每一个互连单元连接到至少一个称为当前计算装置的计算装置上并包括连接到相邻互连单元的多路复用装置，该多路复用装置将来自正向路径和返回路径中的不同计算装置中的数据进行多路传输，所述的存储装置连接到位于所述当前计算装置的上游和下游的各个多路复用装置，以便所述数据在一个计算周期中至多两个相邻互连单元间传送。
本发明具有广泛的应用，尤其是用于宽带数字通信系统中以提高通信速度和缩短在接收器的各种元件之间的处理时间，以及用于根据设想的应用类型提供可编程网络结构。
附图说明
下文结合附图描述非限制性的实施例，通过这些描述将会更清楚如何应用本发明。
附图1所示为根据本发明构成的接收器实例的方块图。
附图2所示为根据本发明构成的的互连网络实例。
附图3所示为在本发明的两个实例中的互连单元实例。
附图4所示为根据本发明构成的传输系统概图。
具体实施方式
附图1所示为根据本发明构成的接收器实例的简化方块图。具体地说涉及数字TV接收器，特别是用于解调以数据采样E的形式接收的信号和在输出中提供码元S的接收器。该接收器包括：
-接收器块10，其用于接收模拟输入信号ε并将其转换为数字输入采样信号E，
-计算装置FU1、FU2和FU3，其形成正向通信路径，
-计算装置BU1、BU2和BU3，其形成返回路径，
-互连网络11包括：
-参考标号为C1、C2和C3的可编程互连单元，该可编程互连单元用于确保在正向路径和返回路径中的各种计算装置之间的快速通信，如粗线所示(仅为举例)，和
-存储装置11、12和13，其用于存储经过分别位于正向路径和返回路径中的两个不相邻的计算装置之间的数据。
计算装置可以是串联设置的各种过滤单元，例如反混淆过滤器、尼奎斯特过滤器(Nyquist filter)和均衡器。实际上在数字TV中需要几个连续的数字过滤操作以实现解调功能。此外，这些解调提供所需的反馈环以使接收器与发射器同步。本发明提供一种尤其适合应用在那些对计算功率和时间有相当的限制的场合中的装置化的互连网络结构。它包括可编程的互连单元C1、C2和C3，该互连单元C1、C2和C3分别具有存储装置11、12和13，该存储装置11、12和13用于存储在不相邻的计算装置之间传输的数据，以便它们在一个计算周期中经过最多两个相邻的互连单元。
附图2所示为更详细地给出了依据本发明的附图1的接收器和互连网络1的实施例。
本发明的一个目的为描述一种具有简单的结构并能够以较高的频率进行操作的互连网络。一般地连接网络应用多路复用器或数据总线以将来自各个通信路径中的各种计算装置的原始数据进行多路传输。由于一个总线在一个周期中仅能够进行单次数据通信。依据本发明的互连网络的结构如下：在每个周期中所有的计算装置都能够提供并接收数据。在两个相邻的计算装置中的通信时间为一个时钟周期，数据的传输时间取决于这些数据传输的距离以及在一个时钟周期中跨越的多路复用器的数目。为提高这种网络的时钟速率，本发明提供一种能够确保在一个时钟周期中数据不通过两个以上的多路复用器的装置。
互连网络由几个连续的互连单元形成，该连续的互连单元能够实现系统所要求的所有通信。尤其是可对它们进行编程以实现如下功能：
-在互为相邻的计算装置之间沿着正向路径和返回路径进行单向局部通信，和
-在非相邻的计算装置之间进行单向全局通信。
由于返回路径可能应用在反馈环中，因此沿着反馈环在两个相邻计算装置之间(即，在两个相互正对着的计算装置之间，一个在正向路径中，而另一个在返回路径中)可以实现局部通信。
附图2所示为一种在正向路径中的装置FU2和FU3之间进行数据通信的应用实例，如阴影线所示，其在返回路径中实现了包含装置BU2和BU3的反馈环。例如，这种实例可以是用于信道解码的数字TV接收器的不同元件之间的数据通信。
在所示的实施例中，每个单元Ci(I＝1、2或3)经过多路复用器MUX直接连接到正向路径中的计算装置FUi(称为当前正向装置)和在返回路径中的装置BUi(称为当前返回装置)。该单元包括由具有时钟的控制部件(未示出)控制的总共四个多路复用器，以将来自各种通信线的不同装置FUi和BUi的数据进行多路传输。第一个存储器MD(称为正向存储器)分别与位于正向路径中的两个多路复用器MUX1和MUX2相连接，多路复用器MUX1和MUX2分别位于当前正向装置FUi的上游和下游，第二个存储器MR(称为返回存储器)分别与在返回路径中的两个多路复用器MUX3和MUX4相连接，多路复用器MUX3和MUX4分别位于当前返回装置BUi的上游和下游。
第一多路复用器MUFX1具有用于接收来自正向路径的数据的第一输入端、用于接收来自反馈环的数据的第二输入端以及连接到正向路径的当前装置Fui和正向存储器MD的输出端。第二多路复用器MUX2具有用于接收存储在正向存储器MD中的数据的第一输入端、用于接收由正向路径FUi的当前装置提供的数据的第二输入端和用于对正向路径的输入数据和通过反馈环的返回路径的输入数据进行多路传输的输出端。第三多路复用器MUX3具有用于接收来自第二多路复用器MUX2的输出的数据的第一输入端、用于接收来自邻近互连单元的返回路径的数据的第二输入端以及连接到返回路径的当前计算装置BUi和返回存储器MR的输出端。第四多路复用器MUX4具有用于接收存储在返回存储器MR中的数据的第一输入、用于接收由返回路径的当前装置BUi提供的数据的第二输入端和用于传输对返回路径的输入数据和通过反馈环的正向路径的输入数据进行多路复用的输出端。
如附图所示的寄存器，存储器MD和MR是用于确保在一个时钟周期中数据不跨越两个以上的连续多路复用器。这就使得能够选择高速的时钟脉冲，并因此提高局部通信速度。由于在这种类型的应用中绝大多数的通信为局部通信，即在相邻的计算装置之间的封闭范围内进行通信，因此对于这种类型的通信通过改变网络的时钟脉冲速度来提高通信速度比长距离通信或全程通信(其时钟脉冲频率低得多)更为有利。
附图3所示为依据本发明的互连单元的两个改进实施例，其包括三个可编程多路复用器MUX1、MUX2和MUX3。附图3A表示了一种简化单元实例，其可以用于那些在返回路径中没有计算装置的应用场合中。该简化单元仅直接连接到在正向路径中的单个装置中。第三多路复用器MUX3的输出仅连接到寄存器MR。寄存器MR的输出连接到第一MUX1的输入端和下一单元的返回路径。
附图3B所示为一种简化单元实例，其可以用于包括在两个装置FU和BU之间的直接反馈的应用场合，其中两个装置FU和BU在正向路径和返回路径中相互彼此正对着。第一多路复用器MUX1的输入直接连接到返回路径BU的计算装置的输出，而寄存器MR的输出仅通过返回路径连接到下一单元。
附图4所示为依据本发明的传输系统的概图，其包括发射器41、如附图1所示类型的接收器42和传输通道43，传输通道例如卫星传输、缆传输或无线电波传输等。

Claims (3)

1.一种传输系统，包括至少一个发射器和一个接收器，所述接收器包括多个计算装置，通过互连网络彼此进行通信，该互连网络包括正向路径和返回路径，其特征在于，所述的互连网络是通过多个可编程的互连单元实现的，所述互连单元包括存储装置，用于存储至少位于正向路径或返回路径中的两个不相邻的计算装置之间要传送的数据，每一个互连单元连接到至少一个称为当前计算装置的计算装置上并包括连接到相邻互连单元的多路复用装置，该多路复用装置将来自正向路径和返回路径中的不同计算装置中的数据进行多路传输，所述的存储装置连接到位于所述当前计算装置的上游和下游的各个多路复用装置，以便所述数据在一个计算周期中在至多两个相邻互连单元间传送。
2.一种接收器，包括多个计算装置，通过互连网络彼此进行通信，该互连网络包括正向路径和返回路径，其特征在于，所述的互连网络是通过多个可编程的互连单元实现的，所述互连单元包括存储装置，用于存储至少位于正向路径或返回路径中的两个不相邻的计算装置之间要传送的数据，每一个互连单元连接到至少一个称为当前计算装置的计算装置上并包括连接到相邻互连单元的多路复用装置，该多路复用装置将来自正向路径和返回路径中的不同计算装置中的数据进行多路传输，所述的存储装置连接到位于所述当前计算装置的上游和下游的各个多路复用装置，以便所述数据在一个计算周期中在至多两个相邻互连单元间传送。
3.一种在数据通信系统中互连多个计算装置的互连网络，该通信系统包括正向路径和返回路径，其特征在于，所述的互连网络是通过多个可编程的互连单元实现的，所述互连单元包括存储装置，用于存储至少位于正向路径或返回路径中的两个不相邻的计算装置之间要传送的数据，每一个互连单元连接到至少一个称为当前计算装置的计算装置上并包括连接到相邻互连单元的多路复用装置，该多路复用装置将来自正向路径和返回路径中的不同计算装置中的数据进行多路传输，所述的存储装置连接到位于所述当前计算装置的上游和下游的各个多路复用装置，以便所述数据在一个计算周期在中至多两个相邻互连单元间传送。
CNB001181661A 1999-05-11 2000-05-08 传输系统、接收器和互连网络 Expired - Fee Related CN1147101C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
FR99/06020 1999-05-11
FR9906020A FR2793628A1 (fr) 1999-05-11 1999-05-11 Systeme de transmission, recepteur et reseau d'interconnexion

Publications (2)

Publication Number Publication Date
CN1273476A CN1273476A (zh) 2000-11-15
CN1147101C true CN1147101C (zh) 2004-04-21

Family

ID=9545487

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB001181661A Expired - Fee Related CN1147101C (zh) 1999-05-11 2000-05-08 传输系统、接收器和互连网络

Country Status (6)

Country Link
US (1) US6839357B1 (zh)
EP (1) EP1052575A1 (zh)
JP (1) JP2000358046A (zh)
KR (1) KR100653111B1 (zh)
CN (1) CN1147101C (zh)
FR (1) FR2793628A1 (zh)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3801559B2 (ja) * 2002-12-26 2006-07-26 ソニー株式会社 通信装置および方法、記録媒体、並びにプログラム
TWI269992B (en) 2004-03-22 2007-01-01 Aten Int Co Ltd The keyboard video mouse switch for multiply chaining and the switching method of signals thereof
US7415595B2 (en) * 2005-05-24 2008-08-19 Coresonic Ab Data processing without processor core intervention by chain of accelerators selectively coupled by programmable interconnect network and to memory
US7725792B2 (en) * 2006-03-01 2010-05-25 Qualcomm Incorporated Dual-path, multimode sequential storage element
US20200057645A1 (en) * 2018-08-16 2020-02-20 Tachyum Ltd. System and method for location aware processing

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
IT1118355B (it) * 1979-02-15 1986-02-24 Cselt Centro Studi Lab Telecom Sistema di interconnessione tra processori
US4663706A (en) * 1982-10-28 1987-05-05 Tandem Computers Incorporated Multiprocessor multisystem communications network
FR2622989B1 (fr) * 1987-11-06 1992-11-27 Thomson Csf Machine multiprocesseur reconfigurable pour traitement du signal
US5937202A (en) * 1993-02-11 1999-08-10 3-D Computing, Inc. High-speed, parallel, processor architecture for front-end electronics, based on a single type of ASIC, and method use thereof
JPH06290158A (ja) * 1993-03-31 1994-10-18 Fujitsu Ltd 再構成可能なトーラス・ネットワーク方式
US6456628B1 (en) * 1998-04-17 2002-09-24 Intelect Communications, Inc. DSP intercommunication network

Also Published As

Publication number Publication date
KR100653111B1 (ko) 2006-12-04
CN1273476A (zh) 2000-11-15
FR2793628A1 (fr) 2000-11-17
US6839357B1 (en) 2005-01-04
KR20010014890A (ko) 2001-02-26
JP2000358046A (ja) 2000-12-26
EP1052575A1 (fr) 2000-11-15

Similar Documents

Publication Publication Date Title
CN1024623C (zh) 用于电信交换系统与资源无关的体系
FI125462B (en) A method and system for using a phased antenna field
JPS63284654A (ja) プロトコルエンジン
US20040098517A1 (en) System and method for serial-to-parallel and/or parallel-to-serial data conversion
CN1909439A (zh) 可编程逻辑器件集成电路上用于高速串行数据接收机的解串器
CN101217468A (zh) 路由查表系统、三态内容寻址存储器和网络处理器
CN1147101C (zh) 传输系统、接收器和互连网络
CN1228945C (zh) 利用多条e1线路传输以太网数据的方法及系统
US7457285B1 (en) TDM switching system and ASIC device
CN1372726A (zh) 无线基站装置以及防止无线功能停止方法
US6567909B2 (en) Parallel processor system
US4878215A (en) Signal switching system
CN1317842C (zh) 用于同步数字传输系统的超大规模交叉连接装置
EP0723723B1 (en) A signal receiving and a signal transmitting unit
CN1097932C (zh) 同步数字传输设备中的系统通信控制装置
CN110737627B (zh) 一种数据处理方法、装置及存储介质
CN1573642A (zh) 在收到控制信号后可编程时钟管理部件的重新配置
CN1162787A (zh) 以串行编码方式进行芯片组间信号传输的装置
CN1293500A (zh) 在无线通信系统基站的多载波/多扇区信道集中控制
US20250056750A1 (en) Computer system and method of connecting rack-level devices
CN1083192C (zh) 具有直接存贮器存取控制器的业务交换点设备
CN1691568A (zh) 同步数据传送网中数据交叉的方法及装置
KR0146562B1 (ko) 병렬처리 컴퓨터 시스템에서 계층적 크로스바 스위치 기법을 적용한 프로세서 연결방법
CN1777877A (zh) 减少同步数据总线系统中总线负载的方法
CN206948342U (zh) 通信扩展装置及终端设备

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
REG Reference to a national code

Ref country code: HK

Ref legal event code: GR

Ref document number: 1033946

Country of ref document: HK

C19 Lapse of patent right due to non-payment of the annual fee
CF01 Termination of patent right due to non-payment of annual fee