[go: up one dir, main page]

KR0146562B1 - 병렬처리 컴퓨터 시스템에서 계층적 크로스바 스위치 기법을 적용한 프로세서 연결방법 - Google Patents

병렬처리 컴퓨터 시스템에서 계층적 크로스바 스위치 기법을 적용한 프로세서 연결방법

Info

Publication number
KR0146562B1
KR0146562B1 KR1019950039780A KR19950039780A KR0146562B1 KR 0146562 B1 KR0146562 B1 KR 0146562B1 KR 1019950039780 A KR1019950039780 A KR 1019950039780A KR 19950039780 A KR19950039780 A KR 19950039780A KR 0146562 B1 KR0146562 B1 KR 0146562B1
Authority
KR
South Korea
Prior art keywords
switch
crossbar
group
node
crossbar switches
Prior art date
Application number
KR1019950039780A
Other languages
English (en)
Other versions
KR970031556A (ko
Inventor
임기욱
박진원
윤석한
최창열
김해진
지동해
김양우
박종원
한우종
안대영
최효진
이재경
홍철의
Original Assignee
양승택
한국전자통신연구원
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 양승택, 한국전자통신연구원 filed Critical 양승택
Priority to KR1019950039780A priority Critical patent/KR0146562B1/ko
Publication of KR970031556A publication Critical patent/KR970031556A/ko
Application granted granted Critical
Publication of KR0146562B1 publication Critical patent/KR0146562B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L49/00—Packet switching elements
    • H04L49/10—Packet switching elements characterised by the switching fabric construction
    • H04L49/101—Packet switching elements characterised by the switching fabric construction using crossbar or matrix
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L49/00—Packet switching elements
    • H04L49/15—Interconnection of switching modules
    • H04L49/1515—Non-blocking multistage, e.g. Clos
    • H04L49/1523—Parallel switch fabric planes

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Physics & Mathematics (AREA)
  • Mathematical Physics (AREA)
  • Multi Processors (AREA)

Abstract

본 발명은 여러개의 컴퓨터 시스템을 상호연결하여 클러스터로 운영하고자 할 때, 컴퓨터 시스템들을 계층적 크로스바 스위치를 사용하여 크로스바 스위치의 개수를 유연하게 증가시킬 수 있는 시스템구조에 대한 것으로, 다수개의 프로세서 노드들을 소정갯수의 노드군으로 분류하는 제1과정과, 상기 과정에서 분류되어진 각 노드군들에 대하여 각각 하나의 노드군에 하나의 크로스바 스위치를 대응시키고 각 노드군에 속하는 프로세서 노드들을 해당 크로스바 스위치에 연결하는 제2과정과, 상기 과정에서 노드군에 연결되어진 크로스바 스위치들을 소정갯수의 스위치군으로 분류하는 제3과정과, 상기 과정에서 분류되어진 각 스위치군들에 대하여 각각 하나의 스위치군에 두 개의 상위 크로스바 스위치를 대응시키고 각 스위치군에 속하는 크로스바 스위치들과 연결하는 제4과정과, 상기 과정에서 각 스위치군에 연결되어진 상위 크로스바 스위치들을 연결하는 제5과정을 포함하는 것을 특징으로 하는 병렬처리 컴퓨터 시스템에서 계층적 크로스바 스위치 기법을 적용한 프로세서 연결방법을 제공하여 시스템의 확장 또는 응용분야 및 사용용도의 시스템 자원 필요 요구에 따라 자유롭게 구성이 가능하게 한다.

Description

병렬처리 컴퓨터 시스템에서 계층적 크로스바 스위치 기법을 적용한 프로세서 연결방법
제1도는 버스방식을 적용한 종래의 클러스터 연결구조.
제2도는 링방식을 적용한 종래의 클러스터 연결구조.
제3도는 본 발명에 따른 병렬 컴퓨터 시스템의 전체적인 간략 구성도.
제4도는 본 발명에서 사용하는 크로스바 네트워크의 구성도.
본 발명은 여러개의 컴퓨터 시스템을 상호연결하여 클러스터로 운영하고자 할 때, 컴퓨터 시스템들을 계층적 크로스바 스위치를 사용하여 컴퓨터 시스템의 개수를 유연하게 증가시킬 수 있는 시스템구조에 대한 것이다.
일반적으로, 기존의 클러스터 연결구조는 첨부한 도면중 제1도와 제2도에 도시되어 있는 바와같이, 버스방식과 링방식이 대표적이다.
상기 버스 또는 링방식을 적용한 클러스터 연결구성은 시스템 구현이 용이하다는 장점이 있는 반면에, 많은 개수의 프로세서 노드들이 데이터 전송로를 공유하는 방식이므로, 노드의 수가 증가함에 따라 정보의 교환량이 증가하게 된다는 단점이 있다.
이러한, 정보의 증가는 시스템의 성능을 저하시키며, 더욱이 데이터 전송로의 용량에 따른 한계에 도달하면, 더 이상의 노드증가가 불가능하다는 문제점이 발생되었다.
즉, 버스나 링의 데이터 전송속도에 의해 연결노드의 개수가 한정된다는 것이다.
상기와 같은 종래 기술들의 문제점을 해소하기 위한 본 발명의 목적은 다수개의 프로세서들을 2차원적인 즉, 평면적인 연결구조를 계층적으로 분류하여 상위프로세서는 소정갯수의 하위프로세서와 연결되는 형식의 피라밋구조를 크로스바 스위치 기법을 적용하여 구현하기 위한 병렬처리 컴퓨터 시스템에서 계층적 크로스바 스위치 기법을 적용한 프로세서 연결방법을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 특징은, 다수개의 프로세서 노드들을 소정갯수의 노드군으로 분류하는 제1과정과, 상기 과정에서 분류되어진 각 노드군들에 대하여 각각 하나의 노드군에 하나의 크로스바 스위치를 대응시키고 각 노드군에 속하는 프로세서 노드들을 해당 크로스바 스위치에 연결하는 제2과정과, 상기 과정에서 노드군에 연결되어진 크로스바 스위치들을 소정갯수의 스위치군으로 분류하는 제3과정과, 상기 과정에서 분류되어진 각 스위치군들에 대하여 각각 하나의 스위치군에 두 개의 상위 크로스바 스위치를 대응시키고 각 스위치군에 속하는 크로스바 스위치들과 연결하는 제4과정 및 상기 과정에서 각 스위치군에 연결되어진 상위 크로스바 스위치들을 연결하는 제5과정을 포함하는데 있다.
이하, 첨부한 도면을 참조하여 본 발명에 따른 바람직한 일실시예를 설명한다.
제3도는 본 발명에 따른 병렬 컴퓨터 시스템의 전체적인 간략 구성도로서, 전체 시스템은 8개의 노드(101)가 크로스바 스위치(103)에 연결되어 하나의 클러스터(102)로 구성되어 진다. 또한, 클러스터 8개가 상위 크로스바 스위치(104)에 연결되고, 상위 크로스바 스위치는 다른 상위 크로스바 스위치에 서로 연결되어 크로스바 네트웨크(105)를 형성한다.
각 노드글은 하나의 크로스바 네트워크(105) 및 또 다른 하나의 크로스바 네트워크(106)에 이중으로 연결되어, 임의의 노드와 복수개의 경로로 통신할 수 있다.
상기 크로스바 네트워크는 첨부한 제4도에 도시되어 있는 바와같이 8비트의 10×10 입출력 연결구조 컴퓨터 시스템(202)를 4개 사용하여 32비트의 크로스바 네트워크(203,204)를 구성하고, 각 노드(201)들은 크로스바 네트워크에 이중으로 연결된다.
크로스바 스위치는 노드의 연결을 위하여 8개의 연결포트를 사용하며, 상위 계층과의 연결을 위하여 나머지 2개의 연결포트를 사용한다.
각 노드는 자신을 포함한 8개 노드중 임의의 노드와 통신할 수 있으며, 상위 계층과 연결되는 2개의 포트를 사용하여 다른 클러스터의 노드들과 통신할 수 있다.
크로스바 스위치는 한 노드에서 입력전송과 출력전송이 동시에 수행된다.
상기와 같이 구성되는 본 발명의 시스템의 구성은 16개의 클러스터로 이루어지며, 한 클러스터는 16개의 노드가 연결될 수 있다.
또한, 시스템은 노드와 클러스터 단위로 확장이 가능하며, 최대 128개의 노드로 확장될 수 있다.
상술한 시스템의 확장은 응용분야 및 사용용도의 시스템 자원 필요 요구에 따라 자유롭게 구성이 가능하게 한다.
이때, 노드간의 상호연결망은 계층적 크로스바 네트워크로 구성되며, 또한 이 크로스바 네트워크를 이중화하여 시스템을 연결한다.

Claims (4)

  1. 병렬처리 컴퓨터 시스템의 구조 형성방법에 있어서, 다수개의 프로세서 노드들을 소정갯수의 노드군으로 분류하는 제1과정과; 상기 과정에서 분류되어진 각 노드군들에 대하여 각각 하나의 노드군에 하나의 크로스바 스위치를 대응시키고, 각 노드군에 속하는 프로세서 노드들을 해당 크로스바 스위치에 연결하는 제2과정과; 상기 과정에서 노드군에 연결되어진 크로스바 스위치들을 소정갯수의 스위치군으로 분류하는 제3과정과; 상기 과정에서 분류되어진 각 스위치군들에 대하여 각각 하나의 스위치군에 두 개의 상위 크로스바 스위치를 대응시키고, 각 스위치군에 속하는 크로스바 스위치들과 연결하는 제4과정과; 상기 과정에서 각 스위치군에 연결되어진 상위 크로스바 스위치들을 연결하는 제5과정을 포함하는 것을 특징으로 하는 병렬처리 컴퓨터 시스템에서 계층적 크로스바 스위치 기법을 적용한 프로세서 연결방법.
  2. 제1항에 있어서, 각각의 노드군들에 대하여 상기 제2과정 내지 제5과정을 통하여 형성된 크로스바 스위치 연결망을 이중화하는 것을 특징으로 하는 병렬처리 컴퓨터 시스템에서 계층적 크로스바 스위치 기법을 적용한 프로세서 연결방법.
  3. 병렬처리 컴퓨터 시스템의 구조에 있어서, 소정갯수의 제1계층 크로스바 스위치를 연결구비하고, 상기 제1계층 크로스바 스위치 아래에 각각에 대하여 소정갯수의 제2계층 크로스바 스위치를 연결한 후, 상기 제2계층 크로스바 스위치 아래에 각각에 대하여 소정갯수의 프로세서 노드들을 연결하는 것을 특징으로 하는 병렬처리 컴퓨터 시스템에서 계층적 컴퓨터 시스템 기법을 적용한 프로세서 연결구조.
  4. 제3항에 있어서, 상기 프로세서 노드들에 대하여 상기 제1, 제2 계층의 크로스바 스위치 연결망이 이중화 구성되는 것을 특징으로 하는 병렬처리 컴퓨터 시스템에서 계층적 크로스바 스위치 기법을 적용한 프로세서 연결구조.
KR1019950039780A 1995-11-04 1995-11-04 병렬처리 컴퓨터 시스템에서 계층적 크로스바 스위치 기법을 적용한 프로세서 연결방법 KR0146562B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019950039780A KR0146562B1 (ko) 1995-11-04 1995-11-04 병렬처리 컴퓨터 시스템에서 계층적 크로스바 스위치 기법을 적용한 프로세서 연결방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019950039780A KR0146562B1 (ko) 1995-11-04 1995-11-04 병렬처리 컴퓨터 시스템에서 계층적 크로스바 스위치 기법을 적용한 프로세서 연결방법

Publications (2)

Publication Number Publication Date
KR970031556A KR970031556A (ko) 1997-06-26
KR0146562B1 true KR0146562B1 (ko) 1998-08-17

Family

ID=19432986

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019950039780A KR0146562B1 (ko) 1995-11-04 1995-11-04 병렬처리 컴퓨터 시스템에서 계층적 크로스바 스위치 기법을 적용한 프로세서 연결방법

Country Status (1)

Country Link
KR (1) KR0146562B1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030010859A (ko) * 2001-07-27 2003-02-06 한국전자통신연구원 기능확장성 크로스 스위칭 시스템

Also Published As

Publication number Publication date
KR970031556A (ko) 1997-06-26

Similar Documents

Publication Publication Date Title
US8433816B2 (en) Network topology for a scalable multiprocessor system
CA2064164A1 (en) Method for interconnecting and system of interconnected processing elements
US5729756A (en) Torus networking method and apparatus having a switch for performing an I/O operation with an external device and changing torus size
US8160061B2 (en) Redundant network shared switch
EP1162746A3 (en) Architecture and interconnect scheme for programmable logic circuits
KR0146562B1 (ko) 병렬처리 컴퓨터 시스템에서 계층적 크로스바 스위치 기법을 적용한 프로세서 연결방법
Bauch et al. DAMP—A dynamic reconfigurable multiprocessor system with a distributed switching network
Inoguchi et al. Shifted recursive torus interconnection for high performance computing
KR100255728B1 (ko) 퍼뮤테이션 네트워크를 위한 노드식별자 할당방법
Chen et al. Wavelength assignment for realizing parallel FFT on regular optical networks
Hosseini et al. Distributed fault-tolerance of tree structures
KR100269174B1 (ko) 인다이렉트 로테이터 그래프 네트워크
Zheng et al. Dual of a complete graph as an interconnection network
KR0170496B1 (ko) 병렬처리 컴퓨터 시스템에서 크로스바 스위치를 사용한 클러스터 연결구조
Zheng An abstract model for optical interconnection networks
Agrawal et al. A survey of communication processor systems
KR0150070B1 (ko) 클러스터 기반의 병렬처리 컴퓨터를 위한 계층 크로스바 상호 연결망
Swartzlander et al. A routing algorithm for signal processing networks
Siegel Interconnection networks for parallel and distributed processing: An overview
FI78995C (fi) Foerdelat inkopplingssystem.
KR0155266B1 (ko) 멀티프로세서 컴퓨터 시스템
Array An Efficient Graph Embedding Algorithm
FI84114C (fi) Inkopplingssystem.
Ma et al. REPLICA--A reconfigurable partitionable highly parallel computer architecture for active multi-sensory perception of 3-dimensional objects
Chen et al. A fault-tolerant reconfiguration scheme in the faulty star graph

Legal Events

Date Code Title Description
A201 Request for examination
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 19951104

PA0201 Request for examination

Patent event code: PA02012R01D

Patent event date: 19951104

Comment text: Request for Examination of Application

PG1501 Laying open of application
E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 19980430

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 19980512

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 19980512

End annual number: 3

Start annual number: 1

PG1601 Publication of registration
PR1001 Payment of annual fee

Payment date: 20010427

Start annual number: 4

End annual number: 4

PR1001 Payment of annual fee

Payment date: 20020430

Start annual number: 5

End annual number: 5

PR1001 Payment of annual fee

Payment date: 20030430

Start annual number: 6

End annual number: 6

PR1001 Payment of annual fee

Payment date: 20040401

Start annual number: 7

End annual number: 7

PR1001 Payment of annual fee

Payment date: 20050502

Start annual number: 8

End annual number: 8

PR1001 Payment of annual fee

Payment date: 20060502

Start annual number: 9

End annual number: 9

PR1001 Payment of annual fee

Payment date: 20070502

Start annual number: 10

End annual number: 10

PR1001 Payment of annual fee

Payment date: 20080428

Start annual number: 11

End annual number: 11

PR1001 Payment of annual fee

Payment date: 20090504

Start annual number: 12

End annual number: 12

PR1001 Payment of annual fee

Payment date: 20100430

Start annual number: 13

End annual number: 13

PR1001 Payment of annual fee

Payment date: 20110511

Start annual number: 14

End annual number: 14

FPAY Annual fee payment

Payment date: 20120509

Year of fee payment: 15

PR1001 Payment of annual fee

Payment date: 20120509

Start annual number: 15

End annual number: 15

LAPS Lapse due to unpaid annual fee
PC1903 Unpaid annual fee

Termination category: Default of registration fee

Termination date: 20140409