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CN114695517A - 半导体器件及其制备方法 - Google Patents

半导体器件及其制备方法 Download PDF

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CN114695517A
CN114695517A CN202210618493.XA CN202210618493A CN114695517A CN 114695517 A CN114695517 A CN 114695517A CN 202210618493 A CN202210618493 A CN 202210618493A CN 114695517 A CN114695517 A CN 114695517A
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CN
China
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region
trench
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semiconductor layer
trench structure
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CN202210618493.XA
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于绍欣
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Guangzhou Yuexin Semiconductor Technology Co Ltd
Original Assignee
Guangzhou Yuexin Semiconductor Technology Co Ltd
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Publication date
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Abstract

本发明提供了一种半导体器件及其制备方法，包括：SOI衬底，包括由下至上依次堆叠的第一半导体层、绝缘埋层及第二半导体层；第一沟槽结构，从所述第二半导体层向下延伸至所述绝缘埋层中以限定出第一区域和第二区域；第二沟槽结构，位于所述第二区域内，且从所述第二半导体层向下延伸至所述第一半导体层中；钝化层及第一插塞，所述钝化层覆盖所述第一沟槽结构、所述第二沟槽结构和所述第二半导体层，所述第一插塞贯穿所述钝化层以通过所述第二沟槽结构与所述第一半导体层电性连接；本发明提升了器件的隔离性能，并且通过器件的背面调制，能够实现器件的不同耐压和导通电阻。

Description

半导体器件及其制备方法
技术领域
本发明涉及半导体技术领域，尤其涉及一种半导体器件及其制备方法。
背景技术
绝缘衬底上的硅（Silicon-On-Insulator，SOI）技术是在顶层硅和背衬底之间引入了一层埋氧化层，该埋氧化层可减少器件之间的寄生电容，减少电路的漏电流，在制备工艺上还可以省略部分光掩模以节省成本，因此不论在工艺上或是电路性能上都具有优势。具体的，SOI衬底具有体硅器件所无法比拟的优点：（1）可以实现集成电路中元器件的介质隔离，彻底消除了体硅CMOS电路中的寄生闩锁效应；（2）采用SOI衬底所制成的器件还具有寄生电容小、集成密度高、速度快、工艺简单、短沟道效应小及特别适用于低压低功耗电路等优势。SOI衬底可以应用于具备低电场、高跨导、良好的短沟道特性和接近理想的亚阈值斜率的高性能的逻辑器件，还可以应用于射频器件、LDMOS器件。
BCD工艺是一种集合Bipolar器件、CMOS器件和DMOS器件的芯片制造工艺，BCD工艺具有高跨导、强负载驱动能力、集成度高和低功耗的优点。其中，DMOS器件是BCD电路中的核心所在，高性能（主要指具备较高的击穿电压的同时，还具备较低的导通电阻）、低成本、高密度的LDMOS器件的实现具有重要的意义。根据应用场景的需求及其相应端口接出的情况，LDMOS器件分为半隔离型LDMOS器件及全隔离型LDMOS器件，其中全隔离型LDMOS器件可以达到较好的器件隔离效果，得到广泛的应用，但是现有的全隔离型LDMOS器件一般采用离子注入形成阱区以进行隔离，隔离效果欠佳，不利于提升器件性能。另外，现有的LDMOS器件的电性能参数如耐压、导通电阻皆由场板、漂移区等器件的正面结构决定，当器件的正面结构尺寸固定后，其器件的电性能参数就无法再进行相应的调整；也就是说一种尺寸的器件结构只能够获取一种相对应的器件参数。随着产品应用领域的复杂度提高，可调制的器件结构的需求越来越引起人们的重视。
发明内容
本发明的目的在于提供一种半导体器件及其制备方法，提升了器件的隔离性能，并且通过器件的背面调制，能够实现器件的不同耐压和导通电阻。
为了达到上述目的，本发明提供了一种半导体器件，包括：
SOI衬底，包括由下至上依次堆叠的第一半导体层、绝缘埋层及第二半导体层；
第一沟槽结构，从所述第二半导体层向下延伸至所述绝缘埋层中以限定出第一区域和第二区域，所述第二区域包围所述第一区域；
第二沟槽结构，位于所述第二区域内，且从所述第二半导体层向下延伸至所述第一半导体层中；
钝化层及第一插塞，所述钝化层覆盖所述第一沟槽结构、所述第二沟槽结构和所述第二半导体层，所述第一插塞贯穿所述钝化层并通过所述第二沟槽结构与所述第一半导体层电性连接。
可选的，所述第一区域内形成有LDMOS晶体管。
可选的，所述LDMOS晶体管包括栅极结构、漂移区、沟道区、源区、漏区和场板，其中所述漂移区和所述沟道区均位于所述第二半导体层中，且所述漂移区和所述沟道区之间具有间隙，所述场板位于所述漂移区的部分表面上，所述栅极结构位于所述第二半导体层上，且所述栅极结构覆盖所述场板、所述漂移区及所述沟道区的部分表面，所述漏区和所述源区分别位于所述栅极结构两侧的所述漂移区和所述沟道区中。
可选的，还包括第二插塞和第三插塞，所述第二插塞贯穿所述钝化层与所述源区电性连接，所述第三插塞贯穿所述钝化层与所述漏区电性连接。
可选的，所述第一沟槽结构包括第一沟槽及填充于所述第一沟槽的介电材料层，所述介电材料层的材质包括氧化物和/或氮化物；
所述第二沟槽结构包括第二沟槽及填充于所述第二沟槽的导电材料层，所述导电材料层的材质包括多晶硅。
可选的，还包括半导体层注入区，位于所述第二区域内且位于所述第二沟槽结构的底部的所述第一半导体层中，所述导电材料层与所述半导体层注入区接触。
本发明还提供了一种半导体器件的制备方法，包括：
提供SOI衬底，所述SOI衬底包括由下至上依次堆叠的第一半导体层、绝缘埋层及第二半导体层；
形成第一沟槽结构和第二沟槽结构，所述第一沟槽结构从所述第二半导体层向下延伸至所述绝缘埋层中以限定出第一区域和第二区域，所述第二区域包围所述第一区域，所述第二沟槽结构从所述第二半导体层向下延伸至所述第一半导体层中；
形成钝化层覆盖所述第一沟槽结构、所述第二沟槽结构和所述第二半导体层；以及，
形成第一插塞贯穿所述钝化层以通过所述第二沟槽结构与所述第一半导体层电性连接。
可选的，形成所述第一沟槽结构和所述第二沟槽结构的步骤包括：
依次刻蚀所述第二半导体层及所述绝缘埋层以形成延伸至所述绝缘埋层中的第一沟槽，且依次刻蚀所述第二半导体层、所述绝缘埋层及所述第一半导体层以形成延伸至所述第一半导体层中的第二沟槽；
在所述第一沟槽和所述第二沟槽的侧壁上形成隔离氧化层；以及，
在所述第一沟槽中填充介电材料层，在所述第二沟槽中填充导电材料层，所述第一沟槽、所述第一沟槽中的隔离氧化层和所述介电材料层构成所述第一沟槽结构，所述第二沟槽、所述第二沟槽中的隔离氧化层和所述导电材料层构成所述第二沟槽结构。
可选的，在形成所述第一沟槽和所述第二沟槽之后，在形成所述隔离氧化层之前，还包括：
对所述第二沟槽的底部的所述第一半导体层进行离子注入，以在所述第二沟槽的底部的所述第一半导体层中形成半导体层注入区。
可选的，在形成所述第一沟槽结构和所述第二沟槽结构之后，在所述第一区域内形成LDMOS晶体管，形成所述LDMOS晶体管的步骤包括：
在所述第二半导体层中形成漂移区，在所述漂移区的部分表面形成场板；
在所述第二半导体层上形成栅极结构，所述栅极结构覆盖所述场板及所述漂移区的部分表面；
在所述第二半导体层中形成沟道区，所述沟道区与所述漂移区之间具有间隙，所述栅极结构覆盖所述沟道区的部分表面；以及，
分别在所述栅极结构两侧的所述漂移区和所述沟道区中形成漏区和源区。
在本发明提供的半导体器件及其制备方法中，SOI衬底包括由下至上依次堆叠的第一半导体层、绝缘埋层及第二半导体层；第一沟槽结构从第二半导体层向下延伸至绝缘埋层中以限定出第一区域和第二区域，第二区域包围第一区域；第二沟槽结构位于第二区域内，且从第二半导体层向下延伸至第一半导体层中；钝化层覆盖第一沟槽结构、第二沟槽结构和第二半导体层，第一插塞贯穿钝化层以通过第二沟槽结构与第一半导体层电性连接。本发明中通过第一沟槽结构延伸至绝缘埋层中，能够很好地隔离限定出两个区域，提升了器件的全隔离性能；并且第二沟槽结构延伸至第一半导体层中，第一插塞通过第二沟槽结构与第一半导体层电性连接，通过第一插塞给第一半导体层施加调制电压以实现器件的背面调制，调制电压通过第一半导体层、绝缘埋层对第二半导体层产生影响，在不改变器件的结构尺寸的情况下，器件的耐压和导通电阻等电性参数随着调制电压的变化而变化。
附图说明
图1为一种半导体器件的剖面示意图。
图2为本发明一实施例提供的半导体器件的制备方法的流程图。
图3A~3I为本发明一实施例提供的半导体器件的制备方法中相应步骤的剖面示意图，其中，图3I为本发明一实施例提供的半导体器件的剖面示意图。
其中，附图标记为：
11、110-第一半导体层；12、120-绝缘埋层；13、130-第二半导体层；21-浅沟槽隔离结构；22-隔离深阱；210-第一沟槽；220-第二沟槽；230-半导体层注入区；240-隔离氧化层；251-介电材料层；252-导电材料层；261-第一沟槽结构；262-第二沟槽结构；310-漂移区；320-沟道区；400-场板；510-栅极多晶硅；520-侧墙；610-漏区；620-源区；630-体接出区；700-钝化层；710-第一插塞；720-第二插塞；730-第三插塞；A1、R1-第一区域；A2、R2-第二区域。
具体实施方式
图1为一种半导体器件的剖面示意图。请参考图1，图1中的半导体器件为全隔离型的LDMOS器件，包括SOI衬底和隔离结构，其中SOI衬底包括由下至上依次堆叠的第一半导体层11、绝缘埋层12及第二半导体层13，隔离结构限定出第一区域A1和第二区域A2，隔离结构包括连接的浅沟槽隔离结构21和隔离深阱22，浅沟槽隔离结构21位于隔离深阱22的上方，隔离深阱22延伸至绝缘埋层12中，在第一区域A1中形成有LDMOS晶体管，在此处不对LDMOS晶体管的具体结构进行描述。图1中的浅沟槽隔离结构21只延伸至第二半导体层13的部分深度，结合隔离深阱22实现器件的全隔离，然而隔离深阱22的隔离效果欠佳，且不好控制隔离深阱22的注入深度，容易出现漏电流，不利于提升器件性能；并且图1中的隔离结构需要多步工艺制成，制备工艺较复杂。
基于此，本发明提供了一种半导体器件及其制备方法，SOI衬底包括由下至上依次堆叠的第一半导体层、绝缘埋层及第二半导体层；第一沟槽结构从第二半导体层向下延伸至绝缘埋层中以限定出第一区域和第二区域，第二区域包围第一区域；第二沟槽结构位于第二区域内，且从第二半导体层向下延伸至第一半导体层中；钝化层覆盖第一沟槽结构、第二沟槽结构和第二半导体层，第一插塞贯穿钝化层以通过第二沟槽结构与第一半导体层电性连接。本发明中通过第一沟槽结构延伸至绝缘埋层中，能够很好地隔离限定出两个区域，提升了器件的全隔离性能；并且第二沟槽结构延伸至第一半导体层中，第一插塞通过第二沟槽结构与第一半导体层电性连接，通过第一插塞给第一半导体层施加调制电压以实现器件的背面调制，调制电压通过第一半导体层、绝缘埋层对第二半导体层产生影响，在不改变器件的结构尺寸的情况下，器件的耐压和导通电阻等电性参数随着调制电压的变化而变化。
下面将结合示意图对本发明的具体实施方式进行更详细的描述。根据下列描述，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
图3I为本实施例提供的半导体器件的剖面示意图。请参考图3I，本实施例提供了一种半导体器件，包括SOI衬底、第一沟槽结构261、第二沟槽结构262、LDMOS晶体管、钝化层（图中未示出）、第一插塞710、第二插塞720及第三插塞730，其中SOI衬底包括由下至上依次堆叠的第一半导体层110、绝缘埋层120及第二半导体层130，在本实施例中，第一半导体层110及第二半导体层130的材质均包括硅、碳、锗、镓和砷中的一种或多种，绝缘埋层120的材质优选为氧化硅，不限于上述材质。在本实施例中，绝缘埋层120的厚度可为1µm~2µm，第二半导体层130的厚度可为1µm~2µm，不限于此厚度范围。
第一沟槽结构261从第二半导体层130向下延伸至绝缘埋层120中以限定出第一区域R1和第二区域R2，第二区域R2包围第一区域R1。第二沟槽结构262位于第二区域R2内，且从第二半导体层130向下延伸至第一半导体层110中。在本实施例中，第一沟槽结构261包括第一沟槽（图中未标示）、隔离氧化层240及介电材料层251，隔离氧化层240覆盖第一沟槽的侧壁，介电材料层251填充第一沟槽，介电材料层251的材质包括氧化物和/或氮化物；第二沟槽结构262包括第二沟槽（图中未标示）、隔离氧化层240及导电材料层252，隔离氧化层240覆盖第二沟槽的侧壁，导电材料层252填充第二沟槽，导电材料层252的材质优选为多晶硅，不限于上述材质。在本实施例中，由于在第一沟槽的侧壁形成有隔离氧化层240，因此可以在第一沟槽内填充多晶硅等材料。在本实施例中，第一沟槽的横向宽度可为0.3µm~0.8µm，第一沟槽的纵向深度可为0.8µm~2µm，第一沟槽位于绝缘埋层120中的纵向深度可为100Å~800Å，不限于上述宽度和深度；第二沟槽的横向宽度可为1µm~3µm，第二沟槽的纵向深度可为1.8µm~4µm，第二沟槽位于第一半导体层110中的纵向深度可为100Å~800Å，不限于上述宽度和深度；隔离氧化层240的厚度可为300Å~1500Å，不限于此厚度。
进一步地，半导体器件还包括半导体层注入区230，半导体层注入区230位于第二沟槽结构262的底部的第一半导体层110中且位于第二区域R2内，导电材料层252与半导体层注入区230接触以实现导电材料层252与半导体层注入区230的电性连接，在本实施例中，半导体层注入区230和第一半导体层110的导电类型相同。
LDMOS晶体管位于第一区域R1内，LDMOS晶体管包括栅极结构（图中未标示）、漂移区310、沟道区320、源区620、漏区610和场板400，其中漂移区310和沟道区320均位于第二半导体层130中，且漂移区310和沟道区320之间具有间隙，场板400位于漂移区310的部分表面上，栅极结构位于第二半导体层130上，且栅极结构覆盖场板400、漂移区310及沟道区320的部分表面，栅极结构包括栅极多晶硅510、侧墙520及栅氧化层（图中未示出），栅氧化层位于栅极多晶硅510与第二半导体层130之间，栅极多晶硅510覆盖栅氧化层及场板400的部分表面，侧墙520覆盖栅极多晶硅510的侧面。漏区610和源区620分别位于栅极结构两侧的漂移区310和沟道区320中，在本实施例中，漏区610、源区620和漂移区310的导电类型相同，漂移区310和沟道区320的导电类型不同。
在本实施例中，栅极多晶硅510的横向宽度可为0.6µm~1.5µm，场板400被栅极多晶硅510覆盖的长度可为0.15µm~1.0µm，场板400未被栅极多晶硅510覆盖的长度可为0.15µm~1.2µm，场板400的厚度可为500Å~1100Å。
进一步地，在沟道区320中形成有体接出区630，体接出区630与源区620接触，且体接出区630与沟道区320的导电类型相同，利于提升源区620至沟道区320的电接触性能。
钝化层700覆盖第一沟槽结构261、第二沟槽结构262、第二半导体层130和LDMOS晶体管，钝化层700的材质优选为氮化硅，但不限于此材质；以及，在钝化层700中形成第一插塞710、第二插塞720及第三插塞730，第一插塞710贯穿钝化层700以通过第二沟槽结构262与第一半导体层110电性连接，第二插塞720贯穿钝化层700与源区620电性连接，第三插塞730贯穿钝化层700与漏区730电性连接。在本实施例中，第一插塞710、第二插塞720及第三插塞730的横向宽度可为0.18µm~0.25µm，但不限于此横向宽度。
在本实施例中，通过第一沟槽结构261延伸至绝缘埋层120中，能够很好地隔离限定出两个区域，简化工艺的同时提升了器件的全隔离性能；并且第二沟槽结构262延伸至第一半导体层110中，第一插塞710能够通过第二沟槽结构262与第一半导体层110电性连接，通过第一插塞710给第一半导体层110施加调制电压以实现器件的背面调制，第一半导体层110相当于器件的背面，第二半导体层130中形成有LDMOS晶体管，调制电压通过第一半导体层110、绝缘埋层120对第二半导体层130产生影响，在不改变器件的结构尺寸的情况下，器件的耐压和导通电阻等电性参数随着调制电压的变化而变化。
图2为本实施例提供的半导体器件的制备方法的流程图。本实施例还提供了一种半导体器件的制备方法，用于制备上述的半导体器件，制备方法包括：
步骤S1：提供SOI衬底，SOI衬底包括由下至上依次堆叠的第一半导体层、绝缘埋层及第二半导体层；
步骤S2：形成第一沟槽结构和第二沟槽结构，第一沟槽结构从第二半导体层向下延伸至绝缘埋层中以限定出第一区域和第二区域，第二区域包围第一区域，第二沟槽结构从第二半导体层向下延伸至第一半导体层中；
步骤S3：形成钝化层覆盖第一沟槽结构、第二沟槽结构和第二半导体层；以及，
步骤S4：形成第一插塞贯穿钝化层以通过第二沟槽结构与第一半导体层电性连接。
图3A~3I为本实施例提供的半导体器件的制备方法中相应步骤的剖面示意图，下面结合图3A~3I对本实施例提供的半导体器件的制备方法进行详细说明。
请参考图3A，执行步骤S1：提供SOI衬底，SOI衬底包括由下至上依次堆叠的第一半导体层110、绝缘埋层120及第二半导体层130。在本实施例中，第一半导体层110及第二半导体层130的材质均包括硅、碳、锗、镓和砷中的一种或多种，绝缘埋层120的材质优选为氧化硅，但不限于上述材质。在本实施例中，绝缘埋层120的厚度可为1µm~2µm，第二半导体层130的厚度可为1µm~2µm，不限于此厚度范围。
执行步骤S2：形成第一沟槽结构和第二沟槽结构，具体步骤包括：
请参考图3B，依次刻蚀第二半导体层130及绝缘埋层120以形成延伸至绝缘埋层120中的第一沟槽210，第一沟槽210限定出第一区域R1和第二区域R2，第二区域R2包围第一区域R1；并且依次刻蚀第二半导体层130、绝缘埋层120及第一半导体层110以形成延伸至第一半导体层110中的第二沟槽220，第二沟槽220位于第二区域R2内，第一沟槽210和第二沟槽220可以同步刻蚀形成，也可以先后刻蚀形成。在本实施例中，第一沟槽的横向宽度可为0.3µm~0.8µm，第一沟槽的纵向深度可为0.8µm~2µm，第一沟槽位于绝缘埋层120中的纵向深度可为100Å~800Å，不限于上述宽度和深度；第二沟槽的横向宽度可为1µm~3µm，第二沟槽的纵向深度可为1.8µm~4µm，第二沟槽位于第一半导体层110中的纵向深度可为100Å~800Å，不限于上述宽度和深度。
请参考图3C，对第二沟槽220的底部的第一半导体层110进行离子注入，以在第二沟槽220的底部的第一半导体层110中形成半导体层注入区230，半导体层注入区230位于第二区域R2内，在本实施例中，半导体层注入区230和第一半导体层110的导电类型相同。
请参考图3D，在第一沟槽和第二沟槽的侧壁上形成隔离氧化层240，在本实施例中，隔离氧化层240的厚度可为300Å~1500Å，不限于此厚度。进而，在第一沟槽中填充介电材料层251，在第二沟槽中填充导电材料层252，第一沟槽、第一沟槽中的隔离氧化层240和介电材料层251构成第一沟槽结构261，第二沟槽、第二沟槽中的隔离氧化层240和导电材料层252构成第二沟槽结构262，即第一沟槽结构261隔离限定出第一区域R1和第二区域R2，第二沟槽结构262位于第二区域R2内。在本实施例中，介电材料层251的材质包括氧化物和/或氮化物，导电材料层252的材质优选为多晶硅，不限于上述材质。在本实施例中，由于在第一沟槽的侧壁形成有隔离氧化层240，因此可以在第一沟槽内填充多晶硅等材料，则第一沟槽和第二沟槽可以同步填充多晶硅。
在形成第一沟槽结构和第二沟槽结构之后，在第一区域R1内形成LDMOS晶体管，形成LDMOS晶体管的步骤包括：
请参考图3E，在第二半导体层130中形成漂移区310；进而，采用热氧生长工艺在漂移区310的部分表面形成场板400，在本实施例中，场板400的厚度可为500Å~1100Å，不限于此厚度。
请参考图3F，在第二半导体层130上形成栅极结构（图中未标示），栅极结构覆盖场板400及漂移区310的部分表面；栅极结构包括栅极多晶硅510、侧墙520及栅氧化层（图中未示出），具体的先在第二半导体层130的部分表面上形成栅氧化层，再在栅氧化层和场板400的部分表面上形成栅极多晶硅510，进而在栅极多晶硅510的侧面形成侧墙520。在本实施例中，栅极多晶硅510的横向宽度可为0.6µm~1.5µm，场板400被栅极多晶硅510覆盖的长度可为0.15µm~1.0µm，场板400未被栅极多晶硅510覆盖的长度可为0.15µm~1.2µm，不限于上述尺寸。
请参考图3G，在第二半导体层130中形成沟道区320，沟道区320与漂移区310之间具有间隙，栅极结构覆盖沟道区320的部分表面，漂移区310和沟道区320的导电类型不同。
请参考图3H，分别在栅极结构两侧的漂移区310和沟道区320中形成漏区610和源区620，漏区610、源区620和漂移区310的导电类型相同；并且在沟道区320中形成体接出区630，体接出区630与源区620接触，体接出区630与沟道区320的导电类型相同，利于提升源区620至沟道区320的电接触性能。
请参考图3I，执行步骤S3：形成钝化层700覆盖第一沟槽结构261、第二沟槽结构262、第二半导体层130和LDMOS晶体管，钝化层的材质优选为氮化硅，不限于此材质。
请继续参考图3I，执行步骤S4：在钝化层700中形成第一插塞710、第二插塞720及第三插塞730，具体是刻蚀钝化层700以形成第一接触孔显露出导电材料层252、形成第二接触孔显露出源区620和体接出区630、形成第三接触孔显露出漏区610，进而在第一接触孔、第二接触孔及第三接触孔中填充金属材料以形成第一插塞710、第二插塞720及第三插塞730，第一插塞710贯穿钝化层700通过第二沟槽结构262与第一半导体层110电性连接，第二插塞720贯穿钝化层700与源区620电性连接，第三插塞730贯穿钝化层700与漏区730电性连接。在本实施例中，第一插塞710、第二插塞720及第三插塞730的横向宽度可为0.18µm~0.25µm，不限于此横向宽度。
综上，在本发明提供的半导体器件及其制备方法中，SOI衬底包括由下至上依次堆叠的第一半导体层、绝缘埋层及第二半导体层；第一沟槽结构从第二半导体层向下延伸至绝缘埋层中以限定出第一区域和第二区域，第二区域包围第一区域；第二沟槽结构位于第二区域内，且从第二半导体层向下延伸至第一半导体层中；钝化层覆盖第一沟槽结构、第二沟槽结构和第二半导体层，第一插塞贯穿钝化层以通过第二沟槽结构与第一半导体层电性连接。本发明中通过第一沟槽结构延伸至绝缘埋层中，能够很好地隔离限定出两个区域，提升了器件的全隔离性能；并且第二沟槽结构延伸至第一半导体层中，第一插塞通过第二沟槽结构与第一半导体层电性连接，通过第一插塞给第一半导体层施加调制电压以实现器件的背面调制，调制电压通过第一半导体层、绝缘埋层对第二半导体层产生影响，在不改变器件的结构尺寸的情况下，器件的耐压和导通电阻等电性参数随着调制电压的变化而变化。
上述仅为本发明的优选实施例而已，并不对本发明起到任何限制作用。任何所属技术领域的技术人员，在不脱离本发明的技术方案的范围内，对本发明揭露的技术方案和技术内容做任何形式的等同替换或修改等变动，均属未脱离本发明的技术方案的内容，仍属于本发明的保护范围之内。

Claims (10)

1.一种半导体器件，其特征在于，包括：
SOI衬底，包括由下至上依次堆叠的第一半导体层、绝缘埋层及第二半导体层；
第一沟槽结构，从所述第二半导体层向下延伸至所述绝缘埋层中以限定出第一区域和第二区域，所述第二区域包围所述第一区域；
第二沟槽结构，位于所述第二区域内，且从所述第二半导体层向下延伸至所述第一半导体层中；
钝化层及第一插塞，所述钝化层覆盖所述第一沟槽结构、所述第二沟槽结构和所述第二半导体层，所述第一插塞贯穿所述钝化层并通过所述第二沟槽结构与所述第一半导体层电性连接。
2.如权利要求1所述的半导体器件，其特征在于，所述第一区域内形成有LDMOS晶体管。
3.如权利要求2所述的半导体器件，其特征在于，所述LDMOS晶体管包括栅极结构、漂移区、沟道区、源区、漏区和场板，其中所述漂移区和所述沟道区均位于所述第二半导体层中，且所述漂移区和所述沟道区之间具有间隙，所述场板位于所述漂移区的部分表面上，所述栅极结构位于所述第二半导体层上，且所述栅极结构覆盖所述场板、所述漂移区及所述沟道区的部分表面，所述漏区和所述源区分别位于所述栅极结构两侧的所述漂移区和所述沟道区中。
4.如权利要求3所述的半导体器件，其特征在于，还包括第二插塞和第三插塞，所述第二插塞贯穿所述钝化层与所述源区电性连接，所述第三插塞贯穿所述钝化层与所述漏区电性连接。
5.如权利要求1所述的半导体器件，其特征在于，所述第一沟槽结构包括第一沟槽及填充于所述第一沟槽的介电材料层，所述介电材料层的材质包括氧化物和/或氮化物；
所述第二沟槽结构包括第二沟槽及填充于所述第二沟槽的导电材料层，所述导电材料层的材质包括多晶硅。
6.如权利要求5所述的半导体器件，其特征在于，还包括半导体层注入区，位于所述第二区域内且位于所述第二沟槽结构的底部的所述第一半导体层中，所述导电材料层与所述半导体层注入区接触。
7.一种半导体器件的制备方法，其特征在于，包括：
提供SOI衬底，所述SOI衬底包括由下至上依次堆叠的第一半导体层、绝缘埋层及第二半导体层；
形成第一沟槽结构和第二沟槽结构，所述第一沟槽结构从所述第二半导体层向下延伸至所述绝缘埋层中以限定出第一区域和第二区域，所述第二区域包围所述第一区域，所述第二沟槽结构从所述第二半导体层向下延伸至所述第一半导体层中；
形成钝化层覆盖所述第一沟槽结构、所述第二沟槽结构和所述第二半导体层；以及，
形成第一插塞贯穿所述钝化层以通过所述第二沟槽结构与所述第一半导体层电性连接。
8.如权利要求7所述的半导体器件的制备方法，其特征在于，形成所述第一沟槽结构和所述第二沟槽结构的步骤包括：
依次刻蚀所述第二半导体层及所述绝缘埋层以形成延伸至所述绝缘埋层中的第一沟槽，且依次刻蚀所述第二半导体层、所述绝缘埋层及所述第一半导体层以形成延伸至所述第一半导体层中的第二沟槽；
在所述第一沟槽和所述第二沟槽的侧壁上形成隔离氧化层；以及，
在所述第一沟槽中填充介电材料层，在所述第二沟槽中填充导电材料层，所述第一沟槽、所述第一沟槽中的隔离氧化层和所述介电材料层构成所述第一沟槽结构，所述第二沟槽、所述第二沟槽中的隔离氧化层和所述导电材料层构成所述第二沟槽结构。
9.如权利要求8所述的半导体器件的制备方法，其特征在于，在形成所述第一沟槽和所述第二沟槽之后，在形成所述隔离氧化层之前，还包括：
对所述第二沟槽的底部的所述第一半导体层进行离子注入，以在所述第二沟槽的底部的所述第一半导体层中形成半导体层注入区。
10.如权利要求7所述的半导体器件的制备方法，其特征在于，在形成所述第一沟槽结构和所述第二沟槽结构之后，在所述第一区域内形成LDMOS晶体管，形成所述LDMOS晶体管的步骤包括：
在所述第二半导体层中形成漂移区，在所述漂移区的部分表面形成场板；
在所述第二半导体层上形成栅极结构，所述栅极结构覆盖所述场板及所述漂移区的部分表面；
在所述第二半导体层中形成沟道区，所述沟道区与所述漂移区之间具有间隙，所述栅极结构覆盖所述沟道区的部分表面；以及，
分别在所述栅极结构两侧的所述漂移区和所述沟道区中形成漏区和源区。
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