CN114665375A

CN114665375A - 半导体芯片制造方法

Info

Publication number: CN114665375A
Application number: CN202210565777.7A
Authority: CN
Inventors: 刘中华; 李颖; 惠利省; 杨国文; 赵卫东
Original assignee: Dugen Laser Technology Suzhou Co Ltd
Current assignee: Dugen Core Optoelectronic Technology Suzhou Co ltd
Priority date: 2022-05-24
Filing date: 2022-05-24
Publication date: 2022-06-24
Anticipated expiration: 2042-05-24
Also published as: CN114665375B

Abstract

本发明提供一种半导体芯片制造方法，涉及半导体技术领域。该半导体芯片制造方法包括在晶圆的远离衬底的侧面划分交替分布且均沿半导体芯片的腔面方向延伸的奇数列和偶数列；在奇数列开设槽底伸至晶圆衬底的第一凹槽，第一凹槽的内侧镀第一膜层；在偶数列开设槽底伸至晶圆衬底且与第一凹槽间隔设置的第二凹槽；在第二凹槽的内侧镀第二膜层；沿半导体芯片的腔面方向在第一凹槽处和第二凹槽处解理晶圆以得到多个巴排。该半导体芯片制造方法通过先镀膜后解理巴排，可以防止巴排产生水波纹状裂纹，以及可以防止半导体芯片的腔面长时间暴露，不需使用夹具翻转巴条。

Description

半导体芯片制造方法

技术领域

本发明涉及半导体技术领域，尤其是涉及一种半导体芯片制造方法。

背景技术

晶圆通常包括衬底、外延层、保护层和电极，对晶圆进行解理、镀膜等工艺后可得到半导体芯片。现有的半导体芯片制造过程，通常是在晶圆衬底上依次生长外延层、保护层和电极后，如图1和图2所示，沿着垂直于半导体芯片腔面的方向（也是沿着平行于共振腔方向）将晶圆1解理为巴排2，再如图2和图3所示，将巴排2解理为巴条3，每个巴条3可以包括一个或多个半导体芯片。继而如图4所示，需对巴条3进行腔面镀膜（对共振腔方向的外延层侧面进行镀膜，对前腔面镀增透膜，对后腔面镀反射膜，以形成使受激辐射光子增生的共振腔），镀膜完成后，再如图5所示，对巴条进行去边以得到尺寸符合要求的巴条，至此可完成半导体芯片的制造过程。

但上述半导体芯片制造过程中，晶圆解理成巴排时施加的外力垂直于半导体芯片的腔面，易导致巴排表面产生水波纹状裂纹；镀膜时则会导致半导体芯片的腔面长时间暴露在空气中，以及镀膜时需使用夹具翻转巴条，不仅易造成巴条破损且会降低作业效率。

发明内容

本发明的目的在于提供一种半导体芯片制造方法，以缓解现有技术中存在的半导体芯片制造过程中，晶圆解理成巴排时施加的外力垂直于半导体芯片的腔面，易导致巴排表面产生水波纹状裂纹；镀膜时则会导致半导体芯片的腔面长时间暴露在空气中，以及镀膜时需使用夹具翻转巴条，不仅易造成巴条破损且会降低作业效率的技术问题。

第一方面，本发明提供一种半导体芯片制造方法，包括：

在晶圆的远离衬底的侧面划分交替分布的奇数列和偶数列，所述奇数列和所述偶数列均沿半导体芯片的腔面方向延伸；

在所述奇数列开设第一凹槽，并使所述第一凹槽的槽底伸至晶圆的衬底；

在所述第一凹槽的内侧镀第一膜层；

在所述偶数列开设与所述第一凹槽间隔设置的第二凹槽，并使所述第二凹槽的槽底伸至晶圆的衬底；

在所述第二凹槽的内侧镀第二膜层，所述第二膜层为增透膜和反射膜中的一种，所述第一膜层为另一种；

沿半导体芯片的腔面方向在所述第一凹槽处和所述第二凹槽处解理晶圆以得到多个巴排。

在可选的实施方式中，还包括在沿半导体芯片的腔面方向在所述第一凹槽处和所述第二凹槽处解理晶圆后的步骤：

沿垂直于半导体芯片的腔面的方向将所述巴排解理成多个巴条。

在所述巴排的远离晶圆衬底的一侧镀第一电极；

在所述巴排的设有晶圆衬底的一侧镀第二电极。

在可选的实施方式中，在所述巴排的设有晶圆衬底的一侧镀第二电极的步骤包括：

在所述巴排的设有晶圆衬底的一侧划分出用于解理出巴条的解理区域，并在所述解理区域处设置遮挡条；

在所述巴排的设有晶圆衬底一侧的位于所述遮挡条两侧的区域镀第二电极。

在可选的实施方式中，还包括在所述第二凹槽的内侧镀第二膜层前的步骤：

在所述第一凹槽处设置掩膜板以遮盖所述第一凹槽的槽内空间。

在可选的实施方式中，沿半导体芯片的腔面方向在所述第一凹槽处和所述第二凹槽处解理晶圆的步骤包括：

在所述第一凹槽的槽底处的第一膜层至晶圆的衬底之间开设第三凹槽；

在所述第二凹槽的槽底处的第二膜层至晶圆的衬底之间开设第四凹槽；

在所述第三凹槽内和所述第四凹槽内解理晶圆以得到多个巴排。

在晶圆的衬底的侧面开设多个解理槽，并使得多个所述解理槽一一背对所述第一凹槽和所述第二凹槽；

将晶圆的开设有所述解理槽的侧面置于多个槽状支座上，并使得多个所述解理槽的槽口一一对应位于多个支座的槽口范围内；

在所述第一凹槽内和所述第二凹槽内对晶圆施加朝向支座的压力以解理晶圆。

在可选的实施方式中，所述第一凹槽距离其一侧的所述第二凹槽的间距为第一间距，距离其另一侧的所述第二凹槽的间距为第二间距，所述第一间距和所述第二间距不相等。

在可选的实施方式中，所述第一凹槽的槽底与晶圆的设有衬底的侧面之间的间距小于衬底厚度的二分之一；

所述第二凹槽的槽底与晶圆的设有衬底的侧面之间的间距小于衬底厚度的二分之一。

在可选的实施方式中，所述第一凹槽的深度等于所述第二凹槽的深度。

本发明提供的半导体芯片制造方法包括：在晶圆的远离衬底的侧面划分交替分布的奇数列和偶数列，奇数列和偶数列均沿半导体芯片的腔面方向延伸；在奇数列开设第一凹槽，并使第一凹槽的槽底伸至晶圆的衬底；在第一凹槽的内侧镀第一膜层；在偶数列开设与第一凹槽间隔设置的第二凹槽，并使第二凹槽的槽底伸至晶圆的衬底；在第二凹槽的内侧镀第二膜层，第二膜层为增透膜和反射膜中的一种，第一膜层为另一种；沿半导体芯片的腔面方向在第一凹槽处和第二凹槽处解理晶圆以得到多个巴排。本发明提供的半导体芯片制造方法是先将晶圆远离衬底的侧面划分为沿半导体芯片的腔面方向延伸的奇数列和偶数列，继而在奇数列开设第一凹槽，在偶数列开设第二凹槽，此时第一凹槽和第二凹槽同样是沿半导体芯片的腔面方向延伸。其中，开设第一凹槽后，需在第一凹槽的内侧镀第一膜层，开设第二凹槽后，需在第二凹槽的内侧镀第二膜层。镀膜结束后，然后沿半导体芯片的腔面方向在第一凹槽处和第二凹槽处解理晶圆，解理晶圆后即可得到一侧镀增透膜而另一侧镀反射膜的巴排。由于将晶圆解理成巴排前，腔面处已经被镀上增透膜或反射膜，因此可以防止半导体芯片的腔面损伤，防止巴排表面产生水波纹状裂纹。此外，该方法是在将晶圆解理成巴排前即进行镀膜，因此将晶圆解理后即可得到一侧镀增透膜而另一侧镀反射膜的巴排，相较于现有技术中先将晶圆解理成巴排，再将巴排解理成巴条，然后对巴条进行镀膜的方式，该方法可以防止半导体芯片的腔面长时间暴露在空气中。并且，该方法的镀膜过程是在晶圆的第一凹槽和第二凹槽内进行的，镀膜时不需使用夹具翻转巴条，从而不易造成巴条破损，可以提升作业效率。

与现有技术相比，本发明提供的半导体芯片制造方法通过先镀膜后解理巴排，可以防止巴排产生水波纹状裂纹，且可以防止半导体芯片的腔面长时间暴露在空气中，该方法镀膜时也不需使用夹具翻转巴条。

附图说明

为了更清楚地说明本发明具体实施方式或现有技术中的技术方案，下面将对具体实施方式或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施方式，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为现有的晶圆的局部示意图；

图2为现有的巴排的结构示意图；

图3为现有的巴条的结构示意图；

图4为现有的镀膜后的巴条的结构示意图；

图5为现有的去边后的巴条的结构示意图；

图6为本发明实施例提供的半导体芯片制造方法的流程图；

图7为本发明实施例提供的晶圆的俯视图；

图8为本发明实施例提供的晶圆的局部俯视图；

图9为本发明实施例提供的巴排的俯视图；

图10为本发明实施例提供的设有第一凹槽的晶圆的局部剖视图；

图11为本发明实施例提供的设有第一膜层的晶圆的局部剖视图；

图12为本发明实施例提供的设有第一凹槽和第二凹槽的晶圆的局部剖视图；

图13为本发明实施例提供的第一膜层和第二膜层的晶圆的局部剖视图；

图14为本发明实施例提供的巴排的局部剖视图；

图15为本发明实施例提供的巴条的俯视图；

图16为本发明实施例提供的半导体芯片制造方法的另一流程图；

图17为本发明实施例提供的半导体芯片制造方法的又一流程图；

图18为本发明实施例提供的设有第一电极的晶圆的局部剖视图；

图19为本发明实施例提供的设有第一电极的晶圆的另一局部剖视图；

图20为本发明实施例提供的半导体芯片制造方法的再一流程图；

图21为本发明实施例提供的设有第一电极的晶圆和支座的局部剖视图。

图标：1-晶圆；10-衬底；11-外延层；12-保护层；2-巴排；3-巴条；4-第一凹槽；40-第一膜层；41-第三凹槽；5-第二凹槽；50-第二膜层；51-第四凹槽；6-第一电极；7-第二电极；8-解理槽；9-支座。

具体实施方式

为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。通常在此处附图中描述和示出的本发明实施例的组件可以以各种不同的配置来布置和设计。

因此，以下对在附图中提供的本发明的实施例的详细描述并非旨在限制要求保护的本发明的范围，而是仅仅表示本发明的选定实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

下面结合附图，对本发明的一些实施方式作详细说明。在不冲突的情况下，下述的实施例及实施例中的特征可以相互组合。

实施例：

如图6所示，本实施例提供的半导体芯片制造方法包括：

步骤S1：在晶圆1的远离衬底10的侧面划分交替分布的奇数列和偶数列，奇数列和偶数列均沿半导体芯片的腔面方向延伸；

步骤S2：在奇数列开设第一凹槽4，并使第一凹槽4的槽底伸至晶圆1的衬底10；

步骤S3：在第一凹槽4的内侧镀第一膜层40；

步骤S4：在偶数列开设与第一凹槽4间隔设置的第二凹槽5，并使第二凹槽5的槽底伸至晶圆1的衬底10；

步骤S5：在第二凹槽5的内侧镀第二膜层50，第二膜层50为增透膜和反射膜中的一种，第一膜层40为另一种；

步骤S6：沿半导体芯片的腔面方向在第一凹槽4处和第二凹槽5处解理晶圆1以得到多个巴排2。

本实施例提供的半导体芯片制造方法是先将晶圆1远离衬底10的侧面划分为沿半导体芯片的腔面方向延伸的奇数列和偶数列，继而如图7、图10和图12所示，在奇数列开设第一凹槽4，在偶数列开设第二凹槽5，此时第一凹槽4和第二凹槽5同样是沿半导体芯片的腔面方向延伸。在开设第一凹槽4和第二凹槽5时，可以采用激光预熔的方式进行挖槽。其中，如图11和图13所示，开设第一凹槽4后，需在第一凹槽4的内侧镀第一膜层40，开设第二凹槽5后，需在第二凹槽5的内侧镀第二膜层50。

图7、图8和图9中所示箭头方向即为沿半导体芯片的腔面方向延伸的方向，镀膜结束后，如图7、图8和图9所示，再沿半导体芯片的腔面方向在第一凹槽4处和第二凹槽5处解理晶圆1，解理晶圆1后即可得到图9和图14所示的一侧镀增透膜而另一侧镀反射膜的巴排2。由于将晶圆1解理成巴排2时对晶圆1施加的外力方向是沿半导体芯片的腔面方向延伸的，因此在将晶圆1解理成巴排2的过程中，晶圆1初始开裂后，其后续腔面受到外力还会自然开裂，使得解理效率得到提升。

此外，该方法是在将晶圆1解理成巴排2前即进行镀膜，因此将晶圆1解理后即可得到一侧镀增透膜而另一侧镀反射膜的巴排2，相较于现有技术中先将晶圆1解理成巴排2，再将巴排2解理成巴条3，然后对巴条3进行镀膜的方式，该方法可以在将晶圆1解理成巴排2时防止腔面受损产生水波纹。并且，该方法的镀膜过程是在晶圆1的第一凹槽4和第二凹槽5内进行的，镀膜时不需使用夹具翻转巴条3，从而不易造成巴条3破损，可以提升作业效率。

与现有技术相比，本实施例提供的半导体芯片制造方法通过先镀膜后解理巴排2，可以防止巴排2产生水波纹状裂纹，且可以防止半导体芯片的腔面长时间暴露在空气中，该方法镀膜时也不需使用夹具翻转巴条3。

在本实施例中，用于形成巴排2的晶圆1以及解理晶圆1后得到的巴排2均可以包括衬底10、外延层11和保护层12，如图14所示，此时巴排2和晶圆1均可以包括远离衬底10的一侧和设有衬底10的一侧。其中，远离衬底10的一侧和设有衬底10的一侧外均可以镀有电极层。

如图6所示，本实施例提供的半导体芯片制造方法还包括在沿半导体芯片的腔面方向在第一凹槽4处和第二凹槽5处解理晶圆1后的步骤：

步骤S7：沿垂直于半导体芯片的腔面的方向将巴排2解理成多个巴条3。

经过步骤S7后，即可得到图15所示的巴条3。

需要说明的是，在步骤S7中，作业人员可以根据半导体芯片产品需要的尺寸解理巴排2以得到符合要求的巴条3。在此过程中，作业人员不需对巴条3进行去边以得到符合尺寸要求的巴条3，从而可以省去对巴条3进行去边的步骤，因而与现有技术相比，本实施例提供的半导体芯片制造方法还可以有效节省作业时间，提高作业效率。

相较于现有技术，本实施例提供的半导体芯片制造方法是在解理得到巴排2时即可得到两侧均镀膜的巴排2，不需将巴排2解理得到巴条3后才可对巴条3进行镀膜，从而不需对巴条3依次进行镀膜作业，可以有效提升镀膜过程的作业效率。

如图6所示，本实施例提供的半导体芯片制造方法还包括在步骤S6后的步骤：

步骤S07：在巴排2的远离晶圆1衬底10的一侧镀第一电极6；

步骤S007：在巴排2的设有晶圆1衬底10的一侧镀第二电极7。

经过步骤S07和步骤S007后，即可得到图14所示的巴排2。

其中，第一电极6为正极或负极，对应的，第二电极7为负极或正极。

在本实施例中，第一电极6和第二电极7分别可以通过蒸镀方式设置于巴排2的两侧。

需要说明的是，本实施例中的步骤S07和步骤S007不限于在步骤S7前进行，步骤S07和步骤S007均可以在步骤S7后进行。

如图16所示，步骤S007包括：

步骤S0070：在巴排2的设有晶圆1衬底10的一侧划分出用于解理出巴条3的解理区域，并在解理区域处设置遮挡条；

步骤S0071：在巴排2的设有衬底10一侧的位于所述遮挡条两侧的区域镀第二电极7。

步骤S0070中的解理区域为将巴排2解理成巴条3时的解理位置，该位置可以提前在巴排2上进行规划，上述解理位置通常垂直于巴排2的延伸方向。进一步的，为便于设置遮挡条，可以采用设置标记的方式在巴排2上标明解理区域。

其中，遮挡条的延伸方向可以垂直于巴排2的延伸方向。经过步骤S0070后，巴排2的解理区域被遮挡条覆盖。遮挡条可以采用与掩膜板同材质的材料制成，此时遮挡条凸出于巴排2表面。

继而可以进行步骤S0071，进行步骤S0071时，可以通过控制第二电极7的厚度防止遮挡条被第二电极7覆盖，此时巴排2表面的第二电极7在遮挡条处于断开状态，将遮挡条移开后再进行步骤S7时，可以极大的提升解理过程的便捷性，在解理时可以有效防止因第二电极7无法有效断裂而导致的第二电极7被拉扯脱落的情况，从而可以有效提升产品良率以及提升解理效率。

如图6所示，本实施例提供的半导体芯片制造方法还包括在步骤S5前的步骤：

步骤S05：在第一凹槽4处设置掩膜板以遮盖第一凹槽4的槽内空间。

经过步骤S05后再进行步骤S5，可以有效防止第一凹槽4内已经形成的第一膜层40上再被第二膜层50覆盖，从而可以得到奇数列凹槽镀有第一膜层40而偶数列凹槽镀有第二膜层50的晶圆1。

需要说明的是，在进行步骤S3时，为提升作业效率，可以通过对晶圆1远离衬底10一侧全面覆盖第一膜层40的方式使得第一凹槽4内覆盖有第一膜层40，此时步骤S4需在步骤S3后进行。在进行步骤S4时，再在偶数列以第一膜层40为起点开设第二凹槽5，此时第二凹槽5的内壁不会被第一膜层40覆盖。

在本实施例中，如图12、图13和图14所示，晶圆1远离衬底10的侧面需保证第二凹槽5的内壁不被第一膜层40覆盖，保护层12表面的第一膜层40则不需去除，因此在进行步骤S3时，可以采用全面覆盖第一膜层40的方式使得第一凹槽4内覆盖有第一膜层40。

如图17所示，步骤S6包括：

步骤S60：在第一凹槽4的槽底处的第一膜层40至晶圆1的衬底10之间开设第三凹槽41；

步骤S61：在第二凹槽5的槽底处的第二膜层50至晶圆1的衬底10之间开设第四凹槽51；

步骤S62：在第三凹槽41内和第四凹槽51内解理晶圆1以得到多个巴排2。

依次经过步骤S60和步骤S61后，即可得到图18所示的晶圆1。

步骤S60中的第三凹槽41及步骤S61中的第四凹槽51均可以提升解理晶圆1时的解理良率，从而可以得到符合要求的巴排2。

在实际应用中，步骤S60中的第三凹槽41可以与第一凹槽4等长，且第三凹槽41可以设于第一凹槽4的槽底中部。对应的，步骤S61中的第四凹槽51可以与第二凹槽5等长，且第四凹槽51可以设于第二凹槽5的槽底中部。

其中，第三凹槽41和第四凹槽51均可以采用激光预熔的方式得到。

在步骤S62中解理晶圆1时，则可以采用干法刻蚀、激光裂片或解理刀裂片的方式进行解理。

采用干法刻蚀解理晶圆1时，可以向第三凹槽41内通入刻蚀气体，以及向第四凹槽51内通入刻蚀气体，该刻蚀气体可以采用SF₆。

进一步的，为防止过度刻蚀以及提升刻蚀效率，在通入刻蚀气体时，还可以同时通入钝化气体，钝化气体如C₄F₈。

其中，刻蚀气体和钝化气体的流量均可以为13cm³/min。

为进一步的防止过度刻蚀，在通入刻蚀气体和钝化气体时，还可以采用周期性通入方式。更进一步的，一个周期内通入刻蚀气体的时间可以为4s，通入钝化气体的时间可以为3s。

需要说明的是，采用上述工艺参数进行的干法刻蚀，可以使解理后得到的巴排2的侧壁垂直度能够很好地控制在90°±1°。

采用激光裂片解理晶圆1时，则如图19所示，可以向第三凹槽41内涂覆铝纳米颗粒，以及向第四凹槽51内涂覆铝纳米颗粒，然后对铝纳米颗粒进行激光照射，利用铝热反应的放热实现裂片。

如图20所示，步骤S6包括：

步骤S63：在晶圆1的衬底10的侧面开设多个解理槽8，并使得多个解理槽8一一背对第一凹槽4和第二凹槽5；

步骤S64：将晶圆1的开设有解理槽8的侧面置于多个槽状支座上，并使得多个解理槽8的槽口一一对应位于多个支座9的槽口范围内；

步骤S65：在第一凹槽4内和第二凹槽5内对晶圆1施加朝向支座9的压力以解理晶圆1。

步骤S63中的解理槽8可以通过划线方式得到，进一步的，解理槽8的截面可以设置为V形。

步骤S64中的槽状支座如图21所示，槽状支座和解理槽8可以在步骤S65中相互配合，提升晶圆1解理过程的容易程度以及有效提升晶圆1解理后的效果，使得晶圆1可以沿着解理槽8有效开裂并产生平整光滑的解理面。

其中，在步骤S65中对晶圆1施加朝向支座9的压力时，可以采用钻石刀或解理刀进行辅助配合劈裂，此时钻石刀或解理刀的施力位置可以处于第三凹槽41的槽底和第四凹槽51的槽底的任意位置处，即使钻石刀或解理刀的施力位置处于第三凹槽41的槽底角部和第四凹槽51的槽底角部，在解理槽8和支座9的辅助配合下，也可以使得晶圆1的裂片位置保持在第三凹槽41和解理槽8之间，以及保持在第四凹槽51和解理槽8之间，而不会产生偏移。可以看出，第三凹槽41和第四凹槽51不仅可以为镀膜让位，且可以提升晶圆1解理过程的容易程度。

在本实施例中，第一凹槽4距离其一侧的第二凹槽5的间距为第一间距，距离其另一侧的第二凹槽5的间距为第二间距，第一间距和第二间距不相等。

当第一间距和第二间距不相等时，可以得到不同尺寸的巴排2，从而可以得到不同尺寸的巴条3，可以满足不同的产品需求。

其中，第一凹槽4的槽底与晶圆1的设有衬底10的侧面之间的间距小于衬底10厚度的二分之一；第二凹槽5的槽底与晶圆1的设有衬底10的侧面之间的间距小于衬底10厚度的二分之一。

第一凹槽4的槽底至晶圆1上述侧面之间的间距小于衬底10的厚度，以及，第二凹槽5的槽底与晶圆1的上述侧面之间的间距小于衬底10的厚度，均可以提升后续晶圆1解理过程的容易程度，使得晶圆1开裂过程不易裂偏，有效提升裂片后的巴排2良率。

进一步的，第一凹槽4的槽底至晶圆1上述侧面之间的间距，以及，第二凹槽5的槽底与晶圆1的上述侧面之间的间距，均可以等于衬底10厚度的三分之一。

当第一凹槽4内设有第三凹槽41且第二凹槽5内设有第四凹槽51时，第三凹槽41的槽深和第四凹槽51的槽深均可以等于衬底10厚度的四分之一。

在本实施例中，第一凹槽4的深度等于第二凹槽5的深度。

当第一凹槽4的深度等于第二凹槽5的深度时，不仅有利于统一制备凹槽的工艺条件，且有利于统一后续裂片过程。因此，本实施例优选第一凹槽4的深度等于第二凹槽5的深度。

最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。

Claims

1.一种半导体芯片制造方法，其特征在于，包括：

在晶圆（1）的远离衬底（10）的侧面划分交替分布的奇数列和偶数列，所述奇数列和所述偶数列均沿半导体芯片的腔面方向延伸；

在所述奇数列开设第一凹槽（4），并使所述第一凹槽（4）的槽底伸至晶圆（1）的衬底（10）；

在所述第一凹槽（4）的内侧镀第一膜层（40）；

在所述偶数列开设与所述第一凹槽（4）间隔设置的第二凹槽（5），并使所述第二凹槽（5）的槽底伸至晶圆（1）的衬底（10）；

在所述第二凹槽（5）的内侧镀第二膜层（50），所述第二膜层（50）为增透膜和反射膜中的一种，所述第一膜层（40）为另一种；

沿半导体芯片的腔面方向在所述第一凹槽（4）处和所述第二凹槽（5）处解理晶圆（1）以得到多个巴排（2）。

2.根据权利要求1所述的半导体芯片制造方法，其特征在于，还包括在沿半导体芯片的腔面方向在所述第一凹槽（4）处和所述第二凹槽（5）处解理晶圆（1）后的步骤：

沿垂直于半导体芯片的腔面的方向将所述巴排（2）解理成多个巴条（3）。

3.根据权利要求1所述的半导体芯片制造方法，其特征在于，还包括在沿半导体芯片的腔面方向在所述第一凹槽（4）处和所述第二凹槽（5）处解理晶圆（1）后的步骤：

在所述巴排（2）的远离晶圆（1）衬底（10）的一侧镀第一电极（6）；

在所述巴排（2）的设有晶圆（1）衬底（10）的一侧镀第二电极（7）。

4.根据权利要求3所述的半导体芯片制造方法，其特征在于，在所述巴排（2）的设有晶圆（1）衬底（10）的一侧镀第二电极（7）的步骤包括：

在所述巴排（2）的设有晶圆（1）衬底（10）的一侧划分出用于解理出巴条（3）的解理区域，并在所述解理区域处设置遮挡条；

在所述巴排（2）的设有晶圆（1）衬底（10）一侧的位于所述遮挡条两侧的区域镀第二电极（7）。

5.根据权利要求1所述的半导体芯片制造方法，其特征在于，还包括在所述第二凹槽（5）的内侧镀第二膜层（50）前的步骤：

在所述第一凹槽（4）处设置掩膜板以遮盖所述第一凹槽（4）的槽内空间。

6.根据权利要求1-5任一项所述的半导体芯片制造方法，其特征在于，沿半导体芯片的腔面方向在所述第一凹槽（4）处和所述第二凹槽（5）处解理晶圆（1）的步骤包括：

在所述第一凹槽（4）的槽底处的第一膜层（40）至晶圆（1）的衬底（10）之间开设第三凹槽（41）；

在所述第二凹槽（5）的槽底处的第二膜层（50）至晶圆（1）的衬底（10）之间开设第四凹槽（51）；

在所述第三凹槽（41）内和所述第四凹槽（51）内解理晶圆（1）以得到多个巴排（2）。

7.根据权利要求1-5任一项所述的半导体芯片制造方法，其特征在于，沿半导体芯片的腔面方向在所述第一凹槽（4）处和所述第二凹槽（5）处解理晶圆（1）的步骤包括：

在晶圆（1）的衬底（10）的侧面开设多个解理槽（8），并使得多个所述解理槽（8）一一背对所述第一凹槽（4）和所述第二凹槽（5）；

将晶圆（1）的开设有所述解理槽（8）的侧面置于多个槽状支座上，并使得多个所述解理槽（8）的槽口一一对应位于多个支座（9）的槽口范围内；

在所述第一凹槽（4）内和所述第二凹槽（5）内对晶圆（1）施加朝向支座（9）的压力以解理晶圆（1）。

8.根据权利要求1-5任一项所述的半导体芯片制造方法，其特征在于，所述第一凹槽（4）距离其一侧的所述第二凹槽（5）的间距为第一间距，距离其另一侧的所述第二凹槽（5）的间距为第二间距，所述第一间距和所述第二间距不相等。

9.根据权利要求1-5任一项所述的半导体芯片制造方法，其特征在于，所述第一凹槽（4）的槽底与晶圆（1）的设有衬底（10）的侧面之间的间距小于衬底（10）厚度的二分之一；

所述第二凹槽（5）的槽底与晶圆（1）的设有衬底（10）的侧面之间的间距小于衬底（10）厚度的二分之一。

10.根据权利要求1-5任一项所述的半导体芯片制造方法，其特征在于，所述第一凹槽（4）的深度等于所述第二凹槽（5）的深度。