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CN114613850A - 无结场效应晶体管及其制备方法 - Google Patents

无结场效应晶体管及其制备方法 Download PDF

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CN114613850A
CN114613850A CN202011447951.5A CN202011447951A CN114613850A CN 114613850 A CN114613850 A CN 114613850A CN 202011447951 A CN202011447951 A CN 202011447951A CN 114613850 A CN114613850 A CN 114613850A
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CN
China
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field effect
effect transistor
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material layer
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Application number
CN202011447951.5A
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王欣鹤
唐建石
张志刚
高滨
吴华强
钱鹤
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Tsinghua University
Original Assignee
Tsinghua University
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Abstract

一种无结场效应晶体管及其制备方法，该无结场效应晶体管包括有源层、二维半导体材料层、栅介质层和栅极。有源层沿第一方向延伸，包括沟道区以及在第一方向上位于沟道区两端的源极区和漏极区；二维半导体材料层设置在有源层的表面且至少部分环绕沟道区；栅介质层设置在二维半导体材料层的远离有源层的一侧且至少部分环绕二维半导体材料层；栅极设置在栅介质层的远离有源层的一侧且至少部分环绕栅介质层。该无结场效应晶体管中，二维半导体材料层可以弱化甚至屏蔽栅极带来的功函数波动，进而稳定无结场效应晶体管的阈值电压，提高器件的稳定性。

Description

无结场效应晶体管及其制备方法
技术领域
本公开的实施例涉及一种无结场效应晶体管及其制备方法。
背景技术
无结场效应晶体管(Junctionless Field Effect Transistor，JLT)是场效应晶体管的一种，与传统的金属-氧化物半导体场效应晶体管(Metal Oxide SemiconductorField Effect Transistor,MOSFET)不同，JLT的源极区、沟道区及漏极区杂质掺杂类型相同，无PN结，属于多数载流子导电器件。相比于传统的MOSFET，JLT的制备工艺简单，性能优越，增强了器件的可靠性，例如抗热载流子注入效应及噪声容限，并且，JLT替代传统的MOSFET，可减轻MOSFET由于特征尺寸微缩所面临的技术挑战。
发明内容
本公开至少一实施例提供一种无结场效应晶体管，该无结场效应晶体管包括有源层、二维半导体材料层、栅介质层和栅极。有源层沿第一方向延伸，包括沟道区以及在所述第一方向上位于所述沟道区两端的源极区和漏极区；二维半导体材料层设置在所述有源层的表面且至少部分环绕所述沟道区；栅介质层设置在所述二维半导体材料层的远离所述有源层的一侧且至少部分环绕所述二维半导体材料层；栅极设置在所述栅介质层的远离所述有源层的一侧且至少部分环绕所述栅介质层。
例如，本公开至少一实施例提供的无结场效应晶体管中，所述二维半导体材料层包括MoS2、WS2、WSe2和黑磷中的至少一种。
例如，本公开至少一实施例提供的无结场效应晶体管中，所述二维半导体材料层在垂直于所述第一方向上的尺寸为1nm-2nm。
例如，本公开至少一实施例提供的无结场效应晶体管还包括二维材料层，设置在所述栅介质层和所述栅极之间，且至少部分环绕所述栅介质层。
例如，本公开至少一实施例提供的无结场效应晶体管中，所述二维材料层包括NbTe2、MoS2、BN和石墨烯中的至少一种。
例如，本公开至少一实施例提供的无结场效应晶体管中，所述二维材料层在垂直于所述第一方向上的尺寸为0.3nm-3nm。
例如，本公开至少一实施例提供的无结场效应晶体管中，所述有源层为半导体纳米线，所述有源层的轴向尺寸为50nm-100nm，径向尺寸为5nm-30nm。
例如，本公开至少一实施例提供的无结场效应晶体管中，所述栅介质层包括氧化物，所述栅介质层在垂直于所述第一方向上的尺寸为2nm-15nm。
例如，本公开至少一实施例提供的无结场效应晶体管中，所述栅极包括TiN、W或TaN，所述栅极在垂直于所述第一方向上的尺寸为50nm-200nm。
本公开至少一实施例还提供一种无结场效应晶体管的制备方法，包括：形成有源层，所述有源层沿第一方向延伸，包括沟道区以及在所述第一方向上位于所述沟道区两端的源极区和漏极区；形成二维半导体材料层，所述二维半导体材料层形成在所述有源层的表面且至少部分环绕所述沟道区；形成栅介质层，所述栅介质层形成在所述二维半导体材料层的远离所述有源层的一侧且至少部分环绕所述二维半导体材料层；以及形成栅极，所述栅极形成在所述栅介质层的远离所述有源层的一侧且至少部分环绕所述栅介质层。
例如，本公开至少一实施例提供的无结场效应晶体管的制备方法中，形成所述有源层包括：在衬底上形成牺牲层和半导体材料层的叠层；在所述叠层的远离所述衬底的表面上形成第一掩模条，所述第一掩模条沿所述第一方向延伸，所述第一掩模条在其沿第二方向的两侧分别至少部分暴露所述叠层，所述第二方向与所述第一方向垂直；在所述第一掩模条的两侧以及远离所述衬底的表面形成间隔层，所述间隔层至少覆盖所述叠层的侧面；在所述间隔层的远离所述衬底的表面形成与第一掩模条垂直的第二掩模条和第三掩模条，所述第二掩模条和所述第三掩模条间隔第一距离；至少以所述第二掩模条和所述第三掩模条为掩模刻蚀所述间隔层以及所述第一掩模条，以形成有源层掩模；以所述有源层掩模为掩模刻蚀所述叠层；以及去除所述牺牲层，以形成所述有源层。
例如，本公开至少一实施例提供的无结场效应晶体管的制备方法中，至少以所述第二掩模条和所述第三掩模条为掩模刻蚀所述间隔层以及所述第一掩模条包括：以所述第二掩模条和所述第三掩模条为掩模刻蚀所述间隔层，以暴露所述第一掩模条；在所述第一掩模条的远离所述衬底的一侧形成光刻胶图案，以所述光刻胶图案为掩模刻蚀所述第一掩模条，以形成所述有源层掩模。
例如，本公开至少一实施例提供的无结场效应晶体管的制备方法中，形成所述有源层包括：在衬底上形成牺牲层(SiGe)和半导体材料层的叠层；在所述叠层的远离所述衬底的表面上形成有源层掩模，所述纳米线模条沿所述第一方向延伸；在所述有源层掩模的两侧以及远离所述衬底的表面形成间隔层，所述间隔层至少覆盖所述叠层的侧面；在所述间隔层的远离所述衬底的表面形成与所述纳米掩模条垂直的第二掩模条和第三掩模条，所述第二掩模条和所述第三掩模条间隔第一距离；以所述第二掩模条和所述第三掩模条为掩模刻蚀所述间隔层；以所述有源层掩模为掩模刻蚀所述叠层；以及去除所述牺牲层，以形成所述有源层。
例如，本公开至少一实施例提供的无结场效应晶体管的制备方法中，所述第二掩模条和所述第三掩模条间隔的所述第一距离配置为限定形成的所述有源层沿所述第一方向的尺寸；所述有源层沿所述第一方向的尺寸为50nm-100nm。
例如，本公开至少一实施例提供的无结场效应晶体管的制备方法中，所述有源层掩模沿所述第二方向的尺寸等于形成的所述有源层沿所述第二方向的尺寸；所述有源层为半导体纳米线，所述半导体纳米线沿所述第二方向的尺寸为5nm-30nm。
例如，本公开至少一实施例提供的无结场效应晶体管的制备方法中，所述牺牲层包括SiGe；所述第一掩模条、所述第二掩模条和所述第三掩模条包括SiN。
例如，本公开至少一实施例提供的无结场效应晶体管的制备方法中，所述间隔层包括Al2O3、SiO2、HfO、HfAlO、HfZrO。
例如，本公开至少一实施例提供的无结场效应晶体管的制备方法中，采用沉积法或者转移法在所述有源层的表面形成所述二维半导体材料层。
例如，本公开至少一实施例提供的无结场效应晶体管的制备方法中，采用沉积法在所述二维半导体材料层的远离所述有源层的表面形成所述栅介质层，所述栅介质层包括氧化物，所述栅介质层在垂直于所述第一方向上的尺寸为2nm-15nm。
例如，本公开至少一实施例提供的无结场效应晶体管的制备方法中，采用沉积法或者溅射法在所述栅介质层的远离所述有源层的表面形成所述栅极，所述栅极包括TiN、W或TaN，所述栅极在垂直于所述第一方向上的尺寸为50nm-200nm。
附图说明
为了更清楚地说明本公开实施例的技术方案，下面将对实施例的附图作简单地介绍，显而易见地，下面描述中的附图仅仅涉及本公开的一些实施例，而非对本公开的限制。
图1为本公开至少一实施例提供的无结场效应晶体管的立体示意图；
图2为图1的无结场效应晶体管的横截面示意图；
图3为本公开至少一实施例提供的另一无结场效应晶体管的立体示意图；
图4为图3的无结场效应晶体管的横截面示意图；以及
图5-图16为本公开至少一实施例提供的无结场效应晶体管在制备过程中的示意图。
具体实施方式
为使本公开实施例的目的、技术方案和优点更加清楚，下面将结合本公开实施例的附图，对本公开实施例的技术方案进行清楚、完整地描述。显然，所描述的实施例是本公开的一部分实施例，而不是全部的实施例。基于所描述的本公开的实施例，本领域普通技术人员在无需创造性劳动的前提下所获得的所有其他实施例，都属于本公开保护的范围。
除非另外定义，本公开使用的技术术语或者科学术语应当为本公开所属领域内具有一般技能的人士所理解的通常意义。本公开中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。“上”、“下”、“左”、“右”等仅用于表示相对位置关系，当被描述对象的绝对位置改变后，则该相对位置关系也可能相应地改变。
无结场效应晶体管(JLT)利用金属栅功函数(work function，WF)调节沟道区的能带，使器件在无栅压的情况下处于关断的状态，并在合适的栅压下使源漏极区导通。由于无结场效应晶体管的源漏极区和沟道区采用完全相同的掺杂，不存在浓度梯度，可有效避免杂质的横向扩散，因此很可能实现5nm及以下尺寸的场效应晶体管。
对于无结场效应晶体管，其金属栅需要具有极高或极低的功函数，从而使沟道区区的能带产生足够的弯曲，以能够完全关断器件，减少器件泄漏电流，降低静态功耗。例如，对于N型晶体管，传统的金属-氧化物半导体场效应晶体管(MOSFET)的金属栅功函数在4.6eV左右，而无结场效应晶体管的金属栅功函数往往需要在5.5eV以上。
例如，本公开中的“功函数”是指金属栅的有效功函数，有效功函数是金属栅/栅介质结构(如金属栅/高K栅介质结构)的重要参数，是影响器件阈值电压的重要因素。
发明人发现，金属栅存在晶粒取向不同，功函数的值不同的现象，所以金属栅的晶粒方向的变化将会带来功函数的变化，从而对沟道区的能带调制产生影响，进而影响器件的阈值电压等性能。
一般来说，晶体管的阈值电压随着工艺尺寸的缩小而逐渐降低，此时金属栅的晶粒方向的变化将会导致阈值电压的相对变化增大。例如，若阈值电压为0.2V，由金属栅的晶粒方向的变化等原因共同叠加产生的阈值电压变化为0.1V，则阈值电压的相对变化已达到50％。对于无结场效应晶体管，由于金属栅的功函数相对传统材料要大(或小)很多，由于金属晶粒角度波动(MGG)造成的功函数变化也较大，从而导致器件阈值电压有较大的变化，影响了器件的性能。
本公开至少一实施例提供一种无结场效应晶体管及其制备方法，该无结场效应晶体管包括有源层、二维半导体材料层、栅介质层和栅极。有源层沿第一方向延伸，包括沟道区以及在第一方向上位于沟道区两端的源极区和漏极区；二维半导体材料层设置在有源层的表面且至少部分环绕沟道区；栅介质层设置在二维半导体材料层的远离有源层的一侧且至少部分环绕二维半导体材料层；栅极设置在栅介质层的远离有源层的一侧且至少部分环绕栅介质层。在该无结场效应晶体管中，设置在沟道区与栅极之间的二维半导体材料层可以弱化甚至屏蔽栅极功函数波动对沟道区能带调制的影响，进而稳定无结场效应晶体管的阈值电压，提高器件的稳定性；同时，二维半导体材料层还具有较高的载流子迁移率，可以大大提高器件的开态电流，提高器件的开关比。
下面通过几个具体的实施例对本公开的无结场效应晶体管及其制备方法进行说明。
本公开至少一实施例提供一种无结场效应晶体管，图1示出了该无结场效应晶体管的立体示意图，图2示出了该无结场效应晶体管在垂直于第一方向的横截面示意图。如图1和图2所示，该无结场效应晶体管包括有源层1、二维半导体材料层2、栅介质层3和栅极4。
有源层1沿第一方向(图中的水平方向)延伸，包括沟道区(被二维半导体材料层2遮挡的部分)以及在第一方向上位于沟道区两端的源极区1A和漏极区1B。二维半导体材料层2设置在有源层1的表面且至少部分环绕沟道区，图中示出为完全环绕沟道区以形成环状。栅介质层3设置在二维半导体材料层的远离有源层1的一侧且至少部分环绕二维半导体材料层2，图中示出为完全环绕二维半导体材料层2以形成环状。栅极4设置在栅介质层3的远离有源层1的一侧且至少部分环绕栅介质层3，图中示出为完全环绕栅介质层3以形成环状。
在本公开的实施例提供的无结场效应晶体管中，二维半导体材料层2可以作为缓冲层，弱化甚至屏蔽栅极4带来的功函数波动，从而可以稳定栅极4的功函数，进而稳定无结场效应晶体管的阈值电压，提高器件的稳定性。
例如，在一些实施例中，二维半导体材料层2可以包括MoS2、WS2、WSe2和黑磷等半导体材料中的至少一种。具有半导体特征的二维半导体材料层2还具有独特的层状结构，其载流子迁移率远大于例如硅(Si)、锗(Ge)等半导体材料的迁移率，此时，二维半导体材料层2的加入可以大大提高器件的开态电流，提高器件的开关比。另外，若二维半导体材料层2的位置加入的是具有金属性的二维材料层(按能带划分，具有金属性的二维材料层与金属接触可以形成欧姆接触，不会对金属造成过多影响)，则可能带来器件关不断的问题，因此，选择二维半导体材料层2还可以避免具有金属性的二维材料层带来的器件关不断的问题。
例如，在一些实施例中，如图2所示，二维半导体材料层2在垂直于第一方向上的尺寸D1可以为1nm-2nm，即二维半导体材料层2在有源层1上的厚度为1nm-2nm，例如1nm、1.5nm或者2nm等。此时，二维半导体材料层2可以在足够薄的厚度下实现上述技术效果，并不会给器件的整体尺寸带来不利影响；另外，也可以避免出现二维半导体材料层2的厚度过厚导致栅极有效功函数降低的情况。
例如，在一些实施例中，如图3和图4所示，无结场效应晶体管还可以包括二维材料层5，二维材料层5设置在栅介质层3和栅极4之间，且至少部分环绕栅介质层3，图中示出为完全环绕栅介质层3以形成环状。二维材料层5的加入可以进一步弱化甚至屏蔽栅极4功函数波动对沟道区能带调制带来的影响，从而进一步稳定栅极4的功函数，提高器件的稳定性。
例如，二维材料层5可以包括NbTe2、MoS2、BN和石墨烯中的至少一种，例如为具有金属性的二维材料层。在一些实施例中，如图4所示，二维材料层5在垂直于第一方向上的尺寸D2可以为0.3nm-3nm，即二维材料层5在栅介质层3上的厚度为0.3nm-3nm，例如0.5nm、1nm、1.5nm或者2nm等。由此，二维材料层5在达到上述效果的同时，也不会给器件的整体尺寸带来不利影响。
例如，在一些实施例中，有源层1的材料包括高掺杂的硅或锗等半导体材料，例如，其掺杂杂质可以为磷(P)或砷(As)等，掺杂浓度可以大于1×1019cm-3，例如，在一些示例中，掺杂浓度可以在1×1019cm-3到1×1020cm-3之间，并且有源层1在沟道区、源极区以及漏极区处具有相同类型和相同浓度的掺杂。
例如，有源层1可以是柱状或条状(长方体)结构，例如可以是柱状或条状的纳米材料，例如可以是纳米线(nanowire)结构或纳米片(nanosheet)结构。
例如，如图2所示，有源层1可以为半导体纳米线，此时，有源层1的轴向尺寸(即在第一方向的尺寸)可以为50nm-100nm，例如60nm、70nm、80nm或者90nm等，径向尺寸(即在垂直于第一方向的尺寸D0，如图2所示)可以为5nm-30nm，例如10nm、20nm或者30nm等。
例如，在一些实施例中，无结场效应晶体管还包括设置在源极区的源极(未示出)以及设置在漏极区的漏极。例如，源极和漏极可以采用Al、Cu、TiN、W或TaN等金属材料或者合金材料。
例如，在一些实施例中，栅介质层3包括氧化物，例如氧化铪、铪铝氧、氧化铝、氧化硅等氧化物。如图2所示，栅介质层3在垂直于第一方向上的尺寸D3可以为2nm-15nm，即栅介质层3在二维材料层5上的厚度为2nm-15nm，例如3nm、8nm或者10nm等。例如，栅介质层3可以选用高K(高介电常数)材料来形成。这里，高介电常数材料指其介电常数大于氧化硅的介电常数的材料。
例如，在一些实施例中，栅极4包括TiN、W或TaN等金属材料或者合金材料。如图2所示，栅极4在垂直于第一方向上的尺寸D4可以为50nm-200nm，即栅极4在栅介质层3上的厚度为50nm-200nm，例如70nm、100nm或者150nm等。
由此，本公开实施例提供的无结场效应晶体管可以在具有较小的尺寸的同时，还具有更加稳定的阈值电压，进而提高无结场效应晶体管整体的稳定性；另外，该无结场效应晶体管还具有较大的开态电流以及开关比。
本公开至少一实施例还提供一种无结场效应晶体管的制备方法，该制备方法包括：形成有源层，该有源层沿第一方向延伸，包括沟道区以及在第一方向上位于沟道区两端的源极区和漏极区；形成二维半导体材料层，该二维半导体材料层形成在有源层的表面且至少部分环绕沟道区；形成栅介质层，该栅介质层形成在二维半导体材料层的远离有源层的一侧且至少部分环绕二维半导体材料层；以及形成栅极，该栅极形成在栅介质层的远离有源层的一侧且至少部分环绕栅介质层。
例如，在一些实施例中，如图5-图15B所示，形成有源层包括步骤S101-步骤S107。
步骤S101：在衬底上形成牺牲层和半导体材料层的叠层。
例如，如图5所示，在衬底10上形成牺牲层11和半导体材料层12的叠层。衬底10例如可以采用硅(Si)衬底，牺牲层11例如包括SiGe等材料，半导体材料层12例如包括硅或锗等半导体材料，并且在形成之前已经进行了高掺杂，例如进行了掺杂杂质为磷(P)或砷(As)，掺杂浓度在1×1019cm-3到1×1020cm-3之间的高掺杂，以用于形成有源层。
步骤S102：在上述叠层的远离衬底的表面上形成第一掩模条，第一掩模条沿第一方向延伸。
例如，如图6所示，在上述叠层的远离衬底10的表面上形成第一掩模条131，第一掩模条沿第一方向(即图中的水平方向)延伸。该第一掩模条在垂直于第一方向(宽度方向，也即第二方向)上的尺寸小于该叠层结构在第二方向的尺寸，且该第一掩模条在其沿第二方向的相对两侧分别暴露出该叠层的至少部分。
例如，该第一掩模条的形成是为了进行浅槽隔离(shallow trench insolation,STI)，从而将该器件与相邻的器件进行隔离，防止器件之间发生漏电、击穿低、闩锁效应等不良现象
例如，在形成第一掩模条131时，如图5所示，可以首先在半导体材料层12的远离衬底10的表面上形成掩模材料层13，然后对掩模材料层13进行构图工艺(例如光刻工艺)，以形成第一掩模条131。一次构图工艺例如包括光刻胶的涂覆、显影、曝光以及刻蚀等工序，本公开的实施例对此不作具体限定。
例如，掩模材料层13可以包括SiN等硬质掩模材料，本公开的实施例对掩模材料层13的具体材料不做限定。
步骤S103：在第一掩模条远离衬底的表面形成间隔层，间隔层至少覆盖叠层的侧面。
例如，该间隔层具有远离衬底的平整的表面。
例如，该间隔层可以形成为一体的结构，也即内部不存在界面。例如，该间隔层可以采用大马士革工艺形成，例如通过沉积和化学机械抛光工艺形成。
例如，该间隔层也可以多次形成。如图7和图8所示，在第一掩模条131的两侧以及远离衬底10的表面形成间隔层14和15，间隔层14至少覆盖上述叠层的侧面，间隔层15至少覆盖第一掩模条131的远离衬底10的表面，以保护第一掩模条131。
例如，间隔层14和15可以包括Al2O3、SiO2、HfO、HfAlO、HfZrO等氧化物材料。
步骤S104：在间隔层的远离衬底的表面形成与第一掩模条垂直的第二掩模条和第三掩模条，第二掩模条和第三掩模条间隔第一距离。
例如，如图9和图10所示，可以在间隔层15的远离衬底10的表面形成掩模材料层16，然后对掩模材料层16进行构图工艺以形成第二掩模条161和第三掩模条162，第二掩模条161和第三掩模条162间隔第一距离，即第二掩模条161和第三掩模条162的两个最近的侧边之间的距离为第一距离。
例如，第二掩模条161和第三掩模条162间隔的第一距离配置为限定形成的有源层沿第一方向的尺寸(例如轴向尺寸)。例如，在一些实施例中，所要形成的有源层的尺寸为50nm-100nm，此时，第二掩模条161和第三掩模条162间隔的第一距离可以设定为50nm-100nm，例如60nm、70nm、80nm或者90nm等。
例如，掩模材料层16可以包括SiN等硬质掩模材料，此时，形成的第一掩模条131、第二掩模条161和第三掩模条162均包括SiN。
步骤S105：至少以第二掩模条和第三掩模条为掩模刻蚀间隔层以及第一掩模条，以形成有源层掩模。
例如，如图11所示，在一些实施例中，首先以第二掩模条161和第三掩模条162为掩模刻蚀间隔层14，暴露出第一掩模条131。这一步例如可以采用可以刻蚀间隔层但不刻蚀第一掩模条的刻蚀液进行刻蚀。
如图12所示，再对第一掩模条131进行构图，例如在第一掩模条131的远离衬底10的一侧形成光刻胶图案(未示出)，然后以光刻胶图案为掩模刻蚀第一掩模条131，以形成有源层掩模132。例如，该有源层掩模132柱状或条状结构，其延伸方向沿第一方向。
例如，有源层掩模132沿垂直于第一方向的尺寸(即图中沿第二方向的尺寸)等于形成的有源层沿垂直于第一方向的方向(例如径向)上的尺寸。例如，当有源层为半导体纳米线时，半导体纳米线的径向尺寸可以为5nm-30nm，此时，有源层掩模132在垂直于第一方向的第二方向的尺寸可以设置为5nm-30nm，例如10nm、20nm或者30nm等。
步骤S106：以有源层掩模为掩模刻蚀叠层。
图13A示出了图12中沿O1线向第一方向截叠层结构获得的截面示意图，图13B示出了图12中沿O2线向第二方向截叠层结构获得的截面示意图。例如，以有源层掩模132为掩模刻蚀上述叠层结构，从而将叠层结构刻蚀成如图14所示的结构，即将图13B所示的截面形成图14所示的截面，此时，在第二方向上，衬底10、牺牲层11和半导体材料层12具有与有源层掩模132相同的尺寸，即5nm-30nm，例如10nm、20nm或者30nm等。
步骤S107：去除牺牲层，以形成有源层。
例如，可以采用溶解牺牲11但不溶解半导体材料层12的溶液刻蚀牺牲层，以去除牺牲层11，之后去除有源层掩模132。图15A和图15B分别示出了对应于图13A和图13B的截面在去除牺牲层11以及有源层掩模132后的截面示意图，如图15A和图15B所示，去除牺牲层11以及有源层掩模132后，有源层1即形成。
例如，在另一些实施例中，也可以采用更简易的方式形成有源层，此时，与上述方法不同的是，在衬底上形成牺牲层和半导体材料层的叠层后，在所叠层的远离衬底的表面上直接形成有源层掩模，该有源层掩模沿第一方向延伸，用于形成有源层；然后在有源层掩模的两侧以及远离衬底的表面形成间隔层，该间隔层至少覆盖所述叠层的侧面；之后，在间隔层的远离所述衬底的表面形成与纳米掩模条垂直的第二掩模条和第三掩模条，第二掩模条和所述第三掩模条间隔第一距离；以第二掩模条和第三掩模条为掩模刻蚀间隔层；然后以有源层掩模为掩模刻蚀叠层；最后去除牺牲层，以形成有源层。
例如，在有源层1形成后，如图16所示，依次在有源层1上形成二维半导体材料层2、栅介质层3和栅极4，以形成图1和图2所示的无结场效应晶体管；或者，在另一些实施例中，依次在有源层1上形成二维半导体材料层2、栅介质层3、二维材料层5和栅极4，以形成图3和图4所示的无结场效应晶体管。
例如，在一些实施例中，可以采用沉积法，例如气相沉积法(必要时配合构图工艺)，直接在有源层1的表面形成二维半导体材料层2；或者，在另一些实施例中，也可以采用转移法在有源层的表面形成二维半导体材料层2，也即，二维半导体材料层2可以单独形成，然后转移到有源层1上。例如，在一些示例中，可以利用聚合物辅助的湿法转移法将二维半导体材料以层为单位转移到有源层1上，并且根据二维半导体材料层2的厚度，确定所需要转移的二维半导体材料的层数。例如，二维半导体材料层2在垂直于第一方向上的尺寸D1为1nm-2nm，即二维半导体材料层2在有源层1上的形成厚度为1nm-2nm，例如1nm、1.5nm或者2nm等。
例如，可以采用沉积法(必要时配合构图工艺)在二维半导体材料层2的远离有源层1的表面形成栅介质层3。例如，栅介质层3包括氧化物，栅介质层3在垂直于第一方向上的尺寸为2nm-15nm，即栅介质层3在二维半导体材料层2上的形成厚度为2nm-15nm，例如3nm、8nm或者10nm等。
例如，可以采用沉积法或者溅射法(必要时配合构图工艺)在栅介质层3的远离有源层1的表面形成栅极4。例如，栅极4包括TiN、W或TaN等金属材料或者合金材料，栅极4在垂直于第一方向上的尺寸为50nm-200nm，即栅极4在栅介质层3上的形成厚度为50nm-200nm，例如70nm、100nm或者150nm等。由此形成如图1和图2所示的无结场效应晶体管。
例如，在形成如图3和图4所示的无结场效应晶体管时，在栅介质层3形成后，可以采用沉积法，例如气相沉积法，直接在栅介质层3的表面形成二维材料层5；或者，在另一些实施例中，也可以采用转移法在栅介质层3的表面形成二维材料层5，也即二维材料层5可以单独形成，然后转移到栅介质层3上。例如，在一些示例中，可以利用聚合物辅助的湿法转移法将二维材料以层为单位转移到栅介质层3上，并且根据二维材料层5的厚度，确定所需要转移的二维材料的层数。例如，二维材料层5在垂直于第一方向上的尺寸为0.3nm-3nm，即二维材料层5在栅介质层3上的形成厚度为0.3nm-3nm，例如0.5nm、1nm、1.5nm或者2nm等。
通过本公开实施例提供的上述方法形成的无结场效应晶体管可以具有较小的尺寸，同时具有较高的稳定性。
还有以下几点需要说明：
(1)本公开实施例附图只涉及到与本公开实施例涉及到的结构，其他结构可参考通常设计。
(2)为了清晰起见，在用于描述本公开的实施例的附图中，层或区域的厚度被放大或缩小，即这些附图并非按照实际的比例绘制。可以理解，当一个元件被称作位于另一元件“上”或“下”时，该元件可以“直接”位于另一元件“上”或“下”或者可以存在中间元件。
(3)在不冲突的情况下，本公开的实施例及实施例中的特征可以相互组合以得到新的实施例。
以上，仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，本公开的保护范围应以权利要求的保护范围为准。

Claims (10)

1.一种无结场效应晶体管，包括：
有源层，沿第一方向延伸，包括沟道区以及在所述第一方向上位于所述沟道区两端的源极区和漏极区；
二维半导体材料层，设置在所述有源层的表面且至少部分环绕所述沟道区；
栅介质层，设置在所述二维半导体材料层的远离所述有源层的一侧且至少部分环绕所述二维半导体材料层；以及
栅极，设置在所述栅介质层的远离所述有源层的一侧且至少部分环绕所述栅介质层。
2.根据权利要求1所述的无结场效应晶体管，其中，所述二维半导体材料层包括MoS2、WS2、WSe2和黑磷中的至少一种。
3.根据权利要求1或2所述的无结场效应晶体管，其中，所述二维半导体材料层在垂直于所述第一方向上的尺寸为1nm-2nm。
4.根据权利要求1或2所述的无结场效应晶体管，还包括：
二维材料层，设置在所述栅介质层和所述栅极之间，且至少部分环绕所述栅介质层。
5.根据权利要求4所述的无结场效应晶体管，其中，所述二维材料层包括NbTe2、MoS2、BN和石墨烯中的至少一种。
6.根据权利要求5所述的无结场效应晶体管，其中，所述二维材料层在垂直于所述第一方向上的尺寸为0.3nm-3nm。
7.根据权利要求1或2所述的无结场效应晶体管，其中，所述有源层包括半导体纳米线，所述半导体纳米线的轴向尺寸为50nm-100nm，径向尺寸为5nm-30nm。
8.根据权利要求1或2所述的无结场效应晶体管，其中，所述栅介质层包括氧化物，所述栅介质层在垂直于所述第一方向上的尺寸为2nm-15nm。
9.根据权利要求1或2所述的无结场效应晶体管，其中，所述栅极包括TiN、W或TaN，所述栅极在垂直于所述第一方向上的尺寸为50nm-200nm。
10.一种无结场效应晶体管的制备方法，包括：
形成有源层，所述有源层沿第一方向延伸，包括沟道区以及在所述第一方向上位于所述沟道区两端的源极区和漏极区；
形成二维半导体材料层，所述二维半导体材料层形成在所述有源层的表面且至少部分环绕所述沟道区；
形成栅介质层，所述栅介质层形成在所述二维半导体材料层的远离所述有源层的一侧且至少部分环绕所述二维半导体材料层；以及
形成栅极，所述栅极形成在所述栅介质层的远离所述有源层的一侧且至少部分环绕所述栅介质层。
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