CN114499459A - 电子设备及其信号驱动芯片 - Google Patents

Abstract

本发明公开了电子设备及其信号驱动芯片。信号驱动芯片包括电阻校准电路、电流模逻辑驱动电路和第一电阻阵列；所述电流模逻辑驱动电路与所述第一电阻阵列连接，所述第一电阻阵列还与所述电阻校准电路连接；所述电阻校准电路用于对所述第一电阻阵列进行阻值校准，以使所述第一电阻阵列为所述电流模逻辑驱动电路提供满足阻抗匹配性能的电阻；所述电流模逻辑驱动电路用于将输入的目标信号以所述预期摆幅输出。从而，能够减小因芯片生产工艺导致的信号驱动芯片内部电阻的阻值与理想阻值存在偏差引起的输出信号偏差，提高信号驱动芯片输出信号的摆幅的准确度。

Description

电子设备及其信号驱动芯片

技术领域

本发明涉及电子技术领域，尤其涉及一种电子设备及其信号驱动芯片。

背景技术

现有技术中，由于信号驱动芯片的生产工艺的限制，目前信号驱动芯片中电阻的阻值无法达到理想阻值，也即信号驱动芯片中电阻的阻值与理想阻值存在一定偏差，而输出信号的阻抗匹配性能会受到电阻阻值的影响，在现有芯片生产工艺下电阻阻值偏差较大，导致阻抗匹配性能偏差较大，信号的准确性较差。

发明内容

本发明要解决的技术问题是为了克服在现有芯片生产工艺下芯片的电阻阻值偏差较大，导致阻抗匹配性能偏差较大，信号的准确性较差的缺陷，提供一种电子设备及其信号驱动芯片。

本发明是通过下述技术方案来解决上述技术问题：

第一方面，提供一种信号驱动芯片，包括电阻校准电路、电流模逻辑驱动电路和第一电阻阵列；所述电流模逻辑驱动电路与所述第一电阻阵列连接，所述第一电阻阵列还与所述电阻校准电路连接；

所述电阻校准电路用于对所述第一电阻阵列进行阻值校准，以使所述第一电阻阵列为所述电流模逻辑驱动电路提供满足阻抗匹配性能的电阻；

所述电流模逻辑驱动电路用于将输入的目标信号以所述预期摆幅输出。

可选地，所述信号驱动芯片还包括与所述电流模逻辑驱动电路的差分输出端连接的共模反馈电路；

所述共模反馈电路用于调节所述电流模逻辑驱动电路的差分输出电流，以使所述差分输出电流与所述预期摆幅相匹配。

可选地，所述电流模逻辑驱动电路包括依次连接的第一基准电流子电路和共源共栅管阵列；

所述共模反馈电路包括：共模提取子电路和运算放大器；

所述共模提取子电路的两端分别与所述电流模逻辑驱动电路的差分输出端连接；

所述运算放大器的第一输入端与所述共模提取子电路中的一个节点连接，所述运算放大器的第二输入端用于输入所述参考电压，所述运算放大器输出端与所述共源共栅管阵列连接。

可选地，所述电流模逻辑驱动电路还包括均衡开关阵列，所述运算放大器的输出端通过所述均衡开关阵列与所述共源共栅管阵列连接；

所述均衡开关阵列用于根据接收到的第一开关选择信号执行开关通断，以设置所述共源共栅管阵列的均衡效果，以使所述共源共栅管阵列对所述目标信号进行均衡处理。

可选地，所述共模提取子电路包括第一电阻和第二电阻；所述第一电阻和所述第二电阻的阻值范围为[10kΩ,100kΩ]；

所述第一电阻的一端与所述差分输出端中的一个输出端连接，所述第一电阻的另一端与所述节点连接；

所述第二电阻的一端与所述差分输出端中的另一个输出端连接，所述第二电阻的另一端与所述节点连接。

可选地，所述信号驱动芯片还包括：基准电压产生电路和第二电阻阵列；

所述第二电阻阵列的一端与电源连接，另一端与所述基准电压产生电路的输出端连接；

所述基准电压产生电路用于为所述共模反馈电路提供参考电压；

所述电阻校准电路用于对所述第二电阻阵列进行阻值校准，以使所述第二电阻阵列为所述基准电压产生电路提供与所述参考电压相匹配的电阻。

可选地，所述基准电压产生电路包括：基准电流子电路和电流开关阵列；所述基准电流子电路与所述电流开关阵列连接；

所述电流开关阵列根据接收到的第二开关选择信号执行开关通断，以将所述基准电流子电路提供的初始电流转换成对应于所述供参考电压的选通电流；所述参考电压根据所述电源的电压、所述选通电流和所述第二电阻阵列的阻值确定。

可选地，所述电阻校准电路包括第二基准电流子电路、比较器、第三电阻阵列和校准子电路；

所述比较器的第一输入端与所述基准电流源的输出端连接，所述比较器的第二输入端用于外接标准电阻，所述比较器的输出端与校准子电路的输入端连接，所述校准子电路的输出端与所述第三电阻阵列连接；

所述校准子电路用于根据所述比较器的输出结果对所述第三电阻阵列进行校准，使得第三电阻阵列的阻值与所述标准电阻的阻值的阻值偏差小于偏差阈值，并根据对所述第三电阻阵列的校准结果对所述第一电阻阵列和/或第二电阻阵列进行阻值校准。

可选地，所述校准子电路包括多个第一D触发器、多个第二D触发器和多个反相器，第一D触发器、第二D触发器和反相器的数量与第三电阻阵列包含的开关管的数量相匹配，每个反相器的输出端与所述第三电阻阵列包含的一个开关管的控制端连接，每个反相器的输入端与一个第一D触发器的输出端连接，每个第一D触发器的输入端与所述比较器包含的运算放大器的输出端连接，每个第一D触发器的时钟输入端与一个第二D触发器的输出端连接，每个第二D触发器的时钟输入端均输入所述比较器的时钟信号，所述多个第二D触发器中的一个第二D触发器的输入端用于输入电阻校准使能信号，所述多个第二D触发器中的其余第二D触发器的输入端均与一个第二D触发器的输出端连接；

或者，所述校准子电路包括处理器，所述处理器用于获取所述比较器的比较结果，并根据所述比较结果确定所述第三电阻阵列与所述标准电阻的阻值偏差，根据所述阻值偏差控制所述第三电阻阵列包含的开关管的通断，以及对所述第一电阻阵列和/或第二电阻阵列进行阻值校准。

第二方面，提供一种电子设备，所述电子设备包括上述任一项所述的信号驱动芯片。

本发明的积极进步效果在于：本发明通过电阻校准电路对第一电阻阵列进行阻值校准，使第一电阻阵列为电流模逻辑驱动电路提供满足阻抗匹配性能的电阻，减小因芯片生产工艺导致的信号驱动芯片内部电阻的阻值与理想阻值存在偏差引起的输出信号偏差，提高阻抗匹配性能，提高信号驱动芯片输出信号的摆幅的准确度。

附图说明

图1为本发明一示例性实施例提供的一种信号驱动芯片的模块示意图；

图2为本发明一示例性实施例提供的一种信号驱动芯片的电路图；

图3为本发明一示例性实施例提供的信号驱动芯片采用的一种电阻校准电路的电路图；

图4为本发明一示例性实施例提供的信号驱动芯片采用的一种电流模逻辑驱动电路和共模反馈电路的电路图；

图5为本发明一示例性实施例提供的信号驱动芯片采用的一种基准电压产生电路与的第二电阻阵列电路图；

图6为本发明一示例性实施例提供的信号驱动芯片采用的一种校准子电路的电路图。

具体实施方式

下面通过实施例的方式进一步说明本发明，但并不因此将本发明限制在所述的实施例范围之中。

图1为本发明一示例性实施例提供的一种信号驱动芯片的模块示意图，该信号驱动芯片包括电阻校准电路11、电流模逻辑驱动电路12和第一电阻阵列13。电流模逻辑驱动电路12与第一电阻阵列13连接，第一电阻阵列13还与电阻校准电路11连接。

电阻校准电路11用于对第一电阻阵列13进行阻值校准，以使第一电阻阵列13为电流模逻辑驱动电路12提供满足阻抗匹配性能的电阻。

具体的，电阻校准电路11将第一电阻阵列的阻值与芯片外部的标准电阻进行比较，根据比较结果对第一电阻阵列13的阻值进行校准，以使第一电阻阵列13的阻值与标准电阻的阻值的阻值偏差小于偏差阈值，也即使第一电阻阵列13的阻值与标准电阻的阻值相等或者几乎相等。

其中，标准电阻的阻值选用与预期摆幅相匹配的阻值(理想阻值)。由于标准电阻为信号驱动芯片的外部电阻，能够确保标准电阻的阻值精度，基于该标准电阻对第一电阻阵列13进行阻值校准，使得第一电阻阵列13能够为电流模逻辑驱动电路12提供理想阻值。偏差阈值可以根据实际需求自行设置。可以理解的，偏差阈值设置的越小，第一电阻阵列13与标准电阻的阻值就越接近，电阻校准的效果就越好。阻值偏差可以但不限于通过差值或者比值表征。

电流模逻辑驱动电路12用于将输入的目标信号以预期摆幅输出。

本发明实施例中，通过电阻校准电路对第一电阻阵列进行阻值校准，使第一电阻阵列为电流模逻辑驱动电路提供与预期摆幅相匹配的电阻，减小因芯片生产工艺导致的信号驱动芯片内部的第一电阻阵列的阻值与理想阻值不匹配，引起的输出信号偏差。相较于相关技术中没有进行电阻校准，本发明实施例提供的信号驱动芯片的阻抗匹配性能较好，输出信号的准确度较高。

图2为本发明一示例性实施例提供的一种信号驱动芯片的电路图，第一电阻阵列13包括多路并联的电阻子电路，每路电阻子电路包括串联的开关管和电阻。每路电阻子电路的一端与电源VDD连接，另一端与电流模逻辑驱动电路12连接。

电阻子电路的数量可以根据实际需求自行设置。各路电阻子电路的电阻的阻值可以根据实际需求自行设置；各路电阻子电路的电阻的阻值可以设置为相同，也可以设置为不同。可以理解地，将各路电阻子电路的电阻的阻值设置为相同，便于对第一电阻阵列13进行阻值校准。

本发明实施例中的电源VDD为模拟电路电源，为了避免信号干扰，信号驱动芯片的模拟电路电源与数字电路电源采用不同的电源实现。模拟电路电源为模拟电路提供所需的电源，数字电路电源为数字电路提供所需的电源。

电阻校准电路11通过控制第一电阻阵列13中全部或者部分开关管的通断，实现对第一电阻阵列13的阻值校准，使第一电阻阵列13的阻值与标准电阻的阻值相等或者几乎相等，为电流模逻辑驱动电路12提供满足阻抗匹配性能的电阻。

电流模逻辑驱动电路12包括共源共栅管，共源共栅管的输入端Vin用于输入目标信号，共源共栅管能够将目标信号通过差分输出端(Voutp，Voutn)以预期摆幅输出。

在一个实施例中，参见图3，电阻校准电路11包括第二基准电流源子电路111、比较器112、第三电阻阵列113和校准子电路114；比较器112的第一输入端A与第二基准电流源子电路111的输出端连接，比较器112的第二输入端B用于外接标准电阻，标准电阻的阻值为与预期幅值相匹配的、理想的阻值，比较器112的输出端C与校准子电路114的输入端连接，校准子电路114的输出端与第三电阻阵列113连接，校准子电路114还与第一电阻阵列13连接。

需要说明的是，比较器112的连接关系，不限于是图3中示出的比较器112包含的运算放大器的负相输入端外接标准电阻，正向输入端与基准电流源的输出端连接，在另一种实现方式中，运算放大器的负相输入端与基准电流源的输出端连接，正向输入端外接标准电阻。

校准子电路114用于根据比较器112的输出结果调节第三电阻阵列113的阻值，以使第三电阻阵列113的阻值与标准电阻的阻值的阻值偏差小于差值阈值，也即第三电阻阵列113的阻值与标准电阻的阻值相等或者几乎相等，并根据校准结果对第一电阻阵列13进行校准，使得第一电阻阵列13的阻值与第三电阻阵列113的阻值相等或者几乎相等，也即使得第一电阻阵列13与外接的标准电阻的阻值相等或者几乎相等。

在一个实施例中，校准子电路114包括处理器，处理器获取比较器112的比较结果，并根据比较结果确定第三电阻阵列113与标准电阻的阻值偏差，根据该阻值偏差控制第三电阻阵列113包含的开关管的通断，直至第三电阻阵列113的阻值与标准电阻的阻值的阻值偏差小于偏差阈值。在完成第三电阻阵列113的阻值校准之后，处理器还根据第三电阻阵列113的开关管的通断状态生成开关信号，并基于该开关信号控制第一电阻阵列13的开关管，使得第一电阻阵列13的阻值与外接的标准电阻的阻值相等或者几乎相等，实现对第一电阻阵列13的阻值校准，为电流模逻辑驱动电路12提供精准、理想的电阻阻值。

在一个实施例中，校准子电路114通过逻辑电路实现，参见图6，校准子电路114包括多个第一D触发器、多个第二D触发器和多个反相器，第一D触发器、第二D触发器和反相器的数量与第三电阻阵列包含的开关管的数量相匹配，每个反相器的输出端与一个开关管的控制端连接，每个反相器的输入端与一个第一D触发器的输出端连接，每个第一D触发器的输入端与比较器112包含的运算放大器的输出端连接，每个第一D触发器的时钟输入端与一个第二D触发器的输出端连接，每个第二D触发器的时钟输入端均输入比较器的时钟信号cmpckb，多个第二D触发器中的一个第二D触发器的输入端输入电阻校准使能信号，其余第二D触发器的输入端均与一个第二D触发器的输出端连接。

第二D触发器与比较器112使用同一个时钟，也即比较器时钟cmpckb，这样比较器112每比较一次，比较器时钟cmpckb同时也会控制校准子电路114切换一次，进行一次阻值校准。图中第一个第二D触发器的信号输入端在接收到电阻较准使能信号时开始阻值较准的工作，其余的第二D触发器的信号输入端根据上一个第二D触发器的输出结果开始阻值较准的工作。每个第一D触发器的输入端接收比较器的比较结果，输出的P0到Pn表征开关信号，发送给第一电阻阵列的对应开关管进行导通或者关断的控制，实现阻值校准。

第一电阻阵列13与第三电阻阵列113的结构可以设置为相同也可以设置为不同，可以理解地，当第一电阻阵列13与第三电阻阵列113的结构可以设置为相同时，便于对第一电阻阵列13进行电阻校准。

下面以第一电阻阵列13与第三电阻阵列113的结构相同为例，对电阻校准的过程作进一步说明。参见图2和3，第一电阻阵列13和第三电阻阵列113的开关管均通过PMOS(P-Metal-Oxide-Semiconductor，P型金属氧化物半导体)管实现，当PMOS的栅极为高电平时，PMOS管关断，与其连接的电阻不产生作用；当PMOS的栅极为低电平时，PMOS管导通，与其连接的电阻被并联入电阻阵列中，最终电阻阵列的阻值由所有PMOS导通的电阻共同并联获得。假设对第三电阻阵列113进行校准之后，第三电阻阵列113的阻值为R_i1、R_i2和R_i3的并联电阻阻值时，此时第三电阻阵列113的阻值与标准电阻的阻值相等或者几乎相同，则处理器输入低电平至第一电阻阵列13的PMOS管P0、P1和P3，输入高电平至第一电阻阵列13的其他PMOS管，使得第一电阻阵列13的PMOS管P0、P1和P3导通，其他PMOS管关断，进而使得第一电阻阵列13的开关状态与第三电阻阵列113的开关状态一致，第一电阻阵列13的阻值为R_i1、R_i2和R_i3并联的电阻阻值，与标注阻值相等或者几乎相等，实现阻值校准，达到良好的阻抗匹配效果。

在一个实施例中，参见图4，信号驱动芯片还包括与电流模逻辑驱动电路12的差分输出端连接的共模反馈电路14，电流模逻辑驱动电路12包括共源共栅管阵列。共模反馈电路14通过对共源共栅管阵列包含的共源共栅管的偏置电压Vb进行调节，实现对电流模逻辑驱动电路12的差分输出电流的调节，以使差分输出电流与预期摆幅相匹配。

本发明实施例中，加入了共模反馈电路，通过共模反馈电路来设定输出信号的摆幅，这样输出信号的摆幅就不会受到芯片的电阻阻值的影响，实现了解耦，电阻阵列需要完成的工作被分解了，电阻阵列只需要实现良好的阻抗匹配性能即可，相较于传统的输出驱动级电路，其电阻阵列既决定输出信号的摆幅，又决定阻抗匹配的性能，本发明实施例提供的信号驱动芯片降低了设计难度，且能够实现良好的阻抗匹配性能，提高信号驱动芯片输出信号的摆幅的准确度。

在一个实施例中，参见图4，共模反馈电路14包括：共模提取子电路和运算放大器P1。共模提取子电路的两端分别与电流模逻辑驱动电路12的差分输出端(Voutp,Voutn)连接；运算放大器P1的第一输入端与共模提取子电路中的一个节点VCM连接，运算放大器的第二输入端用于输入参考电压V_ref，运算放大器输出端与共源共栅管阵列连接。运算放大器获取节点VCM的共模电压，并将该共模电压与基准电压V_ref进行比较，并根据比较结果输出一个偏置电压给电流模逻辑驱动电路12的共源共栅管或者共源共栅管阵列，调节共源共栅管的偏置电压，实现对电流模逻辑驱动电路12的输出信号的摆幅的调节。因此，只需要调节V_ref的大小，电流模逻辑驱动电路12就可以输出预期摆幅的信号。

共模提取子电路包括第一电阻R1和第二电阻R2；第一电阻R1的一端与差分输出端Voutp连接，第一电阻R1的另一端与节点VCM连接；第二电阻R2的一端与差分输出端Voutn连接，第二电阻R2的另一端与节点VCM连接。第一电阻和第二电阻选用阻值较大的电阻实现，以避免对输出信号产生影响，第一电阻和第二电阻的阻值范围为[10kΩ,100kΩ]。

本发明实施例中，通过共模反馈电路14来实现对电流模逻辑驱动电路12的输出摆幅的精确控制，这样电路中的电阻仅仅只需要承担实现良好阻抗匹配的作用，而无需做到既实现良好的阻抗匹配又实现精准的输出摆幅的效果。

在一个实施例中，电流模逻辑驱动电路12还包括均衡开关阵列121，运算放大器P1的输出端通过均衡开关阵列121与共源共栅管阵列连接。

均衡开关阵列121用于根据接收到的第一开关选择信号执行开关通断，以设置共源共栅管阵列的均衡效果，对目标信号进行均衡处理，以减小目标信号在传输过程中的损耗。

共源共栅管阵列包含的共源共栅管可以分为3部分驱动级，分别为提前信号驱动级122、主路信号驱动级123和滞后信号驱动级124。电流模逻辑驱动电路12的输入端Vin外接前端串化电路的高速串行信号，这个串行信号有三路信号，三路信号之间会有一个单位间隔的延迟，将这三路信号分成主路信号、提前信号和滞后信号，提前信号输入提前信号驱动级122，主路信号输入主路信号驱动级123，滞后信号输入滞后信号驱动级124。每个信号所接的驱动级的权重大小不一致，例如，对于主路信号驱动级123，其权重大小为16，对应于图中输出的16X；对于提前信号驱动级122和滞后信号驱动级124，可以设置多个权重档位以供选择，例如图中示出的1X和2X，对应权重大小为1、2。均衡开关阵列121接收外部输入的第一开关选择信号，根据第一开关选择信号控制选通开关S_12-1～S_12-n的导通或关断，每个选通开关对应一个共源共栅管，通过对选通开关S_12-1～S_12-n的控制，就可以加入不同均衡档位的提前信号和滞后信号的驱动级。

需要说明的是，提前信号驱动级122和滞后信号驱动级124包含的共源共栅管的数量不限于图中示出的2个，相对应的，驱动级的权重不限于图中示出的两种，还可以设置3种、4种甚至更多，权重值也还可以设置为其他值。如果提前信号驱动级122和滞后信号驱动级124对应的选通开关均关断，则没有均衡效果，目标信号仅仅由主路信号驱动级123输出；如果提前信号驱动级122和滞后信号驱动级124对应的选通开关均导通，则达到最大的均衡效果。

提前信号驱动级122、主路信号驱动级123和滞后信号驱动级124均包括输入差分对管、预充电对管和共源共栅管偏置对管，输入差分对管的栅极作为电流模逻辑驱动电路12的输入端Vin；共源共栅管偏置对管的栅极与运算放大器的输出端连接，基于运算放大器输出的偏置电压Vb1～Vbn调节电流模逻辑驱动电路12的差分输出电流，使电流模逻辑驱动电路12的差分输出的共模电平VCM等于或者几乎等于基准电压产生电路15所设定的参考电压Vref，实现以预期摆幅输出信号。

在一个实施例中，参见图5，信号驱动芯片还包括：基准电压产生电路和第二电阻阵列15；第二电阻阵列15与基准电压产生电路的输出端连接。基准电压产生电路的输出端输出参考电压V_ref，提供给共模反馈电路14。电阻校准电路11还对第二电阻阵列15进行阻值校准，以使第二电阻阵列15为基准电压产生电路15提供与参考电压相匹配的、高精度的电阻，进而使得基准电压产生电路15提供高精度的参考电压V_ref。

基准电压产生电路15包括：第二基准电流子电路161和电流开关阵列162；第二基准电流子电路161与电流开关阵列162连接；电流开关阵列162根据接收到的第二开关选择信号执行开关通断，以将第二基准电流子电路161提供的初始电流转换成对应于参考电压V_ref的选通电流，而参考电压V_ref与预期摆幅相对应，也即电流开关阵列162将初始电流转换成对应于预期摆幅的选通电流。

当选通电流I和第二电阻阵列15的阻值R确定之后，在电源电压为VDD的情况下，基准电压产生电路15输出的参考电压V_ref等于VDD与IR乘积之差。由于通过电阻校准电路11对第二电阻阵列15进行电阻校准，使得第二电阻阵列15的阻值与标准阻值相匹配，能够提供精准的参考电压V_ref。

对第二电阻阵列15的电阻校准过程与对第一电阻阵列13的电阻校准过程类似，此处不再赘述。需要说明的是，在第一电阻阵列13和第二电阻阵列15的理想阻值相同的情况下，通过一路电阻校准电路11同时对第一电阻阵列13和第二电阻阵列15进行电阻校准，在第一电阻阵列13和第二电阻阵列15的理想阻值不相同的情况下，设置两路电阻校准电路11，分别对第一电阻阵列13和第二电阻阵列15进行阻值校准，两路电阻校准电路11外接的标准电阻的阻值不同，根据第一电阻阵列13和第二电阻阵列15各自的理想阻值对应设置。

第二基准电流子电路161包括依次连接的基准电流源和电流镜，电流镜包括第三电阻R3和两个开关管N_15-1和N_15-2。电流开关阵列包括电流管和共源共栅管，电流管包括开关管N_16-1’～N_16-k’，S_16-1～S_16-k表示开关管N_16-1’～N_16-k’的选通信号；共源共栅管包括开关管N_16-1～N_16-k。k表示电流管包含的选通开关或者开关管的总个数，可以根据实际情况自行设置。

根据第二开关选择信号控制选通开关S_16-1～开关S_16-k的通断，即能得到对应于预期摆幅的选通电流。图5示出的电流开关阵列能够产生的电流大小依次为5μA、10μA、20μA、…、5*2ⁿμA，电流大小与开关管的尺寸有关，开关管N_16-1’～N_16-k’通过NMOS(N-Metal-Oxide-Semiconductor，N型金属氧化物半导体)实现。当选通信号为低电平，也即开关管的栅极为低电平时，对应的NMOS管关断，电流管的电流并不会流入到电路中；当选通信号为高电平，也即开关管的栅极为高电平时，对应的NMOS管导通，电流管的电流就会流入到电路中，最终电流开关阵列输出的电路由所有NMOS开关打开的电流源共同相加而得。

参见图5，假设对应于预期摆幅的选通电流为5μA，则第二开关选择信号表征导通S_16-1，其余开关关断；假设对应于预期摆幅的选通电流为10μA，则第二开关选择信号表征导通S_16-2，其余开关关断；假设对应于预期摆幅的选通电流为15μA，则第二开关选择信号表征导通S_16-1和S_16-2，其余开关关断。第二开关选择信号可以根据用户的选择生成，第二开关选择信号也可以根据输出信号的摆幅与预期摆幅的偏差生成。

在另一个实现方式中，电流管和共源共栅管还可以通过PMOS实现，具体实现过程此处不再赘述。

本发明实施例还提供一种电子设备，该电子设备包括上述任一实施例提供的信号驱动芯片。

虽然以上描述了本发明的具体实施方式，但是本领域的技术人员应当理解，这仅是举例说明，本发明的保护范围是由所附权利要求书限定的。本领域的技术人员在不背离本发明的原理和实质的前提下，可以对这些实施方式做出多种变更或修改，但这些变更和修改均落入本发明的保护范围。

Claims (10)

1.一种信号驱动芯片，其特征在于，包括电阻校准电路、电流模逻辑驱动电路和第一电阻阵列；所述电流模逻辑驱动电路与所述第一电阻阵列连接，所述第一电阻阵列还与所述电阻校准电路连接；

所述电阻校准电路用于对所述第一电阻阵列进行阻值校准，以使所述第一电阻阵列为所述电流模逻辑驱动电路提供满足阻抗匹配性能的电阻；

所述电流模逻辑驱动电路用于将输入的目标信号以预期摆幅输出。

2.根据权利要求1所述的信号驱动芯片，其特征在于，所述信号驱动芯片还包括与所述电流模逻辑驱动电路的差分输出端连接的共模反馈电路；

所述共模反馈电路用于调节所述电流模逻辑驱动电路的差分输出电流，以使所述差分输出电流与所述预期摆幅相匹配。

3.根据权利要求2所述的信号驱动芯片，其特征在于，所述电流模逻辑驱动电路包括依次连接的第一基准电流子电路和共源共栅管阵列；

所述共模反馈电路包括：共模提取子电路和运算放大器；

所述共模提取子电路的两端分别与所述电流模逻辑驱动电路的差分输出端连接；

所述运算放大器的第一输入端与所述共模提取子电路中的一个节点连接，所述运算放大器的第二输入端用于输入参考电压，所述运算放大器输出端与所述共源共栅管阵列连接。

4.根据权利要求3所述的信号驱动芯片，其特征在于，所述电流模逻辑驱动电路还包括均衡开关阵列，所述运算放大器的输出端通过所述均衡开关阵列与所述共源共栅管阵列连接；

所述均衡开关阵列用于根据接收到的第一开关选择信号执行开关通断，以设置所述共源共栅管阵列的均衡效果，以使所述共源共栅管阵列对所述目标信号进行均衡处理。

5.根据权利要求3所述的信号驱动芯片，其特征在于，所述共模提取子电路包括第一电阻和第二电阻；所述第一电阻和所述第二电阻的阻值范围为[10kΩ,100kΩ]；

所述第一电阻的一端与所述差分输出端中的一个输出端连接，所述第一电阻的另一端与所述节点连接；

所述第二电阻的一端与所述差分输出端中的另一个输出端连接，所述第二电阻的另一端与所述节点连接。

6.根据权利要求2-5中任一项所述的信号驱动芯片，其特征在于，所述信号驱动芯片还包括：基准电压产生电路和第二电阻阵列；

所述第二电阻阵列的一端与电源连接，另一端与所述基准电压产生电路的输出端连接；

所述基准电压产生电路用于为所述共模反馈电路提供参考电压；

所述电阻校准电路用于对所述第二电阻阵列进行阻值校准，以使所述第二电阻阵列为所述基准电压产生电路提供与所述参考电压相匹配的电阻。

7.根据权利要求6所述的信号驱动芯片，其特征在于，所述基准电压产生电路包括：第一基准电流子电路和电流开关阵列；所述第一基准电流子电路与所述电流开关阵列连接；

所述电流开关阵列根据接收到的第二开关选择信号执行开关通断，以将所述第一基准电流子电路提供的初始电流转换成对应于所述供参考电压的选通电流；所述参考电压根据所述电源的电压、所述选通电流和所述第二电阻阵列的阻值确定。

8.根据权利要求6所述的信号驱动芯片，其特征在于，所述电阻校准电路包括第二基准电流子电路、比较器、第三电阻阵列和校准子电路；

所述比较器的第一输入端与所述基准电流源的输出端连接，所述比较器的第二输入端用于外接标准电阻，所述比较器的输出端与校准子电路的输入端连接，所述校准子电路的输出端与所述第三电阻阵列连接；

所述校准子电路用于根据所述比较器的输出结果对所述第三电阻阵列进行校准，使得第三电阻阵列的阻值与所述标准电阻的阻值的阻值偏差小于偏差阈值，并根据对所述第三电阻阵列的校准结果对所述第一电阻阵列和/或第二电阻阵列进行阻值校准。

9.根据权利要求8所述的信号驱动芯片，其特征在于，所述校准子电路包括多个第一D触发器、多个第二D触发器和多个反相器，第一D触发器、第二D触发器和反相器的数量与第三电阻阵列包含的开关管的数量相匹配，每个反相器的输出端与所述第三电阻阵列包含的一个开关管的控制端连接，每个反相器的输入端与一个第一D触发器的输出端连接，每个第一D触发器的输入端与所述比较器包含的运算放大器的输出端连接，每个第一D触发器的时钟输入端与一个第二D触发器的输出端连接，每个第二D触发器的时钟输入端均输入所述比较器的时钟信号，所述多个第二D触发器中的一个第二D触发器的输入端用于输入电阻校准使能信号，所述多个第二D触发器中的其余第二D触发器的输入端均与一个第二D触发器的输出端连接；

或者，所述校准子电路包括处理器，所述处理器用于获取所述比较器的比较结果，并根据所述比较结果确定所述第三电阻阵列与所述标准电阻的阻值偏差，根据所述阻值偏差控制所述第三电阻阵列包含的开关管的通断，以及对所述第一电阻阵列和/或第二电阻阵列进行阻值校准。

10.一种电子设备，其特征在于，所述电子设备包括权利要求1～9中任一项所述的信号驱动芯片。

Images