[go: up one dir, main page]

CN114284349A - 石墨烯晶体管和制造石墨烯晶体管的方法 - Google Patents

石墨烯晶体管和制造石墨烯晶体管的方法 Download PDF

Info

Publication number
CN114284349A
CN114284349A CN202111142930.7A CN202111142930A CN114284349A CN 114284349 A CN114284349 A CN 114284349A CN 202111142930 A CN202111142930 A CN 202111142930A CN 114284349 A CN114284349 A CN 114284349A
Authority
CN
China
Prior art keywords
substrate
graphene
layer structure
graphene layer
semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202111142930.7A
Other languages
English (en)
Inventor
托马斯·詹姆士·巴德科克
罗伯特·沃利斯
艾弗·吉尼
西蒙·托马斯
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Paragraf Ltd
Original Assignee
Paragraf Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from GB2015321.9A external-priority patent/GB2599150B/en
Application filed by Paragraf Ltd filed Critical Paragraf Ltd
Publication of CN114284349A publication Critical patent/CN114284349A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/0405—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising semiconducting carbon, e.g. diamond, diamond-like carbon
    • H01L21/042—Changing their shape, e.g. forming recesses
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D48/00—Individual devices not covered by groups H10D1/00 - H10D44/00
    • H10D48/30—Devices controlled by electric currents or voltages
    • H10D48/32—Devices controlled by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H10D48/36—Unipolar devices
    • H10D48/362—Unipolar transistors having ohmic electrodes on emitter-like, base-like, and collector-like regions, e.g. hot electron transistors [HET], metal base transistors [MBT], resonant tunnelling transistors [RTT], bulk barrier transistors [BBT], planar doped barrier transistors [PDBT] or charge injection transistors [CHINT]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/113—Isolations within a component, i.e. internal isolations
    • H10D62/115—Dielectric isolations, e.g. air gaps
    • H10D62/116—Dielectric isolations, e.g. air gaps adjoining the input or output regions of field-effect devices, e.g. adjoining source or drain regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/83—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge
    • H10D62/8303—Diamond
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/881—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being a two-dimensional material
    • H10D62/882—Graphene
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/60—Electrodes characterised by their materials
    • H10D64/64—Electrodes comprising a Schottky barrier to a semiconductor
    • H10D64/647—Schottky drain or source electrodes for IGFETs

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Thin Film Transistor (AREA)
  • Carbon And Carbon Compounds (AREA)

Abstract

本发明提供了制造石墨烯晶体管101的方法，所述方法包括：(a)提供具有基本平坦的表面的基底，其中所述表面包括绝缘区域110和相邻半导体区域105；(b)在所述表面上形成石墨烯层结构115，其中石墨烯层结构设置在绝缘区域和相邻半导体区域二者的一部分上并且横跨二者；(c)在石墨烯层结构的自身设置在半导体区域105上的部分上形成介电材料层120；以及(d)提供：在石墨烯层结构的自身设置在绝缘区域110上的部分上的源极接触件125；在介电材料层120上并且在石墨烯层结构的自身设置在半导体区域105上的部分上方的栅极接触件130；以及在基底表面的半导体区域105上的漏极接触件135。

Description

石墨烯晶体管和制造石墨烯晶体管的方法
技术领域
本发明涉及制造石墨烯晶体管的方法。特别地，本发明的方法提供了用于制造石墨烯晶体管的新颖且改进的方法，其中石墨烯横跨具有绝缘区域和半导体区域的基底的基本平坦的表面而沉积。基本平坦的石墨烯层的提供允许改善的电子特性，其能够实现增强的晶体管性能。此外，本发明涉及石墨烯晶体管，其包括横跨基本平坦的基底的绝缘区域的一部分和半导体区域的一部分二者而设置的基本平坦的石墨烯层。
背景技术
由石墨烯的理论上的优异特性所驱使，该材料是具有大量拟议应用的公知材料。这样的特性和应用的良好示例详述于A.K.Geim和K.S.Novoselev的“The Rise ofGraphene”,Nature Materials,第6卷,183–191,2007年3月中以及NatureNanotechnology,第9卷,第10期,2014年10月的焦点问题中。
WO 2017/029470(其内容通过引用并入本文)公开了用于生产二维材料的方法。具体地，WO 2017/029470公开了生产二维材料例如石墨烯的方法，所述方法包括：将保持在反应室内的基底加热至一定温度，该温度在前体的分解范围内并且允许由分解的前体所释放的物质形成石墨烯；建立从基底表面朝向前体的入口延伸的陡峭的温度梯度；以及引导前体通过相对冷的入口并横跨该温度梯度朝向基底表面。可以使用气相外延(VPE)系统和金属有机化学气相沉积(MOCVD)反应器来执行WO 2017/029470的方法。在本文公开的方法中，优选使用WO 2017/029470中公开的方法在基底上形成石墨烯层结构。
正在研究石墨烯的许多潜在应用。最值得注意的是石墨烯在电子设备例如LED、光伏电池、霍尔效应传感器、二极管等中的用途。
Yang等的“Graphene Barristor,a Triode Device with a Gate-ControlledSchottky Barrier”,Science,第336卷,1140–1143,2012年6月提供了三端有源石墨烯装置。该装置通过将石墨烯转移到经预图案化的硅基底上来制造。预图案化在生长在6英寸掺杂硅晶片上的100nm厚SiO2层上进行。使用光刻和缓冲氧化物蚀刻(BOE)工艺，制造了尺寸为2μm×4μm的暴露下方裸硅的窗。
CN 102157548涉及基于石墨烯和介电绝缘层的层合堆叠体的半导体场效应晶体管，其中开关依赖于石墨烯层之间的电子穿过介电绝缘层的Fowler-Nordheim隧穿。
然而，仍然需要制造这样的能够发挥石墨烯提供的潜力(至少是在其理论上的电子特性方面)的电子设备的方法。仍然需要允许制造包括石墨烯以及允许电子设备运行所需的其他组件的晶体管同时也不损害石墨烯特性的方法。
发明内容
本发明的一个目的是提供用于制造石墨烯晶体管的改进方法和石墨烯晶体管本身，其克服或基本上减少与现有技术相关的问题或者至少提供商业有用的替代方案。
因此，在第一方面中，提供了制造石墨烯晶体管的方法，所述方法包括：
(a)提供具有基本平坦的表面的基底，其中所述表面包括绝缘区域和相邻半导体区域；
(b)在所述表面上形成石墨烯层结构，其中石墨烯层结构设置在绝缘区域和相邻半导体区域二者的一部分上并且横跨二者；
(c)在石墨烯层结构的自身设置在半导体区域上的部分上形成介电材料层；以及
(d)提供：
在石墨烯层结构的自身设置在绝缘区域上的部分上的源极接触件；
在介电材料层上并且在石墨烯层结构的自身设置在半导体区域上的部分上方的栅极接触件；以及
在基底表面的半导体区域上的漏极接触件。
现在将进一步描述本公开内容。在以下段落中，更详细地限定了本公开内容的不同方面/实施方案。除非明确相反地指出，否则如此限定的各方面/实施方案可以与任何一个或多个其他方面/实施方案组合。特别地，被指示为优选或有利的任何特征可以与被指示为优选或有利的任何一个或多个其他特征组合。
本文所述的方法提供了用于制造石墨烯晶体管的方法。石墨烯晶体管是包含石墨烯(本文也称为石墨烯层结构)的晶体管。优选地，所述方法提供了石墨烯场效应晶体管，其是使用电场来调节电流的一类晶体管。在石墨烯晶体管的情况下，在石墨烯形成沟道区域时存在电流通过石墨烯。
场效应晶体管在本领域中是已知的并且包括栅电极(或接触件)，可以向该栅电极施加电压，进而调节源电极(接触件)与漏电极(接触件)之间的电导率。石墨烯通常不被考虑用于晶体管，因为其为零带隙半导体。然而，本发明人已经发现其费米能可以通过施加至栅极接触件的电压来改变。石墨烯片的功函数可以通过经由栅极调节费米能而在宽范围内有利地调节。因此，如本文所述的晶体管还展示出温度稳定的I开/I关比，其中I开是打开的电流，I关是关闭的电流。
所述方法包括提供具有基本平坦的表面的基底，其中所述表面包括绝缘区域和相邻半导体区域。如本文所述，所述表面还提供另外的半导体区域，用于在其上提供漏极接触件。通常，通过处理半导体基底以提供绝缘区域或者通过蚀刻半导体基底并形成(或沉积)绝缘体以填充半导体基底的整个蚀刻部分来提供具有绝缘区域和半导体区域二者的基底。实际上，在本文所述的方法中也可以使用通过等效方法提供绝缘体基底和形成半导体区域这两种情况下的并列实施方案以提供这样的基底。具有至少一个绝缘区域(即为绝缘的表面区域)的基底具有相邻半导体区域(有半导体特性的表面区域)。通过相邻，旨在使两个表面区域共享边界，使得它们彼此直接邻接。应理解，在大的基底(例如6英寸(15cm)硅基底)上，可以形成多个绝缘区域，以在单个基底上制造复数个石墨烯晶体管。
除非明确相反地指出，否则本文对基底的提及可以等同地指前体基底(例如具有均匀半导体或绝缘体表面的基底)或经改性以具有绝缘区域和半导体区域的基底。
半导体基底可以是本领域已知的至少部分由半导体材料形成，使得其上要形成晶体管的表面由半导体材料制成的任何半导体基底。即，基底可以具有含多个层的层合体结构，条件是其上要形成石墨烯层结构的上表面由半导体材料构成。
基底可以包含硅、锗、碳化硅和III-V半导体或者其两者或更多者的组合。III-V半导体基底可以包含二元III-V半导体，例如GaN和AlN，也可以包含三元、四元和更高阶III-V半导体，例如InGaN、InGaAs、AlGaN、InGaAsP。基底可以包含硅、锗、碳化硅和III-V半导体。
应理解，由基本平坦的基底表面产生的技术益处来自如本文所述的石墨烯横跨平坦表面的沉积。基底需要在石墨烯晶体管的制造区域中提供基本平坦的部分，因此这不排除基底的非相邻部分或基底表面的不紧邻的具有表面特征的区域。优选整个基底是平坦的，如常规半导体晶片那样。
基底的总厚度通常为50μm至1500μm，优选400μm至1200μm。然而，较厚的基底也将可行，并且厚的硅晶片例如高达2mm厚。然而，基底的最小厚度部分地由基底的机械特性和基底待被加热的最高温度来确定。当通过MOCVD或VPE形成石墨烯层结构时，基底的最大面积可以由反应室的尺寸决定。优选地，基底的直径为至少15.2cm(6英寸)，优选15.2cm至61.0cm(6英寸至24英寸)，并且更优选15.2cm至30.5cm(6英寸至12英寸)。可以使用任何已知方法在生长之后切割该基底以形成单个器件。替代地，可以在晶体管的形成(即，电介质和接触件的形成)之后切割基底。特别优选的是，其中使用本文所述的方法在单个基底(例如6英寸(15cm)晶片)上同时制造复数个石墨烯晶体管并切割所提供的复数个单独的石墨烯晶体管。
优选的是，基底提供其上产生石墨烯的结晶表面，因为有序的晶格位点提供促进形成良好的石墨烯晶体过生长的规则的成核位点阵列。最优选的基底提供高密度的成核位点。用于半导体沉积的基底的规则可重复晶格是理想的，原子台阶表面提供扩散势垒。
特别优选的是，半导体基底是经掺杂的。当经掺杂时，半导体基底可以是经p型或n型掺杂的。优选地，经掺杂的半导体基底的掺杂浓度大于1015cm-3，更优选大于1016cm-3和/或小于1020cm-3，优选小于1019cm-3。最优选的范围为1016cm-3至1018cm-3。
所述方法优选包括处理半导体基底表面的第一部分以形成绝缘区域，同时保留基底的未经处理的第二部分(其为基底的半导体区域)。即，基底表面的剩余部分保持未经处理，从而获得具有经处理部分和未经处理部分的基底。虽然未经处理部分可以被称为第二部分，但是应理解，在本文所述的方法中需要在基底的半导体表面上设置漏极接触件。漏极接触件可以被认为设置在基底的第二部分的一部分上，或者这可以被简单地认为是半导体表面的另外的部分。在任何一种情况下，术语不同但含义旨在相同。处理基底的一部分的步骤包括本领域已知的能够改变基底的电子行为的任何方法，在这种情况下将半导体基底的该部分从半导体转变为绝缘体。
优选地，在处理表面的第一部分之前，优选的是半导体基底或至少其表面由单一材料组成。可以用于所述方法的示例性半导体基底包含硅、锗、碳化硅和III-V半导体基底或者其两者或更多者的组合。III-V半导体基底可以包含二元III-V半导体基底，例如GaN和AlN，并且也可以包含三元、四元和更多元的III-V半导体基底，例如InGaN、InGaAs、AlGaN、InGaAsP。优选地，半导体基底选自硅、锗、碳化硅和III-V半导体。根据优选实施方案，基底可以是发光或光敏器件，例如LED或光伏电池。硅、锗、碳化硅和/或III-V半导体基底是用于该实施方案的优选基底。绝缘体基底上的硅是本领域已知的并且也可以在此使用。
GaN是特别优选的III-V半导体基底。GaN具有特别高的击穿电压和高的操作频率，这是有利的。当在本文所述的方法中使用GaN作为基底时，该方法允许通过在表面上使用石墨烯层结构而不是使用层堆叠体(例如现有技术中GaN晶体管所需的AlN和AlGaN)来制造GaN晶体管而不向GaN层中引入缺陷。不希望受理论束缚，本发明人已经发现不同材料(例如GaN和AlN)之间的晶格失配会引入缺陷，所述缺陷在向晶体管施加电压时捕获电子。然后这导致晶体管随时间发热并最终导致器件故障。因此，在如本文所述的方法中使用GaN提供了比现有技术器件更可靠同时还具有高击穿电压的晶体管。
类似地，在特定实施方案中，碳化硅是优选的基底。基于碳化硅的晶体管非常可靠，但已知具有电子迁移率低，并因此开关频率低的缺点。在本文所述的利用具有高电子迁移率的石墨烯层结构的方法中使用碳化硅作为基底，因此允许碳化硅晶体管具有改善的开关频率同时保持高的击穿电压和可靠性。
在一个优选实施方案中，处理半导体基底的第一部分的步骤包括通过离子注入处理表面。在这样的实施方案中，前体基底优选为硅基底或碳化硅基底。在一个示例性实施方案中，可以使用离子注入来处理硅基底的第一部分，以提供基底的由二氧化硅和/或氮化硅形成的部分，从而将基底的一部分及其表面转变为绝缘区域，同时保留半导体区域。
甚至更优选地，所述方法包括在处理基底的步骤之前施加掩模以允许基底的受控图案化，其中至少一个为绝缘的部分具有期望的构造、形状和/或尺寸。
在一个替代的优选实施方案中，处理基底的一部分的步骤包括对基底表面进行蚀刻以减小基底表面的一部分的厚度(优选从半导体基底开始)。该步骤可以使用掩模进行以选择性地蚀刻掉基底的特定部分。对于其中一部分被蚀刻掉并用绝缘材料替换的实施方案，GaN基底是特别优选的。
当从半导体基底开始时，所述方法然后还包括在蚀刻部分中形成绝缘体以在基底的经蚀刻的第一部分中形成绝缘区域的步骤。所形成的绝缘体的厚度(和尺寸)必须与基底的预先被蚀刻掉的部分的厚度(和尺寸)基本相同，以提供具有所需的基本平坦的基底表面(即没有台阶、不连续性或不同厚度的区域)的用于石墨烯形成的最终基底。优选地，还使用掩模来形成绝缘体以仅在经蚀刻的基底的区域中形成绝缘体。绝缘体材料没有特别限制，并且可以是本领域已知的任何绝缘体。例如，绝缘体可以优选为通常用于器件制造的材料，例如Al2O3、SiO2、SiN。
虽然该实施方案需要另外的步骤并且需要小心以确保保持基本平坦的基底表面，但是该方法较适合于如本文所述的要使用的任何基底。
如本文所讨论的，所述方法同样适用于绝缘基底，即至少部分由绝缘材料形成，使得其上要形成晶体管的表面由绝缘材料制成的基底。在这样的实施方案中，提供了半导体部分。这可以例如通过蚀刻二氧化硅基底并在蚀刻部分中形成锗层以提供半导体区域来实现。
基本平坦的基底表面是基本没有台阶或不连续性的表面。基底可以被认为是厚度差(最大厚度与最小厚度之间的厚度差，其包括基底的绝缘体/半导体表面的边界/接合处的这种厚度差)小于50nm(例如小于10nm、优选小于5nm、优选小于1nm)的基底。基本平坦的基底表面还可以被认为是平均表面粗糙度(Ra)小于100nm(例如小于50nm、优选小于10nm)的表面。
优选地，对半导体基底表面的一部分进行处理以形成厚度为至少2nm、优选至少10nm、和/或小于600nm、优选小于400nm的绝缘区域。因此，该区域的厚度可以为2nm至500nm，优选5nm至300nm，甚至更优选10nm至250nm。这样的厚度可以通过例如离子注入或者通过蚀刻掉这样的厚度并在基底的蚀刻部分中沉积基本相同厚度的绝缘体来实现。绝缘区域的厚度是指当绝缘区域从基本平坦的表面延伸时绝缘区域在基底中的深度。绝缘区域的深度可以延伸基底的整个厚度并且没有特别限制。深度优选延伸基底厚度的小于50％、优选1％至25％、更优选2％至10％。
如本文所用，石墨烯被描述为石墨烯层结构。所述方法包括在表面上形成石墨烯层结构的步骤，其中石墨烯层结构设置在至少绝缘区域的一部分和相邻的半导体区域的一部分上并且横跨二者。石墨烯层结构可以是石墨烯单层或者可以包括复数个石墨烯单层，并且特别地，优选由石墨烯单层(或石墨烯片)组成。石墨烯层结构可以包括1个至100个层，优选1个至50个层，更优选1个至20个层，并且最优选1个至10个层。优选地，石墨烯层结构包括单个石墨烯层以提供与单层石墨烯相关的独特且有利的电子特性(例如基本为零的带隙)。本发明人已经发现，单个石墨烯单层是特别有利的，因为这能够实现最终晶体管中较低的开关电压(经由较大的费米能级偏移)。
多层石墨烯为晶体管提供有利的特性，例如改善的电流传导和热传导二者。然而，优选的是，设置在半导体区域上的石墨烯(其用于形成栅极)尽可能薄(理想地为单个石墨烯单层)。在栅极区域中的单个石墨烯单层中调节状态密度更容易。因此，层数可以是电流传导和热传导以及栅极操作效率之间的折衷。
在一个优选实施方案中，石墨烯层结构为多层石墨烯结构(即具有n个石墨烯单层的厚度，其中n为至少2)，并且可以在半导体区域的至少一部分上(优选半导体区域的仅一部分和/或甚至更优选在半导体区域的设置有石墨烯层结构的全部上)对石墨烯层结构的一部分进行蚀刻以将石墨烯层结构的厚度减小至n-1个至1个石墨烯单层。最优选地，将石墨烯层结构厚度减小至单个石墨烯单层。这样的过程描述于题为“A Method ofManufacturing a Graphene-Semiconductor Transistor”的共同提交的GB申请中，并通过引用并入本文。这两种方法都提供了(至少实际上)用于晶体管的栅极区域的单个石墨烯单层。然后多层石墨烯可以因其有利特性(例如传导)而保持在器件中的其他地方。
在基底上形成石墨烯层结构的步骤可以通过本领域已知的任何方法来实现，优选其中石墨烯在基底表面上直接合成，因此不涉及任何物理转移步骤。特别优选的是，石墨烯层结构通过VPE或MOCVD形成。MOCVD是用于描述用于在基底上沉积层的特定方法的系统的术语。虽然首字母缩写词代表金属有机化学气相沉积，但是MOCVD是本领域的术语并且应理解为与为此使用的一般过程和设备有关，并且不必认为局限于使用金属-有机反应物或局限于生产金属-有机材料，而仅需要使用含碳前体。相反，该术语的使用向本领域技术人员指示一般的一组方法和设备特征。MOCVD由于系统复杂性和精确性而进一步不同于CVD技术。虽然CVD技术允许反应以直接的化学计量和结构进行，但是MOCVD允许生产困难的化学计量和结构。MOCVD系统至少由于气体分配系统、加热和温度控制系统以及化学控制系统而不同于CVD系统。MOCVD系统通常花费典型CVD系统的至少10倍。MOCVD特别优选用于实现高品质的石墨烯层结构。
MOCVD也可以容易地与原子层沉积(ALD)技术区别开。ALD依赖于试剂的逐步反应以及用于除去不期望的副产物和/或过量试剂的中间冲洗步骤。其不依赖于呈气相的试剂的分解或解离。其特别不适合于使用具有低蒸气压的试剂(例如硅烷)，这会花费过多时间以从反应室中除去。WO 2017/029470中讨论了石墨烯的MOCVD生长，其通过引用并入并且提供了优选的方法。本发明人已经发现，这样的方法能够横跨如本文所述的具有两个或更多个不同区域的基底而形成石墨烯(即，可以横跨包括绝缘体和半导体二者的基底的绝缘区域和相邻半导体区域的一部分形成石墨烯)。
WO 2017/029470的方法提供了具有许多有利特性的二维材料，所述有利特性包括：非常好的晶体品质；大的材料颗粒尺寸；最小的材料缺陷；大片材尺寸；以及自支撑。本发明人已经发现，可以在这样的具有不同区域的基底上形成同等品质的石墨烯，所述石墨烯保持适用于如本文所述的石墨烯晶体管的有利品质。
WO 2017/029470的方法提供了具有复数个经冷却的入口的室，所述复数个经冷却的入口被布置成使得在使用时入口横跨基底分布并且相对于基底具有恒定的间隔。包含前体化合物的流可以作为水平层流提供或者可以基本垂直提供。适用于这样的反应器的入口是公知的，并且包括可从
Figure BDA0003284398350000081
获得的行星式和喷淋头式反应器。另外的合适的生长室包括可从Veeco Instruments Inc.获得的Turbodisc K系列或Propel MOCVD系统。
因此，在一个特别优选的实施方案中，形成石墨烯层结构的步骤包括：
将基底提供在反应室中的加热的接受器，所述室具有复数个经冷却的入口，所述复数个经冷却的入口被布置成使得在使用时入口横跨基底分布并且相对于基底具有恒定的间隔，
供应包含前体化合物的流通过入口并进入反应室，从而使前体化合物分解并在基底上形成石墨烯，
其中入口被冷却至低于100℃，优选50℃至60℃，并且接受器被加热至超过前体的分解温度至少50℃的温度。
石墨烯层结构可以是经掺杂的石墨烯层结构。在石墨烯层结构经掺杂的情况下，石墨烯优选经选自硅、镁、锌、砷、氧、硼、溴和氮中的一种或更多种元素掺杂。同样，所述方法然后可以优选地包括将掺杂元素引入反应室中并选择基底的温度、反应室的压力和气体流速以产生经掺杂的石墨烯。优选地，用于经掺杂的石墨烯生长的前体包含掺杂元素。或者，将包含所述物质(其为碳)的前体和包含掺杂元素的一种或更多种另外的前体引至反应室内的基底；第二前体为气体或悬浮于气体中，以产生经掺杂的石墨烯。
不管用于在基底上形成石墨烯层结构的方法如何，石墨烯层结构设置在绝缘区域的一部分和半导体区域的与之相邻(邻接)部分上并且横跨二者。因此，石墨烯层结构包括同时与绝缘区域的一部分和相邻半导体区域的一部分接触的石墨烯单层(即石墨烯的单层或石墨烯片)。换言之，石墨烯片中的一者被设置为与绝缘区域和相邻半导体区域二者的一部分直接接触。即，石墨烯层结构的直接在基底的绝缘区域和半导体区域的一部分上并且横跨二者的最底层是石墨烯层，从而在与基底的半导体区域的界面处的位于栅极接触件下方的部分中形成肖特基势垒。因此，可以施加栅极电压来调节石墨烯费米能级和势垒高度，以控制电流。这在基底的半导体区域上的石墨烯为单层石墨烯时是最有效的。
在一个优选实施方案中，在如本文所述的后续介电层沉积之前通过标准拉曼和AFM映射技术测量至微米级时，石墨烯具有检测不到的不连续性。即，石墨烯具有横跨基底并且横跨绝缘区域的一部分和半导体区域的一部分二者(包括两个区域之间的接合处)的连续界面。技术人员容易在此阶段通过这样的拉曼和AFM技术确定石墨烯的品质。因此，在基底上形成石墨烯，而未在石墨烯中引入任何变形(例如位错、台阶、皱纹和/或裂纹)。
本发明人已经发现，本领域已知的石墨烯转移过程将褶皱和/或裂纹引入石墨烯中，这影响石墨烯层的许多电子特性。像这样的石墨烯层的变形可能产生电子空穴坑、带隙开口和载流子散射。由于延伸，已经通过本领域已知的方法转移的石墨烯样品可能具有从一个样品到下一个样品不均匀的缺点。考虑到一个样品中的折痕和/或波纹程度可能由于与物理转移过程相关的物理不确定性而显著不同于通过相同方法制备的另一个样品，因此难以可靠地提供从一个样品到下一个样品具有相同特性的石墨烯。换言之，石墨烯后合成的物理操作可能导致显著不同水平的应力和/或应变被施加至样品，特别是当石墨烯被转移到基本不平坦的基底上时，损坏石墨烯的风险增加。类似地，已知确保一致且均匀的压力将石墨烯施加至新基底是成问题的。此外，除去载体的步骤也是成问题的，所述载体典型地为用于将石墨烯从例如催化铜生长基底除去的聚合物载体。聚合物载体的除去可以包括用溶剂溶解聚合物，这可能导致掺杂水平不一致并因此石墨烯晶体管产品不一致。因此，在需要一致性的情况下，这样的方法不像MOCVD那样适合大规模生产。
类似地，在将石墨烯设置在基底台阶上方而使其不平坦时，发现相同的问题。石墨烯的这些形态变形通过载流子散射限制了载流子迁移率，因此限制了石墨烯在晶体管中的有效性。高度低至1nm的台阶对石墨烯的电子特性可能具有不利影响，特别是10nm或更高的台阶。如本文所述，已知现有技术的石墨烯晶体管包括从SiO2绝缘体步进到下方硅基底(其中高度为100nm)的石墨烯。本发明人已经发现，由于石墨烯层中的平坦性和无变形，如本文所述的方法和晶体管显示出相对于现有技术晶体管的改进。
所述方法还包括在石墨烯层的自身设置在半导体区域上的部分上形成介电材料层。因此，介电材料层可以形成/沉积在石墨烯层结构的自身设置在半导体区域上的整个部分上(这在介电材料的保护特性方面是优选的)。该材料能够形成屏障以避免石墨烯层的不希望的氧化、掺杂和/或污染。此外，介电材料层可以包括多层介电材料。在一个示例性实施方案中，介电材料层包括第一氮化硅层和第二二氧化硅层。在这样的实施方案中，可以在石墨烯上形成薄的氮化硅层以提供屏障，并且可以在其上形成较厚的二氧化硅层以实现介电材料层的期望厚度。然而，所述方法仅需要在石墨烯层结构的未设置在绝缘区域上的部分上形成介电材料，以提供相对于现有技术具有改进的电子特性的晶体管。
介电材料可以包括本领域已知为电介质的任何材料。因此，介电材料是电绝缘的并且通常具有与典型绝缘体不同的高介电常数。介电材料的介电常数(k)可以大于2，优选大于3，并且甚至更优选大于4(当在室温下以1kHz测量时)。在用于晶体管的一些应用(例如高频应用)中，介电材料的介电常数可以优选地低于可以在另一些应用(例如低频应用)中使用的介电常数。因此，k可以小于10，优选小于6。因此，介电材料可以在电场中极化。用于本文所述的方法的示例性介电材料包括PMMA、PVA、PVB、LiF、Al2O3、ZnO、TiO2、ZrO2、SrO2、HfO2、SiN、SiO2、AlN、AlGaN、AlGaAs、AlN和AlP中的一者或更多者。可以单独使用或与这些介电材料组合使用的另外的介电材料包括Y2O3(氧化钇)、CaF2、MgF2和/或Ta2O3。
例如，介电材料可以是由这样的介电材料的复数个不同层组成的纳米层合体结构，每层具有小于10nm、优选小于5nm的单独厚度。在一个优选实施方案中，介电材料包括Al2O3和HfO2，并且优选为Al2O3和HfO2的纳米层合体。
优选地，介电材料层的厚度小于300nm，例如小于200nm，小于150nm，优选小于100nm和/或大于1nm，例如大于5nm，优选大于10nm。因此，介电层的厚度可以为1nm至300nm，优选1nm至100nm。
介电层可以通过本领域技术人员已知的任何合适的技术形成。无机电介质例如金属氧化物的沉积可以通过分子束沉积(MBD)、原子层沉积(ALD)、化学气相沉积(CVD)、金属有机化学气相沉积(MOCVD)和/或物理气相沉积(PVD)来实现。或者，电介质的沉积可以使用标准光刻技术来实现。光刻技术特别适用于有机介电材料的沉积，例如包含PMMA的材料。与以上沉积技术一样，可以使用掩模在石墨烯上选择性地沉积和/或图案化介电材料。例如，可以将PMMA抗蚀剂施加至整个基底(或者至少所沉积的石墨烯的全部，包括设置在绝缘区域上的任何或全部部分)，并施加掩模以将至少设置在绝缘区域上的部分暴露于辐射。暴露的PMMA抗蚀剂可以被显影并随后被除去以暴露石墨烯的该部分。
所述方法还包括提供以下接触件的步骤：在石墨烯层的自身设置在绝缘区域上的部分上的源极接触件；在介电材料层上的栅极接触件，其中栅极接触件还在石墨烯层结构的自身设置在半导体区域上的部分上方；以及在基底的半导体区域上的漏极接触件。
非常像介电层，可以通过本领域技术人员已知的任何技术来提供所述三个接触件。提供接触件的步骤可以包括使用掩模在晶体管层的本文所述的方法所需的特定部分上(即，在石墨烯的设置在绝缘区域上的部分上，使得接触件通过石墨烯仅电连接至半导体；在介电材料层的一部分上(并且在石墨烯层结构的设置在半导体区域上的部分上方)；以及直接在基底的半导体区域的一部分上(包括不在基本平坦的表面上的部分))选择性地沉积接触件。
源极接触件设置在石墨烯层的自身设置在绝缘区域上的部分上。即，该接触件优选仅与石墨烯层接触。
在介电材料层上并且在石墨烯层结构的自身设置在半导体区域上的部分上方的栅极接触件旨在意指该接触件同时在电介质上并且在石墨烯上方(以提供其中介电材料在该接触件与石墨烯之间形成中间层的栅极结构)。理想地，栅极接触件在石墨烯和半导体所在区域的上方，而不是其他任何地方，但是nm量级的小重叠是不重要的。即，优选栅极接触件不延伸到介电材料的自身不在石墨烯层结构的一部分上的任何区域。
优选地，将设置在基底的半导体区域上的漏极接触件设置成使得其不邻接(或邻近或毗邻)基底的其上设置有石墨烯层结构的半导体区域。然而，通常将漏极接触件设置在紧邻半导体区域上的石墨烯的该部分，以布置在源极接触件的远端。漏极接触件和源极接触件相对于位于其间的栅极接触件的这样的布置在本领域中是常规的，以调节源极与漏极之间的电流，并且对于技术人员是已知的，以提供晶体管。漏极接触件可以设置在基底的半导体部分的与石墨烯层相对的表面上。
因此，栅极接触件相对于基底平面设置在源极接触件与漏极接触件之间。优选地，设置在半导体区域上的石墨烯层结构与设置在另外的半导体区域上的漏极接触件之间存在间隙，该间隙为至少1nm，优选为至少5nm，并且最优选为至少10nm，特别优选的是，如本文所述的介电材料层设置在石墨烯层结构与漏极接触件之间的间隙中和基底的暴露部分上。期望避免与半导体重叠，因为这可能影响石墨烯内传输的“均匀性”(例如肖特基势垒的一些横向变化)。
技术人员应理解，所述方法包括本文所述的步骤并且可以以任何相关顺序进行。例如，可以以如本领域已知的单独的步骤提供接触件。提供任何接触件的步骤可以在本文所述的方法中的任何其他步骤之前或之后。例如，可以在形成石墨烯的步骤之后但在石墨烯的一部分上形成介电材料层的步骤之前提供源极和漏极。根据上述优选实施方案，当连接至电路时，源极接触件和漏极接触件可以颠倒。
接触件优选包含钛、铬和金中的一者或更多者，优选铬和/或金。接触件优选通过电子束沉积来沉积，优选使用掩模。虽然三个接触件(源极、栅极和漏极)的尺寸和组成可以相同或不同，但是本领域技术人员将理解所使用的术语为用于并入电子器件中的特定接触件。换言之，一旦在接触件上提供电连接，技术人员将理解这些随后如何被接成电路以形成电子器件(晶体管)。
在另一方面中，提供了石墨烯晶体管，其包括：
具有基本平坦的表面的基底，其中所述表面包括绝缘区域和相邻半导体区域；
设置在所述表面上的石墨烯层结构，其中石墨烯层结构设置在绝缘区域和相邻半导体区域二者的一部分上并且横跨二者；
在石墨烯层结构的自身设置在半导体区域上的部分上的介电材料层；
在石墨烯层结构的自身设置在绝缘区域上的部分上的源极接触件；
在介电材料层上并且在石墨烯层结构的自身设置在半导体区域上的部分上方的栅极接触件；以及
在基底表面的半导体区域上的漏极接触件。
如本文所述的石墨烯晶体管可能可通过本文所述的方法获得，并且优选通过本文所述的方法获得。因此，在另一方面中，提供了可通过本文所述的方法获得的石墨烯晶体管。在又一方面中，提供了包括本文所述的石墨烯晶体管的器件。
沉积在具有基本平坦的表面(其包括绝缘区域和半导体区域)的基底上的基本平坦的石墨烯层提供了如本文所讨论的有利的电子特性。因此，本发明人能够提供包括晶体管的器件，所述晶体管具有改善的特性例如整流比和精调石墨烯的功函数的能力，允许二极管阈值电压的大偏移。
根据一个特别优选的实施方案，本发明提供了制造石墨烯晶体管的方法，所述方法包括：
(a)提供具有基本平坦的表面的半导体基底；
(b)处理半导体基底表面的第一部分以形成绝缘区域，并且其中半导体基底表面的未经处理的第二部分为相邻半导体区域；
(c)在所述表面上形成石墨烯层结构，其中石墨烯层结构设置在绝缘区域和相邻半导体区域二者的一部分上并且横跨二者；
(d)在石墨烯层结构的自身设置在半导体区域上的部分上形成介电材料层；以及
(e)提供：
在石墨烯层结构的自身设置在绝缘区域上的部分上的源极接触件；
在介电材料层上并且在石墨烯层结构的自身设置在半导体区域上的部分上方的栅极接触件；以及
在基底表面的半导体区域上的漏极接触件。
优选地，半导体基底包含硅并且绝缘区域包含通过经由离子注入对基底的第一部分进行处理而获得的二氧化硅或氮化硅。优选地，石墨烯通过如本文所述的MOCVD或VPE形成。
根据一个特别优选的实施方案，本发明提供了石墨烯晶体管，其包括：
具有基本平坦的表面的基底，其中所述表面包括绝缘区域和相邻半导体区域，其中半导体区域为硅并且绝缘区域包含二氧化硅或氮化硅；
设置在所述表面上的优选包括1个至10个层的石墨烯层结构，其中石墨烯层结构设置在绝缘区域和相邻半导体区域二者的一部分上并且横跨二者；
在石墨烯层结构的自身设置在半导体区域上的部分上的介电材料层；
在石墨烯层结构的自身设置在绝缘区域上的部分上的源极接触件；
在介电材料层上并且在石墨烯层结构的自身设置在半导体区域上的部分上方的栅极接触件；以及
在基底表面的半导体区域上的漏极接触件。
半导体和绝缘体在本领域中是公知的。在本发明的上下文中，具有绝缘区域的半导体基底可以至少基于电导率比半导体区域低的绝缘区域来识别。在材料通过连续基底的离子注入而获得的情况下，这种电导率的变化将清楚地限定所讨论的部分。在材料通过对材料进行蚀刻和替换而获得的情况下，所述部分可以清晰可见。
优选地，半导体与绝缘体之间在室温下测量的电导率差异为至少1个数量级，优选至少2个数量级，并且更优选至少3个数量级(即，半导体的电导率为绝缘体的至少10倍，优选至少100倍)。优选地，半导体是在室温下测量的电导率大于10-5S/cm，优选为至少10-4S/cm的材料。优选地，绝缘体是在室温下测量的电导率小于10-5S/cm，优选至多10-6S/cm的材料。
附图说明
现在将参照以下非限制性附图进一步描述本发明，其中：
图1示出如本文所述的石墨烯晶体管的截面。
图2示出根据本发明的制造石墨烯晶体管的示例性方法。
具体实施方式
图1示出根据本发明的示例性石墨烯晶体管101的截面。石墨烯晶体管101包括半导体基底105，所述半导体基底105具有包括绝缘区域110的基本平坦的表面。绝缘区域110可以通过离子注入形成。基本平坦的半导体基底保留半导体区域。石墨烯晶体管101还包括设置在基底105的表面上的石墨烯层结构115。石墨烯层结构115横跨基底105的绝缘区域110的一部分和相邻的半导体区域的一部分而设置。石墨烯晶体管101还包括在石墨烯层结构115的未设置在绝缘区域上的整个部分上的介电材料层120。介电材料层120还设置在石墨烯层结构115的设置在基底105的绝缘区域110和另外的半导体区域上的部分上。最后，石墨烯晶体管101包括三个电接触件：在石墨烯层结构的设置在绝缘区域110上的部分上的源极接触件125，在基底105的另外的半导体区域(即基底的其上不具有石墨烯层结构115的半导体区域)上的漏极接触件135，以及在介电材料层120的一部分上的栅极接触件130，栅极和介电部分完全在石墨烯层结构115的沉积在半导体区域上的部分上方。
图2示出根据本发明的制造石墨烯晶体管的示例性方法。特别地，图2所示的方法例示了包括标准光刻技术的制造石墨烯晶体管的方法。
所述方法包括提供具有基本平坦的表面的经中度掺杂(约1017cm-3)的n型硅基底305，其中所述表面包括由二氧化硅组成的绝缘区域310和相邻半导体区域(由原始基底的经掺杂的硅组成)。这样的具有绝缘表面和半导体表面二者的基底可以通过对经掺杂的硅基底进行离子注入以产生二氧化硅区域来提供。离子注入允许简单制造和提供具有绝缘体和半导体的不同区域的基底，同时保持基本平坦的表面以用于石墨烯的后续生长。
所述方法还包括参照WO 2017/029470通过本文公开的方法在基底305的表面上形成石墨烯层结构315的步骤200，其中石墨烯层结构315设置在基底的绝缘区域310和相邻半导体区域上并且横跨二者。在步骤205中，将第一抗蚀剂335旋涂在石墨烯层结构315上。使用标准光刻技术(例如通过将抗蚀剂通过掩模暴露于UV辐射)使第一抗蚀剂335显影210。第一抗蚀剂的显影210可以包括溶解经显影的抗蚀剂以暴露下方石墨烯层结构315的一部分。具体地，在示例性方法中，石墨烯层结构315的暴露部分将为漏极接触件335提供位置。因此，步骤225包括对石墨烯层结构315的暴露部分进行蚀刻以暴露下方基底，特别地，下方基底的半导体区域(剩余的石墨烯层结构保持跨绝缘区域310和相邻的半导体区域而设置)。从石墨烯层结构315上剥离第一抗蚀剂335的剩余部分。
在等效步骤中，所述方法还包括旋涂第二抗蚀剂345的步骤225和第二抗蚀剂345的显影230以暴露石墨烯层结构315的设置在绝缘区域310上的部分以及下方基底的半导体区域的不与石墨烯层结构315相邻的部分。
然后以单独的金属化步骤235例如通过热蒸镀提供源极接触件325和漏极接触件335(其为铬/金堆叠体)。热蒸镀将源极接触件325沉积在暴露的石墨烯层结构315上，同时将漏极接触件335沉积在基底305的暴露半导体表面上。伴随地，金属沉积在第二抗蚀剂345上。然而，在除去抗蚀剂和其上沉积的过量金属的剥离(lift-off)过程240中除去过量金属。
所述方法包括在石墨烯层结构315的未设置在绝缘区域310上的至少一部分(即，石墨烯层结构315的设置在基底的半导体区域上的部分)上形成介电材料层320的步骤245。在步骤245中，介电材料层320横跨源极接触件325和漏极接触件335以及石墨烯层结构315的设置在绝缘区域310和下方基底305的任何暴露表面上的部分而沉积。这完全包封了石墨烯层结构315。使用标准技术对介电材料层320进行显影和蚀刻250以除去过量材料并暴露源极接触件325和漏极接触件335。
所述方法还包括旋涂第三抗蚀剂355的步骤255。与步骤205/210和225/230一样，使第三抗蚀剂355显影260以暴露介电材料层320的一部分，具体地，介电材料层320的在石墨烯层结构315的沉积在半导体区域上的部分上方的至少一部分。
金属化265和剥离270步骤提供了石墨烯晶体管的栅极接触件330，栅极接触件330完全在石墨烯层结构315的沉积在半导体区域上的部分上方。
如本文所用，除非上下文另外明确指出，否则单数形式包括复数指代物。术语“包括”的使用旨在被解释为包括但不(必须)限于这样的特征，还旨在包括必须限于所描述的那些特征的选项。换言之，除非上下文另外明确指出，否则该术语还包括“基本上由……组成”(旨在意指可以存在特定的其他组分，条件是它们不会对所描述特征的基本特性产生实质性影响)和“由……组成”(旨在意指不可以包括其他特征，使得在考虑任何不可避免的杂质的情况下，如果组分按其比例表示为百分比，则这些将相加为100％)的限制。
应理解，尽管术语“第一”、“第二”等在本文中可以用于描述各元件、层和/或部分，但是所述元件、层和/或部分不应受这些术语的限制。这些术语仅用于将一个元件、层或部分与另一个或另外的元件、层或部分区分开来。应理解，术语“在…上”旨在意指“直接在…上”，使得在被称为在另一种材料“上”的一种材料之间不存在中间层。空间相关术语例如“下方”、“下面”、“下”、“上方”、“上”等，在本文中可以用于描述方便以描述一个元件或特征与另外的元件或特征的关系。应理解，空间相关术语旨在涵盖器件在使用或操作时除了附图中描绘的取向之外的不同取向。例如，如果附图中的器件被翻转，则被描述为在另外的元件或特征“下方”或“下面”的元件将取向为在另外的元件或特征“上方”。因此，示例性术语“下方”可以涵盖上方和下方的取向二者。器件可以以其他方式取向并且本文使用的空间相关描述相应地解释。
前述详细描述以说明和举例的方式提供，并且不旨在限制所附权利要求的范围。在本文所示的目前优选实施方案中的许多变化对于本领域普通技术人员而言将是明显的，并且仍在所附权利要求及其等同方案的范围内。

Claims (19)

1.一种制造石墨烯晶体管的方法，所述方法包括：
(a)提供具有基本平坦的表面的基底，其中所述表面包括绝缘区域和相邻半导体区域；
(b)在所述表面上形成石墨烯层结构，其中所述石墨烯层结构设置在所述绝缘区域和所述相邻半导体区域二者的一部分上并且横跨二者；
(c)在所述石墨烯层结构的自身设置在所述半导体区域上的部分上形成介电材料层；以及
(d)提供：
在所述石墨烯层结构的自身设置在所述绝缘区域上的部分上的源极接触件；
在所述介电材料层上并且在所述石墨烯层结构的自身设置在所述半导体区域上的部分上方的栅极接触件；以及
在所述基底表面的所述半导体区域上的漏极接触件。
2.根据权利要求1所述的方法，其中通过处理半导体基底的表面的第一部分以形成所述绝缘区域来提供所述基底，以及其中所述半导体基底的所述表面的未经处理的第二部分为所述相邻半导体区域。
3.根据权利要求2所述的方法，其中处理半导体基底的所述表面的第一部分的步骤包括离子注入。
4.根据权利要求1所述的方法，其中所述基底通过以下方式提供：
(i)对半导体基底的所述表面进行蚀刻以减小所述半导体基底的所述表面的第一部分的厚度；以及
(ii)在经蚀刻的第一部分中形成绝缘体以形成所述绝缘区域。
5.根据权利要求2至4中任一项所述的方法，其中所述半导体基底包含硅、锗或III-V半导体，优选Si、SiC、Ge、GaN、AlGaN中的一者或更多者。
6.根据权利要求2至5中任一项所述的方法，其中所述半导体基底是经掺杂的。
7.根据权利要求6所述的方法，其中经掺杂的基底的掺杂浓度大于1015cm-3，优选大于1016cm-3和/或小于1020cm-3，优选小于1019cm-3。
8.根据前述权利要求中任一项所述的方法，其中所述基底的厚度小于2mm。
9.根据前述权利要求中任一项所述的方法，其中所述绝缘区域的厚度为2nm至500nm，优选5nm至300nm，甚至更优选10nm至250nm。
10.根据前述权利要求中任一项所述的方法，其中所述介电材料层的厚度小于300nm，优选小于100nm和/或大于1nm，优选大于5nm。
11.根据前述权利要求中任一项所述的方法，其中所述介电材料层包含PMMA、LiF、Al2O3、ZnO、HfO2、SiN和SiO2中的任一者或更多者，优选PMMA。
12.根据前述权利要求中任一项所述的方法，其中形成所述石墨烯层结构的步骤包括在所述表面上直接合成石墨烯，优选通过MOCVD或VPE进行。
13.根据权利要求12所述的方法，其中如在所述介电层的沉积之前通过标准拉曼和AFM映射技术至微米级所测量的，所述石墨烯具有检测不到的不连续性。
14.根据前述权利要求中任一项所述的方法，其中所述石墨烯层结构是经掺杂的石墨烯层结构，优选经选自硅、镁、锌、砷、氧、硼、溴和氮中的一种或更多种元素掺杂。
15.根据前述权利要求中任一项所述的方法，其中形成石墨烯层结构的步骤包括：
将所述基底提供在反应室中的经加热的接受器，所述室具有复数个经冷却的入口，所述复数个经冷却的入口被布置成使得在使用时所述入口横跨所述基底分布并且相对于所述基底具有恒定的间隔，
供应包含前体化合物的流通过所述入口并进入所述反应室，从而使所述前体化合物分解并在所述表面上形成所述石墨烯层结构，
其中所述入口被冷却至低于100℃，优选50℃至60℃，以及所述接受器被加热至超过所述前体的分解温度至少50℃的温度。
16.根据前述权利要求中任一项所述的方法，其中所述介电层形成在所述石墨烯层结构的设置在所述半导体区域上的整体上。
17.一种石墨烯晶体管，包括：
具有基本平坦的表面的基底，其中所述表面包括绝缘区域和相邻半导体区域；
设置在所述表面上的石墨烯层结构，其中所述石墨烯层结构设置在所述绝缘区域和所述相邻半导体区域二者的一部分上并且横跨二者；
在所述石墨烯层结构的自身设置在所述半导体区域上的部分上的介电材料层；
在所述石墨烯层结构的自身设置在所述绝缘区域上的部分上的源极接触件；
在所述介电材料层上并且在所述石墨烯层结构的自身设置在所述半导体区域上的部分上方的栅极接触件；以及
在所述基底表面的所述半导体区域上的漏极接触件。
18.根据权利要求17所述的石墨烯晶体管，能够通过根据权利要求1至16中任一项所述的方法获得。
19.一种器件，包括根据权利要求17或权利要求18所述的石墨烯晶体管。
CN202111142930.7A 2020-09-28 2021-09-28 石墨烯晶体管和制造石墨烯晶体管的方法 Pending CN114284349A (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
GB2015321.9 2020-09-28
GB2015321.9A GB2599150B (en) 2020-09-28 2020-09-28 A graphene transistor and method of manufacturing a graphene transistor
GB2017408.2A GB2599173B (en) 2020-09-28 2020-11-03 A method of manufacturing a transistor
GB2017408.2 2020-11-03

Publications (1)

Publication Number Publication Date
CN114284349A true CN114284349A (zh) 2022-04-05

Family

ID=77838767

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202111142930.7A Pending CN114284349A (zh) 2020-09-28 2021-09-28 石墨烯晶体管和制造石墨烯晶体管的方法

Country Status (3)

Country Link
US (4) US11545558B2 (zh)
EP (1) EP3975260A1 (zh)
CN (1) CN114284349A (zh)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2585842B (en) * 2019-07-16 2022-04-20 Paragraf Ltd A method of making graphene structures and devices
US11374105B2 (en) * 2020-03-31 2022-06-28 Taiwan Semiconductor Manufacturing Co., Ltd. Nanosheet device with dipole dielectric layer and methods of forming the same
US11545558B2 (en) * 2020-09-28 2023-01-03 Paragraf Limited Method of manufacturing a transistor
CN115274365A (zh) * 2022-07-31 2022-11-01 山东云海国创云计算装备产业创新中心有限公司 一种制作mems开关器件的方法、装置、设备及可读介质

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102157548A (zh) * 2011-02-15 2011-08-17 复旦大学 一种基于石墨烯层的晶体管
CN102468333A (zh) * 2010-10-29 2012-05-23 中国科学院微电子研究所 一种石墨烯器件及其制造方法
CN103715259A (zh) * 2012-10-09 2014-04-09 三星电子株式会社 包括石墨烯沟道的隧穿场效应晶体管
US20150214304A1 (en) * 2014-01-28 2015-07-30 Sungkyunkwan University Research & Business Foundation Graphene transistor having tunable barrier
US20170256667A1 (en) * 2016-03-02 2017-09-07 Gwangju Institute Of Science And Technology Graphene-semiconductor schottky junction photodetector of having tunable gain
CN111566046A (zh) * 2018-01-11 2020-08-21 帕拉格拉夫有限公司 制造石墨烯层结构的方法

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010062291A (ja) * 2008-09-03 2010-03-18 Sumco Corp 半導体基板及びその製造方法
WO2011031949A1 (en) * 2009-09-10 2011-03-17 Lockheed Martin Corporation Graphene nanoelectronic device fabrication
KR20110042952A (ko) * 2009-10-20 2011-04-27 삼성전자주식회사 레이저 광을 이용한 그라핀의 힐링방법 및 전자소자 제조방법
KR101878750B1 (ko) * 2010-06-18 2018-07-17 삼성전자주식회사 알칼리 금속 함유 단일층 그라펜 및 이를 포함하는 전기소자
US8344358B2 (en) * 2010-09-07 2013-01-01 International Business Machines Corporation Graphene transistor with a self-aligned gate
US8476617B2 (en) * 2011-02-18 2013-07-02 International Business Machines Corporation Graphene-containing semiconductor structures and devices on a silicon carbide substrate having a defined miscut angle
WO2014190352A1 (en) * 2013-05-24 2014-11-27 The University Of North Carolina At Charlotte Growth of semiconductors on hetero-substrates using graphene as an interfacial layer
KR102107537B1 (ko) * 2013-10-01 2020-05-07 삼성전자주식회사 반도체소자 및 그 제조방법
KR102128526B1 (ko) * 2013-11-15 2020-06-30 삼성전자주식회사 분리된 정션 컨택을 갖는 그래핀 소자 및 그 제조 방법
US9324804B2 (en) * 2014-03-21 2016-04-26 Wisconsin Alumni Research Foundation Graphene-on-semiconductor substrates for analog electronics
KR102360025B1 (ko) * 2014-10-16 2022-02-08 삼성전자주식회사 비정질 탄소원자층의 형성방법 및 비정질 탄소원자층을 포함하는 전자소자
GB201514542D0 (en) 2015-08-14 2015-09-30 Thomas Simon C S A method of producing graphene
CN106952949B (zh) 2016-01-07 2019-12-03 中芯国际集成电路制造(上海)有限公司 石墨烯场效应晶体管及其形成方法
EP3206232A1 (en) 2016-02-12 2017-08-16 Centre National de la Recherche Scientifique - CNRS - Method for obtaining a graphene-based fet, in particular a memory fet, equipped with an embedded dielectric element made by fluorination
US10283590B2 (en) 2016-07-06 2019-05-07 Taiwan Semiconductor Manufacturing Co., Ltd. Field-effect transistors having contacts to 2D material active region
US10586853B2 (en) * 2017-11-27 2020-03-10 International Business Machines Corporation Non-planar field effect transistor devices with wrap-around source/drain contacts
EP3683845A1 (en) * 2019-01-16 2020-07-22 Fundació Institut de Ciències Fotòniques An electronic device and a method for suppressing noise for an electronic device
KR102212999B1 (ko) * 2019-02-20 2021-02-05 충남대학교산학협력단 질소-도핑된 그래핀층을 활성층으로 포함하는 그래핀 기반의 tft
US11217709B2 (en) * 2019-05-03 2022-01-04 Gwangju Institute Of Science And Technology Graphene-semiconductor heterojunction photodetector and method of manufacturing the same
US11545558B2 (en) * 2020-09-28 2023-01-03 Paragraf Limited Method of manufacturing a transistor

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102468333A (zh) * 2010-10-29 2012-05-23 中国科学院微电子研究所 一种石墨烯器件及其制造方法
CN102157548A (zh) * 2011-02-15 2011-08-17 复旦大学 一种基于石墨烯层的晶体管
CN103715259A (zh) * 2012-10-09 2014-04-09 三星电子株式会社 包括石墨烯沟道的隧穿场效应晶体管
US20150214304A1 (en) * 2014-01-28 2015-07-30 Sungkyunkwan University Research & Business Foundation Graphene transistor having tunable barrier
US20170256667A1 (en) * 2016-03-02 2017-09-07 Gwangju Institute Of Science And Technology Graphene-semiconductor schottky junction photodetector of having tunable gain
CN111566046A (zh) * 2018-01-11 2020-08-21 帕拉格拉夫有限公司 制造石墨烯层结构的方法

Also Published As

Publication number Publication date
US12119388B2 (en) 2024-10-15
US20220102525A1 (en) 2022-03-31
US20220102526A1 (en) 2022-03-31
US11830925B2 (en) 2023-11-28
US20230098791A1 (en) 2023-03-30
US11545558B2 (en) 2023-01-03
EP3975260A1 (en) 2022-03-30
US12002870B2 (en) 2024-06-04
US20240063289A1 (en) 2024-02-22

Similar Documents

Publication Publication Date Title
US12119388B2 (en) Graphene transistor and method of manufacturing a graphene transistor
TWI809188B (zh) 形成二維材料層的方法、場效電晶體及其製造方法
EP2458620B1 (en) Fabrication of graphene electronic devices using step surface contour
US8084371B2 (en) Field effect transistors, methods of fabricating a carbon-insulating layer using molecular beam epitaxy and methods of fabricating a field effect transistor
KR102072580B1 (ko) 헥사고날 보론 니트라이드 박막의 제조 방법 및 이를 이용한 다층 구조의 제조 방법 및 스위칭 소자의 제조 방법
KR20100055098A (ko) 대면적 그래핀 층을 포함하는 전자 장치 및 이의 제조방법
KR20240162134A (ko) 그래핀 함유 적층체
GB2599150A (en) A graphene transistor and method of manufacturing a graphene transistor
TWI856391B (zh) 製造電子裝置前驅物的方法
JP2023553733A (ja) 電子デバイス前駆体の製造方法
CN116724688A (zh) 生产石墨烯电子器件前体的方法
JPWO2005091377A1 (ja) 有機薄膜を有する基板及びそれを用いたトランジスタ並びにそれらの製造方法
TWI849742B (zh) 電晶體及製造電晶體之方法
TWI842006B (zh) 石墨烯基板及其形成方法
TWI871652B (zh) 熱穩定之含石墨烯積層
TWI877599B (zh) 含石墨烯積層物
CN117678054A (zh) 石墨烯基板及其形成方法
TW202401864A (zh) 熱穩定之含石墨烯積層
WO2006125826A1 (en) Electrically conducting nanowires

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination