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CN114284260A - 封装结构及制备方法 - Google Patents

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CN114284260A
CN114284260A CN202111496220.4A CN202111496220A CN114284260A CN 114284260 A CN114284260 A CN 114284260A CN 202111496220 A CN202111496220 A CN 202111496220A CN 114284260 A CN114284260 A CN 114284260A
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CN
China
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layer
prefabricated
redistribution
redistribution stack
stack layer
Prior art date
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Pending
Application number
CN202111496220.4A
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English (en)
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林耀剑
徐晨
刘硕
杨丹凤
周莎莎
陈雪晴
何晨烨
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JCET Group Co Ltd
Original Assignee
Jiangsu Changjiang Electronics Technology Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
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Abstract

本发明提供一种封装结构及制备方法，所述封装结构包括：下部封装体，设置于所述下部封装体上方的上部封装体，以及设置于所述下部封装体和所述上部封装体之间的第一重布线堆叠层，所述第一重布线堆叠层电性连接所述下部封装体和上部封装体；所述下部封装体包括第一预制重布线堆叠层和围绕所述第一预制重布线堆叠层周边的第一塑封层；其中，所述第一预制重布线堆叠层中至少一层第一预制导电层的最小线宽线距小于所述第一重布线堆叠层中至少一层第一导电层的最小线宽线距。

Description

封装结构及制备方法
技术领域
本发明属于半导体封装技术领域，特别关于一种封装结构及制备方法。
背景技术
高速运算和人工智能的快速发展，对半导体芯片、封装体的封装提出更高的要求，特别是对封装基板提出了更高的要求，通常需要封装基板具有更窄的线宽/线距、更好的电压降控制。而传统的层压基板布线的线宽/线距通常在15um/15um左右，已经越来越不能满足应用于高速运算和人工智能的电子元器件所需要的高密度封装的需求。
另外，传统的层压基板技术在1)堆叠介电材料的供应；2)制造周期；3)小于10um的线宽距布线以及埋入芯片的良率控制；4)层压基板厚度等方面均存在较大的困难。
因此，需要提出一种新的封装结构及制备方法，克服传统的层压基板因厚度、线宽线距等因素不能满足应用于高速运算和人工智能的电子元器件所需要的高密度封装的需求。
发明内容
本发明的目的在于提供一种封装结构及制备方法，用于克服传统的层压基板的缺陷，能够满足电子元器件所需要的高密度封装的需求，以及降低封装结构的体积。
为解决上述问题，本发明技术方案提供了一种封装结构，所述封装结构包括：下部封装体，设置于所述下部封装体上方的上部封装体，以及设置于所述下部封装体和所述上部封装体之间的第一重布线堆叠层，所述第一重布线堆叠层电性连接所述下部封装体和上部封装体；所述下部封装体包括第一预制重布线堆叠层和围绕所述第一预制重布线堆叠层周边的第一塑封层；其中，所述第一预制重布线堆叠层中至少一层第一预制导电层的最小线宽线距小于所述第一重布线堆叠层中至少一层第一导电层的最小线宽线距。
作为可选的技术方案，所述第一预制重布线堆叠层包括磁性薄膜层，所述磁性薄膜层层叠于所述第一预制重布线堆叠层中的第一基材层的上方，或者，所述磁性薄膜层层叠于所述第一预制重布线堆叠层中第一介电层的上方，其中，所述第一预制重布线堆叠层、所述磁性薄膜层以及所述第一重布线堆叠层构成所述封装结构的电感器。
作为可选的技术方案，所述上部封装体包括：设置于所述第一重布线堆叠层上方的互联芯片封装层，设置于所述互联芯片封装层上方的第二重布线堆叠层，以及，设置于所述第二重布线堆叠层上方的具有芯片和/或器件封装体的封装层；所述互联芯片封装层包括若干互联导通柱、互联芯片和第二塑封层，所述第二塑封层于所述第一重布线堆叠层上方塑封所述若干互联导通柱和所述互联芯片，每一互联导通柱的两端电性连接所述第一重布线堆叠层和所述第二重布线堆叠层；所述具有芯片和/或器件封装体的封装层包括芯片和/或器件封装体以及可选的第三塑封层，所述芯片和/或器件封装体倒装键合于所述第二重布线堆叠层上，所述第三塑封层塑封所述芯片和/或器件封装体于所述第二重布线堆叠层上方；其中，所述互联芯片正装键合于所述第一重布线堆叠层上，所述互联芯片朝向所述第二重布线堆叠层一侧的表面上包括互联重布线堆叠层，所述互联重布线堆叠层中至少一层导电层的最小线宽线距小于2μm，且所述互联重布线堆叠层还包括至少一个电容。
作为可选的技术方案，所述互联芯片内设有沟槽式电容。
作为可选的技术方案，所述互联芯片设有互联过孔，所述互联重布线堆叠层通过所述互联过孔与所述芯片本体靠近所述第一重布线堆叠层的连接焊盘电性连接，于所述第一重布线堆叠层。
作为可选的技术方案，还包括至少一个第一电容器和/或至少一个第二电容器；所述至少一个第一电容器埋设于所述第一预制重布线堆叠层内或者所述第一塑封层内，所述封装结构的厚度方向上，所述至少一个第一电容器位于所述上部封装体中的芯片和/或器件封装体的下方；所述至少一个第二电容器埋设于所述第二塑封层和/或第三塑封层内；其中，所述至少一个第一电容器和所述第一预制重布线堆叠层电性连接；所述至少一个第二电容器电性连接所述第一重布线堆叠层和/或所述第二重布线堆叠层。
作为可选的技术方案，还包括至少一个第一虚拟元件和/或至少一个第二虚拟元件；其中，所述至少一个第一虚拟元件设置于所述第一重布线堆叠层上方，且位于所述第一重布线堆叠层的角落或者周边；所述至少一个第二虚拟元件设置于所述第二重布线堆叠层上方，且位于所述第二重布线堆叠层的角落或者周边。
作为可选的技术方案，所述下部封装体还包括：复合中介块，所述复合中介块设置于所述下部封装体的边缘和/或角落，与所述第一塑封层相邻，所述复合中介块包括导电结构和包覆于所述导电结构外侧的介电包覆层，所述导电结构的一侧电性连接所述第一重布线堆叠层；其中，所述介电包覆层的热膨胀系数小于所述第一预制重布线堆叠层的热膨胀系数。
作为可选的技术方案，还包括电性连接的金属块和金属涂层；所述金属块埋设于所述上部封装体内，与所述上部封装体中的第二重布线堆叠层电性连接；所述金属涂层设置于所述上部封装体露出的表面上方，所述露出的表面远离所述下部封装体。
作为可选的技术方案，所述下部封装体还包括：第二预制重布线堆叠层，所述第二预制重布线堆叠层与所述第一预制重布线堆叠层相互层叠且电性连接；其中，所述第一塑封层塑封所述第一重布线堆叠层和所述第二预制重布线堆叠层；或者，所述下部封装体还包括底填材料层，所述底填材料层夹设于所述第一预制重布线堆叠层和所述第二预制重布线堆叠层之间，以使所述第一预制重布线堆叠层和所述第二预制重布线堆叠层重构成预制重布线堆叠层单元，所述第一塑封层塑封所述预制重布线堆叠层单元。
作为可选的技术方案，所述第一预制重布线堆叠层包括第一基材层和于所述第一基材层的一侧交替层叠的第一导电层和第一介电层；所述第一基材层内嵌设若干铜柱，所述若干铜柱的端部分别突出若干焊盘，所述若干焊盘上分别设有带锡帽的金属凸块或者锡球。
本发明还包括一种封装结构的制备方法，所述制备方法包括：提供第一预制重布线堆叠层，塑封所述第一预制重布线堆叠层，形成第一塑封层，构成下部封装体；于所述下部封装体的一侧形成第一重布线堆叠层，所述第一重布线堆叠层和所述第一预制重布线堆叠层电性连接；以及封装上部封装体于所述第一重布线堆叠层上方，获得封装结构；其中，所述第一预制重布线堆叠层中至少一层预制导电层的最小线宽线距小于所述第一重布线堆叠层中至少一层第一导电层的最小线宽线距，所述第一预制重布线堆叠层和所述第一重布线堆叠层构成所述封装结构的电压控制电路。
作为可选的技术方案，提供第一预制重布线堆叠层，塑封所述第一预制重布线堆叠层，形成第一塑封层，构成下部封装体的步骤包括：提供载板，所述载板上临时键合预先裁切成单粒且包括支撑板的若干所述第一预制重布线堆叠层；涂布第一塑封料至所述载板上，塑封所述第一预制重布线堆叠层，形成第一塑封层；自所述载板上分离所述第一塑封层和所述第一预制重布线堆叠层，获得所述下部封装体。
作为可选的技术方案，封装上部封装体于所述第一重布线堆叠层上方，获得封装结构的步骤包括：形成若干导电金属柱于所述第一重布线堆叠层上方；贴装互联芯片于所述第一重布线堆叠层上方，所述互联芯片远离第一重布线堆叠层的上方包括互联重布线堆叠层和若干连接凸块；塑封所述若干导电金属柱和所述互联芯片形成第二塑封层；减薄所述第二塑封层，以使所述若干导电金属柱和所述若干连接凸块露出；形成第二重布线堆叠层于所述第二塑封层上方，所述第二重布线堆叠层和所述若干金属柱和所述连接凸块电性连接；倒装键合芯片和/或器件封装体于所述第二重布线堆叠层上方；以及塑封芯片和/或器件封装体，形成第三塑封层。
作为可选的技术方案，还包括：薄化所述第一塑封层远离所述第一重布线堆叠层的一侧，以及移除所述支撑板，以使所述第一预制重布线堆叠层的若干焊盘露出；植入焊球或者金属凸块于所述若干焊盘上，所述焊球或者金属凸块与所述若干焊盘电性连接；以及薄化所述第三塑封层，以使芯片的背侧和/或器件封装体的背侧露出。
与现有技术相比，本发明提供一种封装结构及制备方法，封装结构的下部封装体包括第一预制重布线堆叠层和设置于第一预制重布线堆叠层上方的第一重布线堆叠层，第一预制重布线堆叠层中至少一层第一预制导电层的最小线宽线距小于第一重布线堆叠层中至少一层第一导电层的最小线宽线距。通过塑封单粒的预制重布线堆叠层制作重构基板，由于预制重布线堆叠层可以具有更窄的最小线宽线距，更薄的厚度，因此，能够有效满足高密度、封装体积小的封装要求。
以下结合附图和具体实施例对本发明进行详细描述，但不作为对本发明的限定。
附图说明
为了更清楚地说明本发明具体实施方式或现有技术中的技术方案，下面将对具体实施方式或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施方式，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本发明第一实施例中提供的封装结构的剖面示意图。
图2为本发明第二实施例中提供的封装结构的剖面示意图。
图3为本发明第三实施例中提供的封装结构的剖面示意图。
图4为本发明第四实施例中提供的封装结构的剖面示意图。
图5为本发明第五实施例中提供的封装结构的剖面示意图。
图6为本发明第六实施例中提供的封装结构的剖面示意图。
图7为本发明第七实施例中提供的封装结构的剖面示意图。
图8为本发明第八实施例中提供的封装结构的剖面示意图。
图9为本发明第九实施例中提供的封装结构的剖面示意图。
图10为本发明第十实施例中提供的封装结构的剖面示意图。
图11为具有支撑板的第一预制重布线堆叠层和载板临时键合的剖面示意图。
图12为在载板形成第一塑封层的剖面意图。
图13为解键合第一塑封层、第一预制重布线堆叠层和载板的剖面示意图。
图14为形成第一重布线堆叠层的剖面示意图。
图15为形成导通金属柱的剖面示意图。
图16为正装键合互联芯片至第一重布线堆叠层的剖面示意图。
图17为形成第二塑封层的剖面示意图。
图18为减薄第二塑封层以使导通金属柱露出的剖面示意图。
图19为形成第二重布线堆叠层的剖面示意图。
图20为倒装键合芯片和/或器件封装体至第二重布线堆叠层的剖面示意图。
图21为形成第三塑封层的剖面示意图。
图22为减薄第一塑封层以及解键合支撑板的剖面示意图。
图23为形成金属凸块至第一预制重布线堆叠层的导电层上的剖面示意图。
图24为减薄第三塑封层的背侧的剖面示意图。
图25为本发明提供的封装结构的制备方法的流程图。
具体实施方式
为了使本发明的目的、技术方案及优点更加清楚明白，下面结合实施例及附图，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅用以解释本发明，并不用于限定本发明。
在本发明的描述中，需要说明的是，术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。
本发明的目的之一在于提供一种封装结构，其包括下部封装体、上部封装体和设置于下部封装体和上部封装体之间的第一重布线堆叠层，第一重布线堆叠层电性连接下部封装体和上部封装体；其中，下部封装体包括第一预制重布线堆叠层和围绕第一预制重布线堆叠层周边的第一塑封层，第一预制重布线堆叠层中至少一层第一预制导电层的最小线宽线距小于第一重布线堆叠层中至少一层第一导电层的最小线宽线距。
通过塑封单粒的预制重布线堆叠层制作重构基板，由于预制重布线堆叠层可以具有更窄的线宽线距，更薄的厚度，因此，能够有效满足高密度、封装体积小的封装要求。
另外，在重构基板上进行再布线堆叠层制作，再布线堆叠层和重构基板内的预制重布线堆叠层相互层叠，其可以用作电压控制电路，例如电感器或电容器。其中，电感器或与电容器的结合在电路中主要起到滤波、振荡、延迟、陷波等作用，还有筛选信号、过滤噪声、稳定电流及抑制电磁波干扰等作用。此外，电感器还具有阻止交流电通过而让直流电顺利通过的特性。
进一步，上部封装体中包括用于垂直互联的互联导通柱、互联芯片、第二塑封层以及第二重布线堆叠层，其中，第二塑封层塑封互联导通柱和互联芯片，第二重布线堆叠层设置于第二塑封层上方，第一重布线堆叠层和第二重布线堆叠层通过互联导通柱垂直互联；互联芯片包括互联重布线堆叠层，其与第二重布线堆叠层电性连接；自下而上叠置的第一重布线堆叠层、互联重布线堆叠层、第二重布线堆叠层任意两者之间形成的电容、电感也可作为滤波器或者静电保护结构。
以下将结合图1至图9详细说明本发明提供的多种封装结构。
如图1所示，本发明第一实施例中提供一种封装结构100，包括下部封装体110、上部封装体120以及设置于下部封装体110和上部封装体120之间的第一重布线堆叠层130，第一重布线堆叠层130电性连接下部封装110和上部封装体120；下部封装体110包括第一预制重布线堆叠层111和围绕第一预制重布线堆叠层111周边的第一塑封层112；其中，第一预制重布线堆叠层111中至少一层第一预制导电层1112的最小线宽线距小于第一重布线堆叠层中的至少一层第一导电层131的最小线宽线距。
下部封装体110的厚度可以根据设计和工艺与结构需求调整在0.05mm至1.0mm之间。第一预制重布线堆叠层111中至少一层导电层和至少一层介电层，单层导电层的厚度可以根据设计和工艺与结构需求调整在0.5um至50um之间。单层介电层的厚度可以根据设计和工艺与结构需求调整在2um至60um之间。第一重布线堆叠层130中至少一层导电层和至少一层介电层，单层导电层的厚度可以根据设计和工艺与结构需求调整在0.5um至80um之间。单层介电层的厚度可以根据设计和工艺与结构需求调整在2um至60um之间。第一塑封层112的宽度可以根据设计和工艺与结构需求调整在0.5um至1.0mm之间。
在一较佳的实施方式中，第一预制导电层1112的最小线宽线距小于5μm；第一导电层131的最小线宽线距小于10μm。
如图1所示，第一预制重布线堆叠层111还包括第一基材层1111和第一介电层1113，第一基材层1111和第一介电层1113的材料可以选自相同或者不同的介电材料。其中，介电材料包括但不限于，带无机填料或玻璃纤维的高分子复合材料膜、聚酰亚胺、双马来酰亚胺三嗪(BT)树脂、环氧树脂、聚氨酯、苯并环丁烯(BCB)、高密度聚乙烯(HDPE)、强化玻璃纤维或无机填料中至少一种或者几种的组合。优选的，第一基材层1111的热膨胀系数小于第一介电层1113的热膨胀系数，以使第一预制重布线堆叠层具有一定的硬度能够忍受后续封装制程造成的不良影响，主要为克服翘曲。可选的，在第一预制重布线堆叠层111和第一塑封层112的表面形成额外的带填料的高分子复合材料阻焊层。
第一预制导电层1112由诸如带可选的粘结金属层Ti或TiW等的导电材料(如金属材料或合金或多层金属叠层)形成。第一预制导电层1112和第一介电层1113交替层叠于第一基材层1111的一侧，第一预制导电层1112之间通过形成在第一介电层1113内的第一过孔或盲孔1114导通，其中，第一过孔或盲孔1114内填充有诸如铜的导电材料。
继续参照图1，第一基材层1111内嵌设有多个铜柱1111a，第一基材层1111的外侧表面设有若干焊盘1111b(或者凸起1111b)，焊盘1111b上电性连接金属凸块140，金属凸块140例如是带锡帽的金属块或者锡球。
在一较佳的实施方式中，下部封装体110内还包括层叠在第一基材层1111或第一介电层1113上方的磁性薄膜层或埋容薄膜层(未图示)，磁性薄膜层或埋容薄膜层可以是图案化结构也可以是整面覆盖于第一基材层1111或第一介电层1113上方，其中，第一预制重布线堆叠层111、磁性薄膜层和第一重布线堆叠层130共同构成电感器，或与埋容薄膜层形成电容器，电感器或与电容器单独或共同用于起到滤波、振荡、延迟、陷波等作用，还有筛选信号、过滤噪声、稳定电流及抑制电磁波干扰等作用。较佳的，磁性薄膜层的磁性材料例如选自电镀或印刷烧结等工艺的镍铁合金或其它磁性合金或复合材料。举例的，磁性薄膜层或埋容薄膜层的厚度可选的在5um至150um变动。
继续参照图1，上部封装体120设置于第一重布线堆叠层130的上方，其包括：互联芯片封装层121，设置于互联芯片封装层121上方的第二重布线堆叠层122，设置预定第二重布线堆叠层122上方的具有芯片和/或器件封装体的封装层123。第二重布线堆叠层122中至少一层导电层和至少一层介电层，单层导电层的厚度可以根据设计和工艺与结构需求调整在0.5um至20um之间。单层介电层的厚度可以根据设计和工艺与结构需求调整在2um至30um之间。
互联芯片封装层121包括若干互联导通柱1211、互联或功能芯片1213和第二塑封层1212，第二塑封层1212于第一重布线堆叠层130上方塑封若干互联导通柱1211和互联或功能芯片1213；每一互联导通柱1211的两端分别电性连接第一重布线堆叠层130和第二重布线堆叠层122；互联或功能芯片1213正装键合于第一重布线堆叠层130上方，互联或功能芯片1213的底部和第一重布线堆叠层130之间设有第一正装贴合材料层1216，第一正装贴合材料层1216使得互联或功能芯片1213和第一重布线堆叠层130之间的固定连接更稳定，还可避免互联或功能芯片1213受湿气、振动等有害的操作环境的影响；正装贴合材料层1216依据互联或功能芯片1213的设计(如有无散热和背金设计)可以为绝缘或导电材料或复合材料。互联或功能芯片1213的顶部包括互联重布线堆叠层1214和位于其上方的连接凸块1215，连接凸块1215电性连接第二重布线堆叠层122；其中，互联重布线堆叠层1214中至少一层导电层的最小线宽线距小于2μm，且互联重布线堆叠层1214中还包括至少一个电容。
在一较佳的实施方式中，第二重布线堆叠层122中至少一层第二导电层的最小线宽线距小于10μm。
具有芯片和/或器件封装体的封装层123包括：芯片1231和/或器件封装体1231以及第三塑封层1232，芯片1231和/或器件封装体1231分别倒装键合在第二重布线堆叠层122上方与第二重布线堆叠层122电性连接；第三塑封层1232在第二重布线堆叠层122上方塑封芯片1231和/或器件封装体1231，第三塑封层1232围绕芯片和/或器件封装体1231周边设置，使得芯片和/或器件封装体1231的背侧自第三塑封层1232的前侧露出。第三塑封层1232的前侧例如是远离第二重布线堆叠层122的一侧。
另外，芯片1231和/或器件封装体1231和第二重布线堆叠层122之间填充第二底填材料层1233，避免芯片1231和/或器件封装体1231受湿气、振动等有害的操作环境的或应力影响。
如图1所示，封装结构100中自下而上叠置的第一重布线堆叠层130、互联重布线堆叠层1214和第二重布线堆叠层122中任意两两组合之间形成的电容、电感也可作为滤波器或者静电保护结构。
本实施例中，上部封装体120的各结构例如是在预先塑封的第一预制重布线堆叠层111形成的重构基板上方通过晶圆级封装或者板级封装中制作，但不以此为限。在本发明之后提供的第七实施例提供的封装结构中，上部封装体也可以是预先封装好的独立单元，当预制重布线堆叠层完成塑封形成重构基板，并在重构基板上制作第一重布线堆叠层之后，两个独立的单元相互装贴实现电性连接，而这种独立单元的堆叠连接有助于实现整体封装结构的良率提升。
如图2所示，本发明第二实施例中还提供一种封装结构200，其与封装结构100的区别在于，1)上部封装体120的互联或功能芯片1213内设有沟槽式电容201，沟槽式电容201用于去耦电压控制；2)下部封装体110的第一基材层1111内埋设有至少一个第一电容器202；优选的，在封装结构200的厚度方向上，第一电容器202层叠于芯片1231或器件封装体1231的下方，以更好的进行电压降控制；其中，第一电容器202例如是硅电容器；3)至少一个第一电容器202的数量例如是多个，多个第一电容器202沿着第一基材层1111的周边和/或角落布置，以避免第一预制重布线堆叠层111的翘曲。
此外，图2中与图1中相同的标号代表相同的元件具有相似的功能，不另赘述。
如图3所示，本发明第三实施例中还提供一种封装结构300，其与封装结构100相比，区别在于，下部封装体110还包括复合中介块301，其设置于下部封装体110的边缘和/或角落，与第一塑封层112相邻。其中，复合中介块301用于避免下部封装体110的翘曲。
复合中介块301包括导电结构302和包覆于导电结构302外侧的介电包覆层303，较佳的，介电包覆层303的热膨胀系数小于第一预制重布线堆叠层111的热膨胀系数。由于介电包覆层303的热膨胀系数较小，因此，可有效帮助封装结构300克服翘曲。
本实施例中，复合中介块301设置于第一塑封层112的外侧，但不以此为限。在本发明其他实施例中，复合中介块可以埋设于第一塑封层内，也可以设置于第一塑封层内侧和第一预制重布线堆叠层的相邻。
此外，图3中与图1中相同的标号代表相同的元件具有相似的功能，不另赘述。
如图4所示，本发明第四实施例中还提供一种封装结构400，其与封装结构100相比，区别在于，1)封装结构400中还包括：至少一个第一虚拟元件401，其固定于第一重布线堆叠层130的上方，用于辅助封装结构400克服翘曲和提高散热能力；其中，第一虚拟元件401可通过结合层402固定在第一重布线堆叠层130上方，第一虚拟元件401例如为虚拟硅片；优选的，第一虚拟元件401的数量为多个，其布置于第一重布线堆叠层130的边缘和/或角落；
2)封装结构400中还包括：电性连接的金属块403和金属涂层404，金属块403埋设于第三塑封层1232中，金属涂层404涂布于上部封装体120露出的表面上方，上部封装体120露出的表面远离下部封装体110；金属涂层404至少覆盖第三塑封层1232的部分上表面；其中，金属块403电性连接第二重布线堆叠层122中的第二导电层，将封装结构400内的静电荷朝向外部金属涂层404传导，避免静电荷累积在封装结构400的内部；另外，金属涂层404位于封装结构400的外侧并露出，还有助于提升封装结构400的散热；3)封装结构400还包括：至少一个第二电容器405，第二电容器405例如为器件电容；至少一个第二电容器405的数量为两个，两个第二电容器405其中之一埋设于第二塑封层1212中，两个第二电容器405其中之另一埋设于第三塑封层1232中；其中，至少一个第二电容器405的用于去耦控制电压降。
需要说明的是，在本发明其他实施例中，至少一个第二电容器也可以只埋设于第二塑封层或者第三塑封层中。
此外，图4中与图1中相同的标号代表相同的元件具有相似的功能，不另赘述。
如图5所示，本发明第五实施例中还提供一种封装结构500，其与封装结构100相比，区别在于，封装结构500还包括至少一个第一虚拟元件501和至少一个第二虚拟元件503，至少一个第一虚拟元件501通过结合层502固定于第一重布线堆叠层130的上方，至少一个第二虚拟元件503通过结合层504固定于第二重布线堆叠层122的上方，其中，至少一个第一虚拟元件501和至少一个第二虚拟元件503共同用于辅助封装结构500克服翘曲和提高散热能力。
本实施例中，第一虚拟元件501和第二虚拟元件503例如为虚拟硅片；优选的，第一虚拟元件501的数量和第二虚拟元件503的数量分别为多个，分别布置于第一重布线堆叠层130的边缘和/或角落以及第二重布线堆叠层122的边缘和/或角落。
如图5所示，第一虚拟元件501与第二塑封层1212相邻且设置于其外侧，第二虚拟元件503与第三塑封层1232相邻且设置于其外侧，其中，位于塑封层外侧的第一虚拟元件501和第二虚拟元件503均可与外界环境进行热传递，进而提升封装结构500散热能力。
封装结构500中，第二重布线堆叠层122上方未设置用于塑封芯片和/或器件封装体1231的第三塑封层。需知的是，在其他实施例中，也可以设置用于塑封芯片和/或器件封装体1231的第三塑封层。
另外，第一基材层1111的背面设置多个金属凸起140例如是多个锡球，并分别电性连接铜柱1111a。
此外，图5中与图1中相同的标号代表相同的元件具有相似的功能，不另赘述。
如图6所示，本发明第六实施例中还提供一种封装结构600，其与封装结构100相比，区别在于，封装结构600中还包括至少一个复合加强块和至少一个第二电容器604，至少一个复合加强块和至少一个第二电容器604分别设置于第二重布线堆叠层122的上方，并埋设于第三塑封层1232中。
复合加强块包括金属合金块601和包覆于金属合金块601外侧的金属镀层602，复合加强块通过结合层603固定于第二重布线堆叠层122上方。优选的，至少一个复合加强块设置于第二重布线堆叠层122的边缘和/或角落，用于辅助封装结构600克服翘曲和提高散热能力。
第二电容器604例如是硅电容芯片，其与第二重布线堆叠层122电性连接，用于去耦控制电压降。
此外，图6中与图1中相同的标号代表相同的元件具有相似的功能，不另赘述。
如图7所示，本发明第七实施例中还提供一种封装结构700，其与封装结构100的区别在于，1)封装结构700中具有芯片1231和/或器件封装体1231的封装层721和第二重布线堆叠层722在另一扇出型晶圆级封装或者板级封装中单独制作构成的预制上部封装体720；2)预制的上部封装体720的第二重布线堆叠层722的背侧设置金属凸块或者锡球，此金属凸块或者锡球与封装结构700中的互联芯片封装层730中的互联导通柱1211电性连接；3)预制的上部封装体720中，第二重布线堆叠层722的边缘和/或角落处设置第二虚拟元件704、第二电容器703，其中，第二虚拟元件704用于提供抑制翘曲，第二电容器703用于去耦控制电压降；4)封装结构700的第一重布线堆叠层130上方的设置至少一个第一虚拟元件701，其设置于第一重布线堆叠层130的边缘和/或角落，用于克服翘曲和增强散热。
本实施例中，封装结构700的制作过程大致包括：第一预制重布线堆叠层111完成塑封、第一重布线堆叠层130、互联导通柱1211以及互联或功能芯片1213制作后，先与预制的上部封装体720键合电性连接；最后，涂覆第二塑封料将互联导通柱1211、互联或功能芯片1213以及预制的上部封装体720共同塑封在第二塑封层731内。
其中，由于采用预制的上部封装体720、预制的下部封装体110，因此，可提升封装结构700的制作良率。
此外，图7中与图1中相同的标号代表相同的元件具有相似的功能，不另赘述。
如图8所示，本发明第八实施例中还提供一种封装结构800，其与封装结构100的区别在于，封装结构800中下部封装体810包括相互层叠的第一预制重布线堆叠层811和第二预制重布线堆叠层812，夹设于第一预制重布线堆叠层811和第二预制重布线堆叠层812之间的底填材料层814，塑封第一预制重布线堆叠层811、第二预制重布线堆叠层812和底填材料层814的第一塑封层813。
本实施例中，第一预制重布线堆叠层811、第二预制重布线堆叠层812和底填材料层814构成预制重布线堆叠层单元。
在一较佳的实施方式中，第一预制重布线堆叠层811凸出第一金属柱811a；第二预制重布线堆叠层812凸出第二金属柱812a，第一金属柱811a和第二金属柱812a通过锡金键合或者铜铜扩散直接键合进行电性连接。
在一较佳的实施方式中，第一预制重布线堆叠层811、第二预制重布线堆叠层812的结构可参照封装结构100中的第一预制重布线堆叠层111的结构说明，即，第一预制重布线堆叠层811、第二预制重布线堆叠层812均分别包括交替层叠的介电层、预制导电层，介电层中设有过孔，过孔中填充有金属，预制导电层通过过孔电性连接。
在一较佳的实施方式中，第一预制重布线堆叠层811和第二预制重布线堆叠层812的介电层均可设置磁性薄膜层，磁性薄膜层和位于其上下的重布线堆叠层共同形成电感器。
另外，第一塑封层813的外侧设置复合中介块801，其包括导电结构802和包覆于导电结构802外侧的介电包覆层803，较佳的，介电包覆层803的热膨胀系数小于第一预制重布线堆叠层811和第二预制重布线堆叠层812的热膨胀系数。由于介电包覆层803的热膨胀系数较小，因此，可有效帮助封装结构800克服翘曲。
封装结构800还包括埋设于的第一塑封层813内被动元件804、807、至少一个第一电容器806；被动元件804、807例如电感，其通过外层805电性连接于第一重布线堆叠层130，用于进行电压调节；在封装结构800的厚度方向，至少一个第一电容器806例如硅电容芯片，其层叠于芯片1231或者器件封装体1231的下方，用于更好的进行电压降控制。
本实施例中，采用双层的预制重布线堆叠层塑封重构，可增加预制重布线堆叠层之间的空间，以埋入较大尺寸的被动元件、电容器等。
此外，图8中与图1中相同的标号代表相同的元件具有相似的功能，不另赘述。
如图9所示，本发明第九实施例中还提供一种封装结构900，其与封装结构800的区别在于，1)封装结构900中，利用第一塑封料取代底填材料，即，第一塑封层913塑封相互层叠的第一预制重布线堆叠层911和第二预制重布线堆叠层912；2)互联或功能芯片1213内设有互联过孔1217，互联过孔1217内填充导通材料例如铜，互联重布线堆叠层1214通过互联过孔1217与互联或功能芯片1213底部的连接焊盘1218电性连接，连接焊盘1218与第一重布线堆叠层130的第一导电层131电性连接。
其中，连接焊盘1218和第一重布线堆叠层130的第一导电层131通过锡金键合或者铜铜扩散直接键合。
此外，图9中与图8中相同的标号代表相同的元件具有相似的功能，不另赘述。
如图10所示，本发明第十实施例中还提供一种封装结构3000，其与封装结构100的区别在于，封装结构3000中，第一预制重布线堆叠层111经第一塑封层112塑封后形成下部封装体110，下部封装体110上方设置第一重布线堆叠层130，其中，芯片1231和/或器件封装体1231倒装装贴于第一重布线堆叠层130上方，并与第一重布线堆叠层130电性连接。
其中，芯片1231和/或器件封装体1231和第一重布线堆叠层130之间填充有底填材料层1233。
可选的，于第一重布线堆叠层130的边缘和/或角落设置补强结构3001，补强结构3001例如采用高导热材料制作，一方面可以补强封装结构3000的整体强度；另一方面，可加强散热。进一步，可选的，于第一重布线堆叠层130上方还可设置塑封材料对芯片1231和/或器件封装体1231、补强结构3001进行塑封。
图10中与图1中其他相同的标号代表相同的元件，具有相似的功能，不另赘述。
如图25所示，本发明的目的之二在于提供一种封装结构的制作方法2000，其包括：
提供第一预制重布线堆叠层，塑封第一预制重布线堆叠层板，形成第一塑封层，构成下部封装体；
于下部封装体的一侧形成第一重布线堆叠层，第一重布线堆叠层和第一预制重布线堆叠层电性连接；以及
封装上部封装体于第一重布线堆叠层上方，获得封装结构；
其中，所述第一预制重布线堆叠层的最小线宽线距小于所述第一重布线堆叠层的最小线宽线距。
在一较佳的实施方式中，提供第一预制重布线堆叠层，塑封第一预制重布线堆叠层，形成第一塑封层，构成下部封装体的步骤包括：
提供载板，所述载板上临时键合预先裁切成单粒且包括支撑板的若干所述第一预制重布线堆叠层；涂覆第一塑封料至载板上，塑封第一预制重布线堆叠层，形成第一塑封层；自载板上分离第一塑封层和第一预制重布线堆叠层，获得下部封装体。
在一较佳的实施方式中，封装上部封装体于所述第一重布线堆叠层上方，获得封装结构的步骤包括：
形成若干导电金属柱于第一重布线堆叠层上方；贴装互联芯片于第一重布线堆叠层上方，互联芯片远离第一重布线堆叠层的上方包括互联重布线堆叠层和若干连接凸块；塑封若干导电金属柱和互联芯片形成第二塑封层；减薄第二塑封层，以使若干导电金属柱和若干连接凸块露出；形成第二重布线堆叠层于第二塑封层上方，第二重布线堆叠层和若干金属柱和连接凸块电性连接；倒装键合芯片和/或器件封装体于第二重布线堆叠层上方；以及塑封芯片和/或器件封装体，形成第三塑封层。
在一较佳的实施方式中，制备方法2000还包括：
薄化第一塑封层远离第一重布线堆叠层的一侧，以及移除所述支撑板，以使第一预制重布线堆叠层背侧的导电层露出；植入焊球或者金属凸块于若干焊盘上，焊球或者金属凸块与若干焊盘电性连接；以及薄化第三塑封层，以使芯片的背侧和/或器件封装体的背侧露出。
以下将以封装结构100为例，说明上述制备方法2000中各步骤的具体制作过程。
如图11至图13所示，形成下部封装体的制作过程包括：
提供载板1000，载板1000上设有临时键合层1001，例如临时键合胶；临时键合层1001上设有若干预先裁切成单粒的第一预制重布线堆叠层111(图11中仅绘示一粒)。其中，预先裁切成单粒的第一预制重布线堆叠层111包括支撑板1110。其中，第一预制重布线堆叠层111是利用晶圆级制作工艺在支撑板1110整面制作后，再被裁切成一定尺寸的单粒结构，即，裁切时，对第一预制重布线堆叠层111和支撑板1110一并被裁切。支撑板1110能够为封装结构的后续封装制程提供支撑，避免后续的封装工艺因第一预制重布线堆叠层111本身硬度低导致的封装良率下降的问题。
涂覆第一塑封料于载板1000一侧的表面上，第一塑封料覆盖第一预制重布线堆叠层111和临时键合层1001，待第一塑封料固化后形成第一塑封层112。
利用解键合工艺，第一塑封层112和第一预制重布线堆叠层111共同与载板1000上临时键合层1001分离，获得下部封装体110。
如图14所示，在下部封装体110未被第一塑封料覆盖的一侧表面制作第一重布线堆叠层130，第一重布线堆叠层130中第一导电层131通过第一过孔或盲孔1114与第一预制重布线堆叠层111中的第一预制导电层1112电性连接。
封装结构100中上部封装120为非预制的独立结构，参照图15至图18，首先在第一重布线堆叠层130上方制作互联芯片层121。
如图15所示，于第一重布线堆叠层130上方制作互联导通柱1211，互联导通柱1211的下端电性连接第一重布线堆叠层130中的第一导电层131。
如图16所示，使用第一正装贴合材料层1216正装键合互联或功能芯片1213至第一重布线堆叠层130上方。其中，互联或功能芯片1213远离第一重布线堆叠层130一侧的表面上包括互联重布线堆叠层1214和若干连接凸块1215。
如图17所示，涂覆第二塑封料于第一重布线堆叠层130上方，将若干互联导通柱1211和互联或功能芯片1213一并塑封，待第二塑封料固化形成第二塑封层1212，此时，互联或功能芯片1213埋入于第二塑封层1212中。
如图18所示，减薄第二塑封层1212的上表面(远离第一重布线堆叠层130的一侧)使得若干互联导通柱1211和若干连接凸块1215露出，至此互联芯片层121制作结束。
如图19所示，在互联芯片层121的上方制作第二重布线堆叠层122，若干互联导通柱1211和若干连接凸块1215分别与第二重布线堆叠层122电性连接。
如图20所示，倒装键合至少一个芯片1231和/或至少一个器件封装体1231至第二重布线堆叠层122的上方，芯片1231或器件封装体1231分别与第二重布线堆叠层122电性连接。
如图21所示，填充第二底填材料至第二重布线堆叠层122和芯片1231或器件封装体1231之间，形成底填材料层1233；以及，涂布第三塑封料至第二重布线堆叠层122上方，塑封芯片1231和/或器件封装体1231，第三塑封料经固化后形成第三塑封层1232。
如图22所示，减薄第一塑封层112远离第一重布线堆叠层130一侧，以及，解键合支撑板1110和第一预制重布线堆叠层111，以使第一预制重布线堆叠层111中的第一基材层1111露出；继续于，第一基材层1111的背侧制作若干焊盘1111b，焊盘1111b和第一基材层1111内嵌设有多个铜柱1111a电性连接。
如图23所示，于焊盘1111b上制作若干金属凸块140，金属凸块140例如是带锡帽的金属凸块。可选的，铜柱1111a可以直接作为焊盘，金属凸块140直接植球或键合于铜柱1111a的表面。在本发明其他实施例中，也可以于焊盘上植入若干焊球(锡球)。
如图24所示，减薄第三塑封层1232的上表面(远离第二重布线堆叠层122的一侧)，以使芯片1231或器件封装体1231的背侧露出。可选的，多金属叠层如Ti/Ni/Ag或Ti/Ni/Au沉积于芯片1231和塑封料以及可能的底填材料1233背面，以用于背部热界面材料的焊接，如铟片与散热片或散热盖的贴合。
其中，制作金属凸块140的过程中，芯片1231和/或器件封装体1231埋入第三塑封层1232内，避免外界环境对芯片1231和/或器件封装体1231不良影响，有助于良率提升。
对于本发明其他实施例中，封装结构的下部封装体例如是包括相互层叠且电性连接的第一预制重布线堆叠层和第二预制重布线堆叠层构成的基板单元，其中，第一预制重布线堆叠层、第二预制重布线堆叠层可在同一支撑板上预先制作；也可以是在不同的支撑板分别进行制作后，再相互键合后形成；其中，通过预先裁切包括支撑板的基板单元成单粒，再进行塑封重构成下部封装体，用于后续封装。
对于本发明其他实施例中，封装结构的上部封装体为预制的独立封装单元的，在第一预制重布线堆叠层完成塑封和第一重布线堆叠层制作后，上部封装体直接倒装键合于第一重布线堆叠层上即可获得对应的封装结构；或者，上部封装体只包括具有芯片和/或器件封装体的封装层和第二重布线堆叠层时，上部封装体直接倒装键合于互联芯片封装层的上方，上部封装体与互联导通柱电性连接，最后，形成塑封互联导通柱、互联芯片和上部封装体的第二塑封层，获得对应的封装结构。
本发明提供一种封装结构及制备方法，封装结构的下部封装体包括第一预制重布线堆叠层和设置于第一预制重布线堆叠层上方的第一重布线堆叠层，第一预制重布线堆叠层中至少一层第一预制导电层的线宽线距小于第一重布线堆叠层中至少一层第一导电层的线宽线距。通过塑封单粒的预制重布线堆叠层制作重构基板，由于预制重布线堆叠层可以具有更窄的线宽线距，更薄的厚度，因此，能够有效满足高密度、封装体积小的封装要求。
另外，在重构基板上进行再布线堆叠层制作，再布线堆叠层和重构基板内的预制重布线堆叠层相互层叠，其可以用作电压控制电路，例如电感器，实现封装结构起到滤波、振荡、延迟、陷波、筛选信号、过滤噪声、稳定电流及抑制电磁波干扰等作用。
本发明已由上述相关实施例加以描述，然而上述实施例仅为实施本发明的范例。此外，上面所描述的本发明不同实施方式中所涉及的技术特征只要彼此之间未构成冲突就可以相互结合。必需指出的是，本发明还可有其他多种实施例，在不背离本发明精神及其实质的情况下，熟悉本领域的技术人员可根据本发明作出各种相应的改变和变形，但这些相应的改变和变形都应属于本发明所附的权利要求的保护范围。

Claims (15)

1.一种封装结构，其特征在于，所述封装结构包括：
下部封装体，设置于所述下部封装体上方的上部封装体，以及设置于所述下部封装体和所述上部封装体之间的第一重布线堆叠层，所述第一重布线堆叠层电性连接所述下部封装体和上部封装体；
所述下部封装体包括第一预制重布线堆叠层和围绕所述第一预制重布线堆叠层周边的第一塑封层；
其中，所述第一预制重布线堆叠层中至少一层第一预制导电层的最小线宽线距小于所述第一重布线堆叠层中至少一层第一导电层的最小线宽线距。
2.根据权利要求1所述的封装结构，其特征在于，所述第一预制重布线堆叠层包括磁性薄膜层，所述磁性薄膜层层叠于所述第一预制重布线堆叠层中的第一基材层的上方，或者，所述磁性薄膜层层叠于所述第一预制重布线堆叠层中第一介电层的上方，其中，所述第一预制重布线堆叠层、所述磁性薄膜层以及所述第一重布线堆叠层构成所述封装结构的电感器。
3.根据权利要求1所述的封装结构，其特征在于，所述上部封装体包括：
设置于所述第一重布线堆叠层上方的互联芯片封装层，设置于所述互联芯片封装层上方的第二重布线堆叠层，以及，设置于所述第二重布线堆叠层上方的具有芯片和/或器件封装体的封装层；
所述互联芯片封装层包括若干互联导通柱、互联芯片和第二塑封层，所述第二塑封层于所述第一重布线堆叠层上方塑封所述若干互联导通柱和所述互联芯片，每一互联导通柱的两端电性连接所述第一重布线堆叠层和所述第二重布线堆叠层；
所述具有芯片和/或器件封装体的封装层包括芯片和/或器件封装体以及第三塑封层，所述芯片和/或器件封装体倒装键合于所述第二重布线堆叠层上，所述第三塑封层塑封所述芯片和/或器件封装体于所述第二重布线堆叠层上方；
其中，所述互联芯片正装键合于所述第一重布线堆叠层上，所述互联芯片朝向所述第二重布线堆叠层一侧的表面上包括互联重布线堆叠层，所述互联重布线堆叠层中至少一层导电层的最小线宽线距小于2μm，且所述互联重布线堆叠层还包括至少一个电容。
4.根据权利要求3所述的封装结构，其特征在于，所述互联芯片内设有沟槽式电容。
5.根据权利要求3所述的封装结构，其特征在于，所述互联芯片设有互联过孔，所述互联重布线堆叠层通过所述互联过孔与所述芯片本体靠近所述第一重布线堆叠层的连接焊盘电性连接，于所述第一重布线堆叠层。
6.根据权利要求3所述的封装结构，其特征在于，还包括至少一个第一电容器和/或至少一个第二电容器；
所述至少一个第一电容器埋设于所述第一预制重布线堆叠层内或者所述第一塑封层内，所述封装结构的厚度方向上，所述至少一个第一电容器位于所述上部封装体中的芯片和/或器件封装体的下方；
所述至少一个第二电容器埋设于所述第二塑封层和/或第三塑封层内；
其中，所述至少一个第一电容器和所述第一预制重布线堆叠层电性连接；所述至少一个第二电容器电性连接所述第一重布线堆叠层和/或所述第二重布线堆叠层。
7.根据权利要求3所述的封装结构，其特征在于，还包括至少一个第一虚拟元件和/或至少一个第二虚拟元件；
其中，所述至少一个第一虚拟元件设置于所述第一重布线堆叠层上方，且位于所述第一重布线堆叠层的角落或者周边；
所述至少一个第二虚拟元件设置于所述第二重布线堆叠层上方，且位于所述第二重布线堆叠层的角落或者周边。
8.根据权利要求1所述的封装结构，其特征在于，所述下部封装体还包括：
复合中介块，所述复合中介块设置于所述下部封装体的边缘和/或角落，与所述第一塑封层相邻，所述复合中介块包括导电结构和包覆于所述导电结构外侧的介电包覆层，所述导电结构的一侧电性连接所述第一重布线堆叠层；
其中，所述介电包覆层的热膨胀系数小于所述第一预制重布线堆叠层的热膨胀系数。
9.根据权利要求1所述的封装结构，其特征在于，还包括电性连接的金属块和金属涂层；所述金属块埋设于所述上部封装体内，与所述上部封装体中的第二重布线堆叠层电性连接；所述金属涂层设置于所述上部封装体露出的表面上方，所述露出的表面远离所述下部封装体。
10.根据权利要求1所述的封装结构，其特征在于，所述下部封装体还包括：第二预制重布线堆叠层，所述第二预制重布线堆叠层与所述第一预制重布线堆叠层相互层叠且电性连接；
其中，所述第一塑封层塑封所述第一重布线堆叠层和所述第二预制重布线堆叠层；或者，所述下部封装体还包括底填材料层，所述底填材料层夹设于所述第一预制重布线堆叠层和所述第二预制重布线堆叠层之间，以使所述第一预制重布线堆叠层和所述第二预制重布线堆叠层重构成预制重布线堆叠层单元，所述第一塑封层塑封所述预制重布线堆叠层单元。
11.根据权利要求1所述的封装结构，其特征在于，所述第一预制重布线堆叠层包括第一基材层和于所述第一基材层的一侧交替层叠的第一导电层和第一介电层；所述第一基材层内嵌设若干铜柱，所述若干铜柱的端部分别突出若干焊盘，所述若干焊盘上分别设有带锡帽的金属凸块或者锡球。
12.一种封装结构的制备方法，其特征在于，所述制备方法包括：
提供第一预制重布线堆叠层，塑封所述第一预制重布线堆叠层，形成第一塑封层，构成下部封装体；
于所述下部封装体的一侧形成第一重布线堆叠层，所述第一重布线堆叠层和所述第一预制重布线堆叠层电性连接；以及
封装上部封装体于所述第一重布线堆叠层上方，获得封装结构；
其中，所述第一预制重布线堆叠层中至少一层预制导电层的最小线宽线距小于所述第一重布线堆叠层中至少一层第一导电层的最小线宽线距，所述第一预制重布线堆叠层和所述第一重布线堆叠层构成所述封装结构的电压控制电路。
13.根据权利要求12所述的封装结构的制备方法，其特征在于，提供第一预制重布线堆叠层，塑封所述第一预制重布线堆叠层，形成第一塑封层，构成下部封装体的步骤包括：
提供载板，所述载板上临时键合预先裁切成单粒且包括支撑板的若干所述第一预制重布线堆叠层；
涂布第一塑封料至所述载板上，塑封所述第一预制重布线堆叠层，形成第一塑封层；
自所述载板上分离所述第一塑封层和所述第一预制重布线堆叠层，获得所述下部封装体。
14.根据权利要求13所述的封装结构的制备方法，其特征在于，封装上部封装体于所述第一重布线堆叠层上方，获得封装结构的步骤包括：
形成若干导电金属柱于所述第一重布线堆叠层上方；
贴装互联芯片于所述第一重布线堆叠层上方，所述互联芯片远离第一重布线堆叠层的上方包括互联重布线堆叠层和若干连接凸块；
塑封所述若干导电金属柱和所述互联芯片形成第二塑封层；
减薄所述第二塑封层，以使所述若干导电金属柱和所述若干连接凸块露出；
形成第二重布线堆叠层于所述第二塑封层上方，所述第二重布线堆叠层和所述若干金属柱和所述连接凸块电性连接；
倒装键合芯片和/或器件封装体于所述第二重布线堆叠层上方；以及
塑封芯片和/或器件封装体，形成可选的第三塑封层。
15.根据权利要求14中所述的封装结构的制备方法，其特征在于，还包括：
薄化所述第一塑封层远离所述第一重布线堆叠层的一侧，以及移除所述支撑板，以使所述第一预制重布线堆叠层的若干焊盘露出；
植入焊球或者金属凸块于所述若干焊盘上，所述焊球或者金属凸块与所述若干焊盘电性连接；以及
薄化所述第三塑封层，以使芯片的背侧和/或器件封装体的背侧露出。
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