CN114120905A - 显示基板及其制备方法、显示装置 - Google Patents

Abstract

本公开实施例提供了一种显示基板及其制备方法、显示装置。显示基板包括交替设置的多个像素电路区和多个栅极电路区，像素电路区包括至少一个单元行，单元行包括多个电路单元，至少一个电路单元包括像素驱动电路以及与所述像素驱动电路连接的数据信号线和扫描信号线，栅极电路区包括至少一级栅极驱动电路，所述栅极驱动电路包括至少一个输出晶体管和与所述输出晶体管连接的时钟信号线，所述数据信号线在显示基板平面上的正投影与所述时钟信号线在显示基板平面上的正投影没有交叠，所述第一方向和第二方向交叉。本公开通过在显示区域交替设置像素电路区和栅极电路区，有效减小了显示装置的边框宽度，实现显示装置的窄边框。

Description

显示基板及其制备方法、显示装置

技术领域

本文涉及但不限于显示技术领域，具体涉及一种显示基板及其制备方法、显示装置。

背景技术

有机发光二极管(Organic Light Emitting Diode，简称OLED)和量子点发光二极管(Quantum-dot Light Emitting Diodes，简称QLED)为主动发光显示器件，具有自发光、广视角、高对比度、低耗电、极高反应速度、轻薄、可弯曲和成本低等优点。随着显示技术的不断发展，以OLED或QLED为发光器件、由薄膜晶体管(Thin Film Transistor，简称TFT)进行信号控制的显示装置已成为目前显示领域的主流产品。

随着显示技术的发展，消费者对显示产品显示品质的要求越来越高，极窄边框成为显示产品发展的新趋势，因此边框窄化是本领域亟待解决的技术问题。

发明内容

以下是对本文详细描述的主题的概述。本概述并非是为了限制权利要求的保护范围。

本公开示例性实施例所要解决的技术问题是，提供一种显示基板及其制备方法、显示装置，以实现显示装置的窄边框。

一方面，本公开提供了一种显示基板，包括沿着第二方向交替设置的多个像素电路区和多个栅极电路区，至少一个像素电路区包括至少一个单元行，所述单元行包括沿着第一方向依次设置的多个电路单元，至少一个电路单元包括像素驱动电路以及与所述像素驱动电路连接的数据信号线和扫描信号线，至少一个栅极电路区包括至少一级栅极驱动电路，所述栅极驱动电路包括至少一个输出晶体管和与所述输出晶体管连接的时钟信号线，所述数据信号线在显示基板平面上的正投影与所述时钟信号线在显示基板平面上的正投影没有交叠，所述第一方向和第二方向交叉。

在示例性实施方式中，至少一个栅极电路区中，所述栅极驱动电路包括多个晶体管和与所述多个晶体管对应连接的多条时钟信号线，多条时钟信号线在显示基板平面上的正投影没有交叠且相互之间没有连接。

在示例性实施方式中，至少一个像素电路区包括沿着所述第二方向依次设置的k个单元行，至少一个栅极电路区包括沿着所述第二方向依次设置的k级栅极驱动电路，k为大于或等于2的正整数。

在示例性实施方式中，至少一个栅极电路区包括沿着所述第二方向依次设置的第n级栅极驱动电路和第n+1级栅极驱动电路，所述第n级栅极驱动电路远离所述第n+1级栅极驱动电路一侧的像素电路区至少包括第n单元行，所述第n+1级栅极驱动电路远离所述第n级栅极驱动电路一侧的像素电路区至少包括第n+1单元行，所述第n级栅极驱动电路被配置为驱动所述第n单元行的像素驱动电路，所述第n+1级栅极驱动电路被配置为驱动所述第n+1单元行的像素驱动电路，n为大于或等于1的正整数。

在示例性实施方式中，所述第n单元行中的像素驱动电路与所述第n+1单元行中的像素驱动电路相对于第一基准线镜像对称，所述第一基准线为在第二方向上平分所述栅极电路区且沿着所述第一方向延伸的直线。

在示例性实施方式中，至少一个像素电路区包括沿着所述第二方向依次设置的第m单元行和第m+1单元行，所述第m单元行远离所述第m+1单元行一侧的栅极电路区至少包括第m级栅极驱动电路，所述第m+1单元行远离所述第m单元行一侧的栅极电路区至少包括第m+1级栅极驱动电路，所述第m级栅极驱动电路被配置为驱动所述第m单元行的像素驱动电路，所述第m+1级栅极驱动电路被配置为驱动所述第m+1单元行的像素驱动电路，m为大于或等于2的正整数。

在示例性实施方式中，所述第m单元行中的像素驱动电路与所述第m+1单元行中的像素驱动电路相对于第二基准线镜像对称，所述第二基准线为在第二方向上平分所述像素电路区且沿着所述第一方向延伸的直线。

在示例性实施方式中，至少一个栅极驱动电路包括沿着所述第一方向依次设置的第一输出晶体管组、第二输出晶体管组和第三输出晶体管组，所述第一输出晶体管组与输入时钟信号的第一引线连接，所述第二输出晶体管组与输入时钟信号的第二引线连接，所述第三输出晶体管组与输入时钟信号的第三引线连接，所述第一引线、第二引线和第三引线在显示基板平面上的正投影没有交叠且相互之间没有连接。

在示例性实施方式中，所述第一输出晶体管组包括两个第一输出晶体管，两个第一输出晶体管相对于所述第一引线镜像对称；所述第二输出晶体管组包括两个第二输出晶体，两个第二输出晶体相对于所述第二引线镜像对称；所述第三输出晶体管组包括两个第三输出晶体管，两个第三输出晶体管相对于所述第三引线镜像对称。

在示例性实施方式中，所述第一输出晶体管、第二输出晶体管和第三输出晶体管的结构和尺寸相同。

在示例性实施方式中，至少一个栅极电路区包括沿着所述第二方向依次设置的第n级栅极驱动电路和第n+1级栅极驱动电路；所述第n级栅极驱动电路中，第一输出晶体管组的输入端与输入第一时钟信号的第一时钟第一引线连接，所述第二输出晶体管组的输入端与输入第一时钟信号的第一时钟第二引线连接，所述第三输出晶体管组的输入端与输入第一时钟信号的第一时钟第三引线连接；所述第n+1级栅极驱动电路中，第一输出晶体管组的输入端与输入第二时钟信号的第二时钟第一引线连接，所述第二输出晶体管组的输入端与输入第二时钟信号的第二时钟第二引线连接，所述第三输出晶体管组的输入端与输入第二时钟信号的第二时钟第三引线连接。

在示例性实施方式中，所述第n+1级栅极驱动电路的第一输出晶体管组设置在所述第n级栅极驱动电路的第一输出晶体管组第一方向的一侧，所述第n级栅极驱动电路的第二输出晶体管组设置在所述第n+1级栅极驱动电路的第一输出晶体管组第一方向的一侧，所述第n+1级栅极驱动电路的第二输出晶体管组设置在所述第n级栅极驱动电路的第二输出晶体管组第一方向的一侧，所述第n级栅极驱动电路的第三输出晶体管组设置在所述第n+1级栅极驱动电路的第二输出晶体管组第一方向的一侧，所述第n+1级栅极驱动电路的第三输出晶体管组设置在所述第n级栅极驱动电路的第三输出晶体管组第一方向的一侧。

在示例性实施方式中，所述第n级栅极驱动电路中，所述第一输出晶体管组、第二输出晶体管组和第三输出晶体管组的输出端均与所述像素电路区中第n单元行的扫描信号线连接；所述第n+1级栅极驱动电路中，所述第一输出晶体管组、第二输出晶体管组和第三输出晶体管组的输出端均与所述像素电路区中第n+1单元行的扫描信号线连接。

在示例性实施方式中，在垂直于显示基板的平面上，所述显示基板包括在基底上依次设置的多个导电层，所述数据信号线和所述时钟信号线同层设置。

另一方面，本公开还提供了一种显示装置，包括前述的显示基板。

又一方面，本公开还提供了一种显示基板的制备方法。所述显示基板包括沿着第二方向交替设置的多个像素电路区和多个栅极电路区；所述制备方法包括：

在所述像素电路区形成至少一个单元行，在所述栅极电路区形成至少一级栅极驱动电路；所述单元行包括沿着第一方向依次设置的多个电路单元，至少一个电路单元包括像素驱动电路以及与所述像素驱动电路连接的数据信号线和扫描信号线，至少一个栅极电路区包括至少一级栅极驱动电路，所述栅极驱动电路包括至少一个输出晶体管和与所述输出晶体管连接的时钟信号线，所述数据信号线在显示基板平面上的正投影与所述时钟信号线在显示基板平面上的正投影没有交叠，所述第一方向和第二方向交叉。

本公开实施例提供了一种显示基板及其制备方法、显示装置，通过在显示区域交替设置像素电路区和栅极电路区，像素电路区设置像素驱动电路，栅极电路区设置栅极驱动电路，有效减小了显示装置的边框宽度，实现显示装置的窄边框。通过采用纵向布局多个时钟信号线，多个时钟信号线与数据信号线没有交叠，消除了数据信号线噪声，降低了时钟信号线的总体负载，最大限度地提高了显示品质和显示质量。

在阅读并理解了附图和详细描述后，可以明白其他方面。

附图说明

附图用来提供对本公开技术方案的理解，并且构成说明书的一部分，与本公开的实施例一起用于解释本公开的技术方案，并不构成对本公开技术方案的限制。

图1为一种显示装置的结构示意图；

图2为一种显示基板的平面结构示意图；

图3为一种显示基板中显示区域的剖面结构示意图；

图4为一种显示区域中驱动结构层的平面结构示意图；

图5为一种显示区域中发光结构层的平面结构示意图；

图6为一种像素驱动电路的等效电路示意图；

图7为一种边框区域的平面结构示意图；

图8为一种栅极驱动装置的结构示意图；

图9为一种栅极驱动电路的等效电路示意图；

图10为本公开示例性实施例一种显示区域的平面结构示意图；

图11为本公开实施例一种像素驱动电路和GOA电路的排布示意图；

图12为本公开实施例一种GOA电路中第三区域的平面结构示意图；

图13为本公开实施例一种像素驱动电路的平面结构示意图；

图14a至图14d为本公开实施例形成半导体层图案后的示意图；

图15a至图15d为本公开实施例形成第一导电层图案后的示意图；

图16a至图16d为本公开实施例形成第二导电层图案后的示意图；

图17a至图17d为本公开实施例形成第四绝缘层图案后的示意图；

图18a至图18d为本公开实施例形成第三导电层图案后的示意图。

附图标记说明:

11—第一有源层； 12—第二有源层； 13—第三有源层；

14—第四有源层； 15—第五有源层； 21—第一扫描信号线；

22—第二扫描信号线； 23—第三扫描信号线； 24—发光控制线；

25—电源连接线； 26—第一极板； 31—初始连接线；

32—第二极板； 41—第一连接电极； 42—第二连接电极；

43—第三连接电极； 44—第四连接电极； 45—第五连接电极；

46—第六连接电极； 47—第一电源线； 48—数据信号线；

49—参考信号线； 50—初始信号线； 100—显示区域；

100A—像素电路区； 100B—栅极电路区； 101—基底；

102—驱动结构层； 103—发光结构层； 104—封装层；

111—第十一有源层； 112—第十二有源层； 113A—第一输出有源层；

113B—第二输出有源层； 113C—第三输出有源层； 114—第十四有源层；

115—第十五有源层； 116—第十六有源层； 117—第十七有源层；

118—第十八有源层； 119—第十九有源层； 120—第二十有源层；

121—第二十一有源层； 200—绑定区域； 211—第十一栅电极线；

212—第十二栅电极线； 213—第十三栅电极线； 214—第十四栅电极线；

215—第十五栅电极线； 216—第十六栅电极线； 217—第十七栅电极线；

218—第十八栅电极线； 219—第十九栅电极线； 220—第二十栅电极线；

221—第二十一栅电极线； 233—第三极板； 235—第五极板；

241—第一连接线； 242—第二连接线； 243—第三连接线；

244—第四连接线； 300—边框区域； 310—电路区；

311—第十一连接线； 312—第十二连接线； 313—第十三连接线；

314—第十四连接线； 315—第十五连接线； 316—第十六连接线；

317—第十七连接线； 320—隔断区； 324—第四极板；

326—第六极板； 330—切割区； 401—第一信号输入线；

402—第二信号输入线； 403—复位信号线； 404—使能信号线；

405—低电压电源线； 406/408—第一控制线； 407/409—第二控制线；

421—第二十一连接线； 422—第二十二连接线； 423—第二十三连接线；

424—第二十四连接线； 425—第二十五连接线； 426—第二十六连接线；

427—第二十七连接线； 428—第二十八连接线； 429—第二十九连接线；

430—第三十连接线； 431—第三十一连接线； 432—第三十二连接线；

433—第三十三连接线； 434—第三十四连接线； 435—第三十五连接线；

436—第三十六连接线； 437—第三十七连接线； 438—第三十八连接线；

439—第三十九连接线； 440—第四十连接线； 441—第四十一连接线；

451—第一输出电极； 452—第二输出电极； 453—第三输出电极；

501/601—第一引线； 502/602—第二引线； 503/603—第三引线。

具体实施方式

为使本公开的目的、技术方案和优点更加清楚明白，下文中将结合附图对本公开的实施例进行详细说明。注意，实施方式可以以多个不同形式来实施。所属技术领域的普通技术人员可以很容易地理解一个事实，就是方式和内容可以在不脱离本公开的宗旨及其范围的条件下被变换为各种各样的形式。因此，本公开不应该被解释为仅限定在下面的实施方式所记载的内容中。在不冲突的情况下，本公开中的实施例及实施例中的特征可以相互任意组合。

本公开中的附图比例可以作为实际工艺中的参考，但不限于此。例如：沟道的宽长比、各个膜层的厚度和间距、各个信号线的宽度和间距，可以根据实际需要进行调整。显示基板中像素的个数和每个像素中子像素的个数也不是限定为图中所示的数量，本公开中所描述的附图仅是结构示意图，本公开的一个方式不局限于附图所示的形状或数值等。

本说明书中的“第一”、“第二”、“第三”等序数词是为了避免构成要素的混同而设置，而不是为了在数量方面上进行限定的。

在本说明书中，为了方便起见，使用“中部”、“上”、“下”、“前”、“后”、“竖直”、“水平”、“顶”、“底”、“内”、“外”等指示方位或位置关系的词句以参照附图说明构成要素的位置关系，仅是为了便于描述本说明书和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本公开的限制。构成要素的位置关系根据描述各构成要素的方向适当地改变。因此，不局限于在说明书中说明的词句，根据情况可以适当地更换。

在本说明书中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解。例如，可以是固定连接，或可拆卸连接，或一体地连接；可以是机械连接，或电连接；可以是直接相连，或通过中间件间接相连，或两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本公开中的具体含义。

在本说明书中，晶体管是指至少包括栅电极、漏电极以及源电极这三个端子的元件。晶体管在漏电极(漏电极端子、漏区域或漏电极)与源电极(源电极端子、源区域或源电极)之间具有沟道区域，并且电流能够流过漏电极、沟道区域以及源电极。注意，在本说明书中，沟道区域是指电流主要流过的区域。

在本说明书中，第一极可以为漏电极、第二极可以为源电极，或者第一极可以为源电极、第二极可以为漏电极。在使用极性相反的晶体管的情况或电路工作中的电流方向变化的情况等下，“源电极”及“漏电极”的功能有时互相调换。因此，在本说明书中，“源电极”和“漏电极”可以互相调换，“源端”和“漏端”可以互相调换。

在本说明书中，“电连接”包括构成要素通过具有某种电作用的元件连接在一起的情况。“具有某种电作用的元件”只要可以进行连接的构成要素间的电信号的授受，就对其没有特别的限制。“具有某种电作用的元件”的例子不仅包括电极和布线，而且还包括晶体管等开关元件、电阻器、电感器、电容器、其它具有各种功能的元件等。

在本说明书中，“平行”是指两条直线形成的角度为-10°以上且10°以下的状态，因此，也包括该角度为-5°以上且5°以下的状态。另外，“垂直”是指两条直线形成的角度为80°以上且100°以下的状态，因此，也包括85°以上且95°以下的角度的状态。

在本说明书中，“膜”和“层”可以相互调换。例如，有时可以将“导电层”换成为“导电膜”。与此同样，有时可以将“绝缘膜”换成为“绝缘层”。

本说明书中三角形、矩形、梯形、五边形或六边形等并非严格意义上的，可以是近似三角形、矩形、梯形、五边形或六边形等，可以存在公差导致的一些小变形，可以存在导角、弧边以及变形等。

本公开中的“约”，是指不严格限定界限，允许工艺和测量误差范围内的数值。

图1为一种显示装置的结构示意图。如图1所示，显示装置可以包括时序控制器、数据驱动器、扫描驱动器、发光驱动器和像素阵列，时序控制器分别与数据驱动器、扫描驱动器和发光驱动器连接，数据驱动器分别与多个数据信号线(D1到Dn)连接，扫描驱动器分别与多个扫描信号线(S1到Sm)连接，发光驱动器分别与多个发光信号线(E1到Eo)连接。像素阵列可以包括多个子像素Pxij，i和j可以是自然数，至少一个子像素Pxij可以包括电路单元和与电路单元连接的发光器件，电路单元可以包括至少一个像素驱动电路，像素驱动电路分别与扫描信号线、数据信号线和发光信号线连接。在示例性实施方式中，时序控制器可以将适合于数据驱动器的规格的灰度值和控制信号提供到数据驱动器，可以将适合于扫描驱动器的规格的时钟信号、扫描起始信号等提供到扫描驱动器，可以将适合于发光驱动器的规格的时钟信号、发射停止信号等提供到发光驱动器。数据驱动器可以利用从时序控制器接收的灰度值和控制信号来产生将提供到数据信号线D1、D2、D3、……和Dn的数据电压。例如，数据驱动器可以利用时钟信号对灰度值进行采样，并且以像素行为单位将与灰度值对应的数据电压施加到数据信号线D1至Dn，n可以是自然数。扫描驱动器可以通过从时序控制器接收时钟信号、扫描起始信号等来产生将提供到扫描信号线S1、S2、S3、……和Sm的扫描信号。例如，扫描驱动器可以将具有导通电平脉冲的扫描信号顺序地提供到扫描信号线S1至Sm。例如，扫描驱动器可以被构造为GOA电路的形式，并且可以以在时钟信号的控制下顺序地将以导通电平脉冲形式提供的扫描起始信号传输到下一级电路的方式产生扫描信号，m可以是自然数。发光驱动器可以通过从时序控制器接收时钟信号、发射停止信号等来产生将提供到发光信号线E1、E2、E3、……和Eo的发射信号。例如，发光驱动器可以将具有截止电平脉冲的发射信号顺序地提供到发光信号线E1至Eo。例如，发光驱动器可以被构造为GOA电路的形式，并且可以以在时钟信号的控制下顺序地将以截止电平脉冲形式提供的发射停止信号传输到下一级电路的方式产生发射信号，o可以是自然数。

图2为一种显示基板的平面结构示意图。如图2所示，在示例性实施方式中，显示基板可以包括显示区域100和位于显示区域100外侧的边缘区域，边缘区域可以包括位于显示区域100一侧的绑定区域200和位于显示区域100其它侧的边框区域300。在示例性实施方式中，显示区域100可以包括以矩阵方式排布的多个子像素，绑定区域200可以至少包括隔离坝和将多个子像素的信号线连接至外部驱动装置的绑定电路，边框区域300可以至少包括隔离坝、向多个子像素的电路单元传输扫描信号和发光信号的栅极驱动电路(Gate Driveron Array，简称GOA)和向多个子像素传输电压信号的电源线，绑定区域200和边框区域300的隔离坝形成环绕显示区域100的环形结构。

图3为一种显示基板中显示区域的剖面结构示意图。如图3所示，在垂直于显示基板的平面上，显示基板可以包括设置在基底101上的驱动结构层102、设置在驱动结构层102远离基底一侧的发光结构层103以及设置在发光结构层103远离基底一侧的封装层104。

在示例性实施方式中，基底101可以是柔性基底，或者可以是刚性基底。驱动结构层102可以包括多个电路单元，至少一个电路单元可以包括像素驱动电路以及与像素驱动电路连接的多条信号线，像素驱动电路可以包括多个晶体管和存储电容，图3中仅以一个电路单元包括一个驱动晶体管102A和一个存储电容102B为例进行示意。发光结构层103可以包括多个子像素，至少一个子像素可以包括阳极、像素定义层、有机发光层和阴极，阳极通过过孔与驱动晶体管102A的漏电极连接，有机发光层与阳极连接，阴极与有机发光层连接，有机发光层在阳极和阴极驱动下出射相应颜色的光线。封装层104可以包括叠设的第一封装层、第二封装层和第三封装层，第一封装层和第三封装层可以采用无机材料，第二封装层可以采用有机材料，第二封装层设置在第一封装层和第三封装层之间，可以保证外界水汽无法进入发光结构层103。

在示例性实施方式中，有机发光层可以包括发光层(EML)，以及如下任意一层或多层：空穴注入层(HIL)、空穴传输层(HTL)、电子阻挡层(EBL)、空穴阻挡层(HBL)、电子传输层(ETL)和电子注入层(简称EIL)。在示例性实施方式中，所有子像素的空穴注入层、空穴传输层和电子阻挡层可以是连接在一起的共通层，所有子像素的空穴阻挡层、电子传输层和电子注入层可以是连接在一起的共通层，相邻子像素的发光层和电子阻挡层可以有少量的交叠，或者可以是隔离的。

图4为一种显示区域中驱动结构层的平面结构示意图。如图4所示，在平行于显示基板的平面内，驱动结构层可以包括多个电路单元Q，至少一个电路单元Q可以包括扫描信号线、数据信号线、发光信号线和像素驱动电路，像素驱动电路可以分别与扫描信号线、数据信号线和发光信号线连接，像素驱动电路被配置为在扫描信号线和发光信号线的控制下，接收数据信号线传输的数据电压，输出相应的电流。在示例性实施方式中，沿着第一方向X依次排布的多个电路单元Q可以称为单元行，沿着第二方向Y依次排布的多个电路单元Q可以称为单元列，多个单元行和多个单元列构成矩阵方式排布的电路单元阵列，第一方向X与第二方向Y交叉。

图5为一种显示区域中发光结构层的平面结构示意图。如图5所示，在平行于显示基板的平面内，发光结构层可以包括出射第一颜色光线的第一发光器件P1、出射第二颜色光线的第二发光器件P2和出射第三颜色光线的第三发光器件P3。在示例性实施方式中，第一发光器件P1可以是出射红色光线的红色发光器件，形成红色子像素(R)，第二发光器件P2可以是出射蓝色光线的蓝色发光器件，形成蓝色子像素(B)，第三发光器件P3可以是出射绿色光线的绿色发光器件，形成绿色子像素(G)。

在示例性实施方式中，红色子像素、蓝色子像素和绿色子像素可以组成一个像素单元P。子像素的形状可以是矩形状、菱形、五边形或六边形，三个子像素可以采用水平并列、竖直并列或品字等方式排列。在示例性实施方式中，像素单元可以包括四个子像素，四个子像素可以采用水平并列、竖直并列、正方形或钻石形等方式排列，本公开在此不做限定。

在示例性实施方式中，沿着第一方向X依次排布的多个发光器件可以称为像素行，沿着第二方向Y依次排布的多个发光器件可以称为像素列，多个像素行和多个像素列构成矩阵方式排布的像素阵列。

在示例性实施方式中，本公开中所说的子像素是指按照发光器件划分的区域，本公开中所说的电路单元是指按照像素驱动电路划分的区域。在示例性实施方式中，子像素与电路单元两者的位置可以是对应的，或者，子像素与电路单元两者的位置可以是不对应的，本公开在此不做限定。

图6为一种像素驱动电路的等效电路示意图。在示例性实施方式中，像素驱动电路可以是3T1C、4T1C、5T1C、5T2C、6T1C、7T1C或8T1C结构。如图6所示，像素驱动电路可以包括5个晶体管(第一晶体管T1到第五晶体管T5)和1个存储电容C，像素驱动电路分别与9个信号线(数据信号线D、第一扫描信号线S1、第二扫描信号线S2、第三扫描信号线S3、发光信号线E、初始信号线INIT、参考电压线REF、第一电源线VDD和第二电源线VSS)连接。

在示例性实施方式中，存储电容C的第一端与第一节点N1连接，存储电容C的第二端与第二节点N2连接，存储电容C被配置为保持在一帧发光周期内第一节点N1的电压。

第一晶体管T1的控制极与第一节点N1连接，第一晶体管T1的第一极与第二晶体管T2的第二极连接，第一晶体管T1的第二极与第二节点N2连接。

第二晶体管T2的控制极与发光控制线E连接，第二晶体管T2的第一极与第一电源线VDD连接，第二晶体管T2的第二极与第一晶体管T1的第一极连接。

第三晶体管T3的控制极与第二扫描信号线S2连接，第三晶体管T3的第一极与参考电压线REF连接，第三晶体管T3的第二极与第一节点N1连接。

第四晶体管T4的控制极与第一扫描信号线S1连接，第四晶体管T4的第一极与数据信号线D连接，第四晶体管T4的第二极与第一节点N1连接。

第五晶体管T5的控制极与第三扫描信号线S3连接，第五晶体管T5的第一极与初始信号线INIT连接，第五晶体管T5的与第二节点N2连接，第五晶体管T5被配置为对发光器件进行初始化。

发光器件的第一极与第二节点N2连接，发光器件的第二极与第二电源线VSS连接。发光器件OLED被配置为响应第一晶体管T1的第二极的电流而发出相应亮度的光。在示例性实施方式中，发光器件可以是OLED，或者可以是QLED。

第一节点N1分别与第一晶体管T1的控制极、第三晶体管T3的第二极、第四晶体管T4的第二极和存储电容C的第一端连接，第二节点N2分别与第五晶体管T5的第二极、存储电容C的第二端和发光器件OLED的第一极连接。

在示例性实施方式中，第一电源线VDD的信号为持续提供高电平信号，第二电源线VSS的信号为低电平信号。

在示例性实施方式中，第一晶体管T1到第五晶体管T5可以是P型晶体管，或者可以是N型晶体管。像素驱动电路中采用相同类型的晶体管可以简化工艺流程，减少显示面板的工艺难度，提高产品的良率。在一些可能的实现方式中，第一晶体管T1到第五晶体管T5可以包括P型晶体管和N型晶体管。第一晶体管T1为驱动晶体管，除第一晶体管T1之外的其他晶体管均为开关晶体管。

在示例性实施方式中，第一晶体管T1到第五晶体管T5可以采用低温多晶硅薄膜晶体管，或者可以采用氧化物薄膜晶体管，或者可以采用低温多晶硅薄膜晶体管和氧化物薄膜晶体管。低温多晶硅薄膜晶体管的有源层采用低温多晶硅(Low Temperature Poly-Silicon，简称LTPS)，氧化物薄膜晶体管的有源层采用氧化物半导体(Oxide)。低温多晶硅薄膜晶体管具有迁移率高、充电快等优点，氧化物薄膜晶体管具有漏电流低等优点，将低温多晶硅薄膜晶体管和氧化物薄膜晶体管集成在一个显示基板上，形成低温多晶氧化物(LowTemperature Polycrystalline Oxide，简称LTPO)显示基板，可以利用两者的优势，可以实现低频驱动，可以降低功耗，可以提高显示品质。

在示例性实施方式中，图6所示的像素驱动电路的工作过程可以包括：

第一阶段(初始化阶段)，第三扫描信号线S3输入导通信号，第一扫描信号线S1、第二扫描信号线S2和发光信号线E输入断开信号。第三扫描信号线S3的导通信号使第五晶体管T5导通，第二节点N2的电位为初始信号线INIT输入的初始电压，对OLED的第一极进行初始化(复位)，清空其内部的预存电压，完成初始化，确保OLED不发光。

第二阶段(补偿阶段)，第二扫描信号线S2输入导通信号，第一扫描信号线S1、第三扫描信号线S3和发光信号线E输入断开信号。第二扫描信号线S2的导通信号使第三晶体管T3导通，第一节点N1的电位为REF输入的参考电压V_ref，存储电容C保持第一节点N1和第二节点N2的电压值之差。由于V_ref为高电平使得第一晶体管T1导通，并且由于第一电容C1能保持第一节点N1和第二节点N2的电压值之差，使得下一阶段开始时第一晶体管T1就处于导通状态，为进行阈值补偿做准备。

第三阶段(写入阶段)，第一扫描信号线S1输入导通信号，第二扫描信号线S2、第三扫描信号线S3和发光信号线E输入断开信号。第一扫描信号线S1的导通信号使第四晶体管T4导通，数据信号线D向第一节点N1提供数据电压Vdata，第一节点N1的电压值从Vref跳变至Vdata，在存储电容的自举作用下，第二节点N2的电压值跳变至Vref-Vth+(Vdata-Vref)*a，其中，a为取决与存储电容的电容值的常数。

第四阶段(发光阶段)，发光控制线E输入导通信号，第一扫描信号线S1、第二扫描信号线S2和第三扫描信号线S3输入断开信号。发光控制线E的导通信号使第二晶体管T2导通，第一电源线VDD输入的电源电压经过导通的第二晶体管T2和第一晶体管T1输出到发光器件OLED的第一极，驱动OLED发光。

根据驱动晶体管T1得到饱和时的电流公式可以得到流经发光元件OLED的驱动电流I_OLED满足

I_OLED＝K(V_GS–V_th)²

＝K(Vdata-(Vref-Vth+(Vdata-Vref)*a)–V_th)²

＝K((1-a)*(V_data-V_ref))²

其中，K为与第一晶体管T1的工艺参数和几何尺寸有关的固定常数。

由上述电流公式的推导结果可以看出，在发光阶段，第一晶体管T1输出的驱动电流与数据信号端上的信号有关，不受第一晶体管T1的阈值电压和有机发光二极管OLED的阳极电压的影响，从而消除了第一晶体管T1的阈值电压和有机发光二极管OLED的阳极电压对驱动电流的影响，进而确保了显示装置的显示亮度均匀，提高了整个显示装置的显示效果。

图7为一种边框区域的平面结构示意图，为图2中C区域的放大图。如图7所示，在平行于显示基板的平面内，显示基板可以包括显示区域100和位于显示区域100至少一侧的边框区域300，边框区域300可以包括沿着远离显示区域方向依次设置的电路区310、隔断区320和切割区330。

在示例性实施方式中，显示区域100可以包括多个电路单元和多个发光器件，每个电路单元中设置有像素驱动电路，多个发光器件与多个电路单元中的像素驱动电路对应连接，像素驱动电路被配置为向所连接的发光器件输出电流，使发光器件发出相应亮度的光。

在示例性实施方式中，电路区310可以至少包括栅极驱动装置，栅极驱动装置可以与显示区域100中多个电路单元的像素驱动电路连接，向显示区域输出扫描信号和发光控制信号。

在示例性实施方式中，隔断区320可以至少包括电源线、隔离坝和裂缝坝等，电源线可以沿着平行于显示区域边缘的方向延伸，与显示区域中电路单元的第二电源线VSS连接，隔离坝可以沿着平行于显示区域边缘的方向延伸，隔离坝被配置为对封装层中的有机层进行阻挡，以防止有机层流向切割区，裂缝坝被配置为避免切割过程影响显示基板的膜层结构。

在示例性实施方式中，切割区330可以至少包括切割槽，切割槽被配置为制备完成所有膜层后使得切割设备沿着切割槽进行切割。

在示例性实施方式中，栅极驱动装置可以包括级联的多个GOA电路，GOA电路将时钟信号转换成开启/关断电压，分别输出到显示区域，每级GOA电路通常与一个电路单元中的扫描信号线和发光信号线连接，通过各个GOA电路依序轮流输出开启电压，实现对显示区域中多个单元行的逐行扫描。

图8为一种栅极驱动装置的结构示意图。在示例性实施方式中，栅极驱动装置可以包括多个级联的栅极驱动电路(GOA电路)。如图8所示，栅极驱动装置可以包括第一级GOA电路、第二级GOA电路、第三级GOA电路、……，第一级GOA电路可以根据初始信号线STV提供的初始信号、时钟信号线CLK/CLKB提供的时钟信号和信号输入线CN/CNB提供的电压信号等产生提供给显示区域第一单元行中像素驱动电路的扫描信号OUT1。第i级GOA电路可以根据第i-1级GOA电路产生的扫描信号OUTi-1、时钟信号线CLK/CLKB提供的时钟信号和信号输入线CN/CNB提供的电压信号等产生提供给显示区域第i单元行中像素驱动电路的扫描信号OUTi，i为大于1的正整数。

图9为一种GOA电路的等效电路示意图。在示例性实施方式中，GOA电路可以包括多个晶体管和多个电容。如图9所示，GOA电路可以包括11个晶体管(第十一晶体管T11到第二十一晶体管T21)和2个电容C1和C2，GOA电路分别与10个信号线(使能信号线EN、低电压电源线VGL和信号输出线OUT连接。

在示例性实施方式中，以第n级GOA电路为例，第一电容C1的第一端与上拉节点PU连接，第一电容C1的第二端与本级信号输出端OUT_n连接，第二电容C2的第一端与下拉节点PD连接，第二电容C2的第二端与低电压电源线VGL连接。

第十一晶体管T11的控制极与上一级输出信号线OUT_n-1连接，第十一晶体管T11的第一极与第一信号输入线CN连接，第十一晶体管T11的第二极与上拉节点PU连接，上一级的输出信号线OUT_n-1可以作为本级GOA电路的第一控制线。

第十二晶体管T12的控制极与下一级输出信号线OUT_n+1连接，第十二晶体管T12的第一极与上拉节点PU连接，第十二晶体管T12的第二极与第二信号输入线CNB连接，下一级输出信号线OUT_n+1可以作为本级GOA电路的第二控制线。

第十三晶体管T13的控制极与上拉节点PU连接，第十三晶体管T13的第一极与第一时钟信号线CLK连接，第十三晶体管T13的第二极与本级信号输出端OUT_n连接，本级信号输出端OUT_n可以作为本级GOA电路的信号输出线。

第十四晶体管T14的控制极与下拉节点PD连接，第十四晶体管T14的第一极与本级信号输出端OUT_n连接，第十四晶体管T14的第二极与低电压电源线VGL连接。

第十五晶体管T15的控制极与下拉节点PD连接，第十五晶体管T15的第一极与上拉节点PU连接，第十五晶体管T15的第二极与低电压电源线VGL连接。

第十六晶体管T16的控制极与上拉节点PU连接，第十六晶体管T16的第一极与下拉节点PD连接，第十六晶体管T16的第二极与低电压电源线VGL连接。

第十七晶体管T17的控制极和第一极与第二时钟信号线CLKB连接，第十七晶体管T17的第二极与下拉节点PD连接。

第十八晶体管T18的控制极与本级信号输出端OUT_n连接，第十八晶体管T18的第一极与下拉节点PD连接，第十八晶体管T18的第二极与低电压电源线VGL连接。

第十九晶体管T19的控制极和第一极与使能信号线EN连接，第十九晶体管T19的第二极与本级信号输出线OUT_n连接。

第二十晶体管T20的控制极与使能信号线EN连接，第二十晶体管T20的第一极与下拉节点PD连接，第二十晶体管T20的第二极与低电压电源线VGL连接。

第二十一晶体管T21的控制极与复位信号线RST连接，第二十一晶体管T21的第一极与上拉节点PU连接，第二十一晶体管T21的第二极与低电压电源线VGL连接。

在示例性实施方式中，在第一时钟信号线CLK的电平为有效电平时，第二时钟信号线CLKB的电平为无效电平，在第二时钟信号线CLKB的电平为有效电平时，第一时钟信号线CLK的电平为无效电平，低电压电源线VGL持续提供低电平信号。

在示例性实施方式中，第一时钟信号线CLK有效电平信号的脉冲持续时间与第二时钟信号线CLKB有效电平信号的脉冲持续时间可以相等。

在示例性实施方式中，第十一晶体管T11至第二十一晶体管T21可以均为N型薄膜晶体管，或者可以均为P型薄膜晶体管，可以统一工艺流程，能够减少工艺制程，有助于提高产品的良率。考虑到低温多晶硅薄膜晶体管的漏电流较小，第十一晶体管T11至第二十一晶体管T21可以为低温多晶硅薄膜晶体管，薄膜晶体管可以采用底栅结构或者采用顶栅结构，只要能够实现开关功能即可。

以图9所示第n级GOA电路包括N型的第十一晶体管T11至第二十一晶体管T21为例，GOA电路的工作过程可以包括显示阶段和触控阶段。

在显示阶段，第n级GOA电路的工作过程可以包括：

第一阶段(输入阶段)，上一级的输出信号线OUT_n-1(第一控制线)、第一信号输入线CN和第二时钟信号线CLKB的输入信号为高电平信号，第一时钟信号线CLK的输入信号为低电平信号。上一级的输出信号线OUT_n-1输入的高电平信号使第十一晶体管T11导通，将上拉节点PU的电平拉高，对第一电容C1进行充电。由于第一时钟信号线CLK的输入信号为低电平信号，因此本阶段本级信号输出端OUT_n没有输出信号。虽然第二时钟信号线CLKB的输入信号为高电平信号使第十七晶体管T17导通，下拉节点PD被拉高，但是，由于上拉节点PU升高，第十六晶体管T16导通，下拉节点PD的电位被低电压电源线VGL拉低。由于本级信号输出端OUT_n的输出信号的电平为低电平，第十八晶体管T18截止，下拉节点PD的电平保持低电平。

第二阶段(输出阶段)，第一时钟信号线CLK的输入信号为高电平信号，上一级的输出信号线OUT_n-1(第一控制线)和第二时钟信号线CLKB的输入信号为低电平信号。上一级的输出信号线OUT_n-1输入的低电平信号使第十一晶体管T11截止，在第一电容C1的自举作用下，使得上拉节点PU的电平继续被拉高，上拉节点PU的高电平使第十三晶体管T13导通，本级信号输出端OUT输出第一时钟信号线CLK的高电平信号，使得本级信号输出端OUT_n的输出信号为高电平，上拉节点PU的电平的升高，提高了第十三晶体管T13的导通能力，保证了像素充电能力。第二时钟信号线CLKB输入的低电平信号使第十七晶体管T17截止，上拉节点PU的高电平仍使第十六晶体管T16导通，本级信号输出端OUT_n的高电平使第十八晶体管T18导通，因而下拉节点PD被拉低到低电压电源线VGL的低电平。下拉节点PD的低电平使第十四晶体管T14和第十五晶体管T15截止，上拉节点PU和本级信号输出端OUT_n的信号的电平不会被拉低，能够保证本级GOA电路的正常输出。

第三阶段(复位阶段)，下一级输出信号线OUT_n+1(第二控制线)、复位信号线RST和第二时钟信号线CLKB的输入信号为高电平信号，第二信号输入线CNB和第一时钟信号线CLK的输入信号为低电平信号。下一级输出信号线OUT_n+1输入的高电平信号使第十二晶体管T12导通，上拉节点PU的电平被拉低到第二信号输入线CNB的低电平。复位信号线RST输入的高电平信号使第二十一晶体管T21导通，上拉节点PU的电平被拉低到低电压电源线VGL的低电平。由于上拉节点PU的电平被拉低，第十三晶体管T13和第十六晶体管T16截止，本级信号输出端OUT_n没有输出。第二时钟信号线CLKB输入的高电平信号使第十七晶体管T17导通，下拉节点PD被拉高，对第二电容C2进行充电，下拉节点PD的电平为高电平。由于本级信号输出端OUT_n的低电平和上拉节点PU的低电平使得第十六晶体管T16和第十八晶体管T18截止，下拉节点PD的电平不会被拉低。由于下拉节点PD的高电平，使得第十四晶体管T14和第十五晶体管T15导通，可以进一步拉低上拉节点PU和本级信号输出端OUT_n的电平，以降低噪声。

在触控阶段，使能信号线EN输入持续高电平信号，第十九晶体管T19和第二十晶体管T20持续导通，VGL的信号写入下拉节点PD，第十四晶体管T14和第十五晶体管T15截止，不会影响上拉节点PU和本级信号输出端OUT_n的信号。

目前，随着显示装置的分辨率逐渐提高，且为了确保边框区域的信赖性和功能性，现有显示装置的边框宽度约为1mm左右。分辨率(Pixels Per Inch，简称PPI)是指单位面积所拥有像素的数量，可以称为像素密度，PPI数值越高，代表显示装置能够以越高的密度显示画面，画面的细节就越丰富。由于分辨率提高不仅需要增加边框区域中栅极驱动电路的数量，进而增加栅极驱动电路的占用面积，而且需要增加边框区域中电源线的宽度，以降低电源线的阻抗和压降，保证显示亮度均一性，因此在边框区域设置栅极驱动电路的结构减小边框的难度很大。

为了有效减小显示装置的边框宽度，实现显示装置的窄边框，本公开示例性实施例提供了一种将栅极驱动电路设置在显示区域内(Gate Driver In AA，简称GIA)的显示基板。在示例性实施方式中，显示基板可以包括显示区域，显示区域可以包括沿着第二方向交替设置的多个像素电路区和多个栅极电路区，至少一个像素电路区可以包括至少一个单元行，单元行可以包括沿着第一方向依次设置的多个电路单元，至少一个电路单元可以包括像素驱动电路以及与像素驱动电路连接的数据信号线和扫描信号线，至少一个栅极电路区可以包括至少一级栅极驱动电路，栅极驱动电路可以包括至少一个输出晶体管和与输出晶体管连接的时钟信号线，数据信号线在显示基板平面上的正投影与时钟信号线在显示基板平面上的正投影没有交叠，第一方向和第二方向交叉。

在示例性实施方式中，至少一个栅极电路区中，栅极驱动电路可以包括多个晶体管和与多个晶体管对应连接的多条时钟信号线，多条时钟信号线在显示基板平面上的正投影没有交叠且相互之间没有连接。

在示例性实施方式中，至少一个像素电路区可以包括沿着第二方向依次设置的k个单元行，至少一个栅极电路区可以包括沿着第二方向依次设置的k级栅极驱动电路，k为大于或等于2的正整数。例如，k可以等于2，形成2个单元行+2级栅极驱动电路的结构。又如，k可以等于4，形成4个单元行+4级栅极驱动电路的结构。

在示例性实施方式中，至少一个栅极电路区可以包括沿着所述第二方向依次设置的第n级栅极驱动电路和第n+1级栅极驱动电路，所述第n级栅极驱动电路远离所述第n+1级栅极驱动电路一侧的像素电路区至少包括第n单元行，所述第n+1级栅极驱动电路远离所述第n级栅极驱动电路一侧的像素电路区至少包括第n+1单元行，所述第n级栅极驱动电路被配置为驱动所述第n单元行的像素驱动电路，所述第n+1级栅极驱动电路被配置为驱动所述第n+1单元行的像素驱动电路，n为大于或等于1的正整数。

在示例性实施方式中，至少一个像素电路区可以包括沿着所述第二方向依次设置的第m单元行和第m+1单元行，所述第m单元行远离所述第m+1单元行一侧的栅极电路区至少包括第m级栅极驱动电路，所述第m+1单元行远离所述第m单元行一侧的栅极电路区至少包括第m+1级栅极驱动电路，所述第m级栅极驱动电路被配置为驱动所述第m单元行的像素驱动电路，所述第m+1级栅极驱动电路被配置为驱动所述第m+1单元行的像素驱动电路，m为大于或等于2的正整数。

图10为本公开示例性实施例一种显示区域的平面结构示意图。如图10所示，在示例性实施方式中，显示区域可以包括M个像素电路区100A和M-1个栅极电路区100B，每个像素电路区100A和每个栅极电路区100B可以均为沿着第一方向X延伸的条形状，多个像素电路区100A和多个栅极电路区100B可以沿着第二方向Y交替设置。

在示例性实施方式中，第一像素电路区和第M像素电路区可以包括一个单元行，第二像素电路区至第(M-1)像素电路区可以均包括两个单元行。

在示例性实施方式中，第一像素电路区可以包括第一单元行，第二像素电路区可以包括沿着第二方向Y依次设置第二单元行和第三单元行，第三像素电路区可以包括沿着第二方向Y依次设置第四单元行和第五单元行，……，第(M-1)像素电路区可以包括沿着第二方向Y依次设置第[(2M-1)-2]单元行和第[(2M-1)-1]单元行，第M像素电路区可以包括第(2M-2)单元行。

在示例性实施方式中，每个栅极电路区100B可以包括两级GOA电路，第一栅极电路区可以包括沿着第二方向Y依次设置第一级GOA电路和第二级GOA电路，第二栅极电路区可以包括沿着第二方向Y依次设置第三级GOA电路和第四级GOA电路，第三栅极电路区可以包括沿着第二方向Y依次设置第五级GOA电路和第六级GOA电路，……，第(M-1)栅极电路区可以包括沿着第二方向Y依次设置第[(2M-1)-1]级GOA电路和第(2M-1)级GOA电路。

在示例性实施方式中，第一栅极电路区的两级GOA电路被配置为分别向第一像素电路区和第二像素电路区的电路单元输出扫描信号，第二栅极电路区的两级GOA电路分别被配置为向第二像素电路区和第三像素电路区的电路单元输出扫描信号，……，第(M-1)栅极电路区的两级GOA电路被配置分别为向第(M-1)像素电路区和第M像素电路区的电路单元输出扫描信号。

在示例性实施方式中，第一栅极电路区中的第一级GOA电路被配置为向第一像素电路区中第一单元行的像素驱动电路输出扫描信号，第一栅极电路区中的第二级GOA电路被配置为向第二像素电路区中第二单元行的像素驱动电路输出扫描信号；第二栅极电路区中的第三级GOA电路被配置为向第二像素电路区中第三单元行的像素驱动电路输出扫描信号，第二栅极电路区中的第四级GOA电路被配置为向第三像素电路区中第四单元行的像素驱动电路输出扫描信号；……；第(M-1)栅极电路区中的第[(2M-1)-1]级GOA电路被配置为向第(M-1)像素电路区中第[(2M-1)-1]单元行的像素驱动电路输出扫描信号，第(M-1)栅极电路区中的第(2M-1)级GOA电路被配置为向第M像素电路区中第(2M-2)单元行单元行的像素驱动电路输出扫描信号。

图11为本公开示例性实施例一种像素驱动电路和GOA电路的排布示意图，示意了沿着第二方向Y依次设置第n-1单元行、第n单元行、第n级GOA电路、第n+1级GOA电路、第n+1单元行和第n+2单元行的结构。如图11所示，包括第n级GOA电路和第n+1级GOA电路的栅极电路区可以位于两个像素电路区之间，栅极电路区第二方向Y一侧的像素电路区可以包括第n-1单元行和第n单元行，栅极电路区第二方向Y的反方向一侧的像素电路区可以包括第n+1单元行和第n+2单元行，形成两级GOA电路设置在两个单元行之间的结构。

在示例性实施方式中，每级GOA电路可以为沿着第一方向X延伸的条形状，每个单元行可以包括沿着第一方向X依次设置的多个电路单元，电路单元可以包括像素驱动电路以及与像素驱动电路连接的扫描信号线、数据信号线和发光信号线。

在示例性实施方式中，第n单元行与栅极电路区中的第n级GOA电路邻近，第n-1单元行位于第n单元行远离栅极电路区的一侧，第n级GOA电路被配置为驱动第n单元行中的多个像素驱动电路，即第n级GOA电路向第n单元行中的多个像素驱动电路输出第n级扫描信号。

在示例性实施方式中，第n+1单元行与栅极电路区中的第n+1级GOA电路邻近，第n+2单元行位于第n+1单元行远离栅极电路区的一侧，第n+1级GOA电路被配置为驱动第n+1单元行中的多个像素驱动电路，即第n+1级GOA电路向第n+1单元行中的多个像素驱动电路输出第n+1级扫描信号。

在示例性实施方式中，栅极电路区第二方向Y两侧的像素电路区中的像素驱动电路的排布方式可以相对于第一基准线X1镜像对称，第一基准线X1是在第二方向Y上平分栅极电路区且沿着第一方向X延伸的直线。例如，位于栅极电路区第二方向Y一侧的第n单元行中的多个像素驱动电路的排布方式与位于栅极电路区第二方向Y的反方向一侧的第n+1单元行中的多个像素驱动电路的排布方式可以相对于第一基准线X1镜像对称。又如，位于栅极电路区第二方向Y一侧的第n-1单元行中的多个像素驱动电路的排布方式与位于栅极电路区第二方向Y的反方向一侧的第n+2单元行中的多个像素驱动电路的排布方式可以相对于第一基准线X1镜像对称。

在示例性实施方式中，在一个像素电路区中，两个单元行中的多个像素驱动电路的排布方式可以相对于第二基准线X2镜像对称，第二基准线X2为在第二方向上平分像素电路区且沿着第一方向X延伸的直线。例如，第n-1单元行中的多个像素驱动电路的排布方式与第n单元行中的多个像素驱动电路的排布方式可以相对于第二基准线X2镜像对称。又如，第n+1单元行中的多个像素驱动电路的排布方式与第n+2单元行中的多个像素驱动电路的排布方式可以相对于第二基准线X2镜像对称。

在示例性实施方式中，像素驱动电路的排布方式可以包括如下任意一种或多种：第一扫描信号线的形状和位置，第二扫描信号线的形状和位置，第三扫描信号线的形状和位置，存储电容的形状和位置。

在示例性实施方式中，条形状的GOA电路可以包括沿着第一方向X依次设置的第一区域、第二区域和第三区域，三个区域中的电路结构一起构成完整的一级GOA电路。

在示例性实施方式中，第一区域的电路结构可以至少包括本级信号输出线OUT_n、上一级输出信号线OUT_n-1、下一级输出信号线OUT_n+1、第一信号输入线CN、第二信号输入线CNB、第一时钟信号线CLK、第二时钟信号线CLKB、复位信号线RST、第二电容C2、第十一晶体管T11、第十二晶体管T12、第十六晶体管T16、第十八晶体管T18和第二十一晶体管T21，第二区域的电路结构可以至少包括使能信号线EN、第十四晶体管T14、第十九晶体管T19和第二十晶体管T20，第三区域的电路结构可以至少包括低电压电源线VGL、多条第一时钟信号线CLK、第一电容C1和多个输出晶体管(第三晶体管T13)。

图12为本公开示例性实施例一种GOA电路中第三区域的平面结构示意图，示意了3组输出晶体管的结构。如图12所示，在示例性实施方式中，第n级GOA电路可以包括沿着第一方向X依次设置的第一输出晶体管组、第二输出晶体管组和第三输出晶体管组。在示例性实施方式中，第一输出晶体管组可以包括2个第一输出晶体管T13A，2个第一输出晶体管T13A均与输入第一时钟信号的第一时钟第一引线501连接。第二输出晶体管组可以包括2个第二输出晶体管T13B，2个第二输出晶体管T13B均与输入第一时钟信号的第一时钟第二引线502连接。第三输出晶体管组可以包括2个第三输出晶体管T13C，2个第三输出晶体管T13C均与输入第一时钟信号的第一时钟第三引线503连接。

在示例性实施方式中，输入第一时钟信号的第一时钟第一引线501、第一时钟第二引线502和第一时钟第三引线503均为沿着第二方向Y延伸的线形状，从栅极电路区延伸到像素电路区，或者从像素电路区延伸到栅极电路区，在像素电路区，第一引线501、第一时钟第二引线502和第一时钟第三引线503均位于相邻的像素驱动电路之间。第一时钟第一引线501、第一时钟第二引线502和第一时钟第三引线503在显示基板平面上的正投影没有交叠，且在栅极电路区所在区域相互之间没有连接，相互之间没有连接是指，三个引线既没有直接连接，也没有通过连接线连接。

在示例性实施方式中，在第n级GOA电路中，2个第一输出晶体管T13A相对于第一时钟第一引线501可以镜像对称，2个第二输出晶体管T13B相对于第一时钟第二引线502可以镜像对称，2个第三输出晶体管T13C相对于第一时钟第三引线503可以镜像对称。

在示例性实施方式中，第n+1级GOA电路可以包括沿着第一方向X依次设置的第一输出晶体管组、第二输出晶体管组和第三输出晶体管组。第一输出晶体管组可以包括2个第一输出晶体管T13A，2个第一输出晶体管T13A均与输入第二时钟信号的第二时钟第一引线601连接。第二输出晶体管组可以包括2个第二输出晶体管T13B，2个第二输出晶体管T13B均与输入第二时钟信号的第二时钟第二引线602连接。第三输出晶体管组可以包括2个第三输出晶体管T13C，2个第三输出晶体管T13C均与输入第二时钟信号的第二时钟第三引线603连接。

在示例性实施方式中，输入第二时钟信号的第二时钟第一引线601、第二时钟第二引线602和第二时钟第三引线603可以为沿着第二方向Y延伸的线形状，从栅极电路区延伸到像素电路区，或者从像素电路区延伸到栅极电路区，在像素电路区，第二时钟第一引线601、第二时钟第二引线602和第二时钟第三引线603均位于相邻的像素驱动电路之间。第二时钟第一引线601、第二时钟第二引线602和第二时钟第三引线603在显示基板平面上的正投影没有交叠，且在栅极电路区所在区域相互之间没有连接。

在示例性实施方式中，在第n+1级GOA电路中，2个第一输出晶体管T13A相对于第二时钟第一引线601可以镜像对称，2个第二输出晶体管T13B相对于第二时钟第二引线602可以镜像对称，2个第三输出晶体管T13C相对于第二时钟第三引线603可以镜像对称。

在示例性实施方式中，第一输出晶体管T13A、第二输出晶体管T13B和第三输出晶体管T13C的结构和尺寸可以相同，结构和尺寸相同可以包括如下任意一种或多种：3个晶体管的宽长比相同，3个晶体管中有源层的位置、形状和尺寸相同，3个晶体管中栅电极的位置、形状和尺寸相同，3个晶体管中源电极的位置、形状和尺寸相同，3个晶体管中漏电极的位置、形状和尺寸相同，以及3个晶体管与引线的连接结构相同。

在示例性实施方式中，第n+1级栅极驱动电路的第一输出晶体管组设置在第n级栅极驱动电路的第一输出晶体管组第一方向X的一侧，第n级栅极驱动电路的第二输出晶体管组设置在第n+1级栅极驱动电路的第一输出晶体管组第一方向X的一侧，第n+1级栅极驱动电路的第二输出晶体管组设置在第n级栅极驱动电路的第二输出晶体管组第一方向X的一侧，第n级栅极驱动电路的第三输出晶体管组设置在第n+1级栅极驱动电路的第二输出晶体管组第一方向X的一侧，第n+1级栅极驱动电路的第三输出晶体管组设置在第n级栅极驱动电路的第三输出晶体管组第一方向X的一侧。

在示例性实施方式中，在第n级栅极驱动电路中，2个第一输出晶体管T13A、2个第二输出晶体管T13B和2个第三输出晶体管T13C的输出端均与第n单元行中的第一扫描信号线直接连接，向第n单元行中的多个像素驱动电路输出第n级扫描信号。在第n+1级栅极驱动电路中，2个第一输出晶体管T13A、2个第二输出晶体管T13B和2个第三输出晶体管T13C的输出端均与第n+1单元行中的第一扫描信号线直接连接，向第n+1单元行中的多个像素驱动电路输出第n+1级扫描信号。

在示例性实施方式中，像素电路区中包括多条数据线48，多条数据线48均为沿着第二方向Y延伸的线形状，从像素电路区延伸到栅极电路区，或者从栅极电路区延伸到像素电路区。在栅极电路区，多条数据线在显示基板平面上的正投影与传输时钟信号的多条引线在显示基板平面上的正投影没有交叠。在示例性实施方式中，多条数据线与多条引线可以相互平行。

图13为本公开示例性实施例一种像素驱动电路的平面结构示意图，示意了一个重复单元(2个单元行6个单元列的12个电路单元)的平面结构。如图13所示，在示例性实施方式中，至少一个电路单元可以包括像素驱动电路以及与像素驱动电路连接的第一扫描信号线21、第二扫描信号线22、第三扫描信号线23、发光控制线24、第一电源线47、数据信号线48、参考信号线49和初始信号线50，像素驱动电路可以包括第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5和存储电容C。

在示例性实施方式中，第一扫描信号线21、第二扫描信号线22、第三扫描信号线23的主体部分可以沿着第一方向X延伸，第一电源线47、数据信号线48、初始信号线50和参考信号线49的主体部分可以沿着第二方向Y延伸。本公开中，A沿B方向延伸是指，A可以包括主要部分和与主要部分连接的次要部分，主要部分是线、线段或条形状体，主要部分沿B方向伸展，且主要部分沿B方向伸展的长度大于次要部分沿其它方向伸展的长度。

在示例性实施方式中，像素驱动电路还可以包括主体部分沿着第一方向X延伸的电源连接线25，电源连接线25通过过孔与第一电源线47连接，使得第一电源线47通过电源连接线25向一个单元行中的多个电路单元传输电源电压。在示例性实施方式中，第一电源线47可以设置在重复单元第一方向X的两侧，形成一条第一电源线47向三个单元列传输电源电压的一拖三结构。

在示例性实施方式中，像素驱动电路还可以包括主体部分沿着第一方向X延伸的初始连接线31，初始连接线31通过过孔与初始信号线50连接，使得初始信号线50通过初始连接线31向一个单元行中的多个电路单元传输初始电压。在示例性实施方式中，初始信号线50可以设置在重复单元第一方向X的中部，形成一条初始信号线50向六个单元列传输初始电压的一拖六结构。

在示例性实施方式中，每个重复单元中可以设置2条参考信号线49，2条参考信号线49可以设置在初始信号线50的两侧，形成一条参考信号线49向三个单元列传输参考电压的一拖三结构。

在示例性实施方式中，数据信号线48可以设置在每个单元列中，向一个单元列中的多个电路单元传输数据电压。

在示例性实施方式中，在一个重复单元中，2个单元行可以共用发光控制线24和电源连接线25，发光控制线24可以位于第n-1单元行靠近第n单元行的一侧，电源连接线25可以位于第n单元行靠近第n-1单元行的一侧。

在示例性实施方式中，在一个重复单元中，初始信号线50一侧的3个单元列中的像素驱动电路与初始信号线50另一侧的3个单元列中的像素驱动电路可以相对于重复单元中心线镜像对称，重复单元中心线是在第一方向X上平分重复单元且沿着第二方向Y延伸的直线。

在示例性实施方式中，在第一方向X上相邻的两个单元列中的像素驱动电路可以相对于单元列中心线镜像对称，单元列中心线是位于两个单元列之间且沿着第二方向Y延伸的直线。

在示例性实施方式中，在一个重复单元中，第n-1单元行中的像素驱动电路与第n单元行中的像素驱动电路可以相对于第二基准线X2基本上镜像对称。

在示例性实施方式中，在一个重复单元中，在第一方向X上相邻的两个单元列中的像素驱动电路之间可以设置有空白区，空白区可以作为走线区，以设置GOA电路中沿着第二方向Y延伸的第一信号输入线CN、第二信号输入线CNB、复位信号线RST、使能信号线EN、低电压电源线VGL、多条第一时钟信号线和多条第二时钟信号线。

在示例性实施方式中，第一方向X可以是扫描信号线的延伸方向，第二方向Y可以是数据信号线的延伸方向，多条第一时钟信号线和多条第二时钟信号线与数据信号线平行。

在示例性实施方式中，在垂直于显示基板的平面内，显示基板可以包括在基底上依次设置的第一绝缘层、半导体层、第二绝缘层、第一导电层、第三绝缘层、第二导电层、第四绝缘层和第三导电层。

在示例性实施方式中，半导体层可以包括像素驱动电路和GOA电路的多个晶体管的有源层。

在示例性实施方式中，第一导电层可以包括像素驱动电路的第一扫描信号线21、第二扫描信号线22、第三扫描信号线23、发光控制线24、第一极板和多个晶体管的栅电极，以及GOA电路的多条控制线、多条连接线、第三极板和第五极板。

在示例性实施方式中，第二导电层可以包括像素驱动电路的第二极板，以及GOA电路的多条连接线、第四极板和第六极板。第一极板和第二极板组成像素驱动电路的存储电容，第三极板和第四极板组成GOA电路的第一电容，第五极板和第六极板组成GOA电路的第二电容。

在示例性实施方式中，第三导电层可以包括像素驱动电路的第一电源线47、数据信号线48、初始信号线50、参考信号线49和多个连接电极，以及GOA电路的第一信号输入线401、第二信号输入线402、复位信号线403、使能信号线404、低电压电源线405、多条第一时钟信号线、多条第二时钟信号线、多条控制线和多条连接线。

在示例性实施方式中，栅极电路区的GOA电路可以在形成像素电路区的多个像素驱动电路中一起形成。

下面通过显示基板的制备过程进行示例性说明。本公开所说的“图案化工艺”，对于金属材料、无机材料或透明导电材料，包括涂覆光刻胶、掩模曝光、显影、刻蚀、剥离光刻胶等处理，对于有机材料，包括涂覆有机材料、掩模曝光和显影等处理。沉积可以采用溅射、蒸镀、化学气相沉积中的任意一种或多种，涂覆可以采用喷涂、旋涂和喷墨打印中的任意一种或多种，刻蚀可以采用干刻和湿刻中的任意一种或多种，本公开不做限定。“薄膜”是指将某一种材料在基底上利用沉积、涂覆或其它工艺制作出的一层薄膜。若在整个制作过程当中该“薄膜”无需图案化工艺，则该“薄膜”还可以称为“层”。若在整个制作过程当中该“薄膜”需图案化工艺，则在图案化工艺前称为“薄膜”，图案化工艺后称为“层”。经过图案化工艺后的“层”中包含至少一个“图案”。本公开所说的“A和B同层设置”是指，A和B通过同一次图案化工艺同时形成，膜层的“厚度”为膜层在垂直于显示基板方向上的尺寸。本公开示例性实施例中，“B的正投影位于A的正投影的范围之内”或者“A的正投影包含B的正投影”是指，B的正投影的边界落入A的正投影的边界范围内，或者A的正投影的边界与B的正投影的边界重叠。

在示例性实施方式中，以12个电路单元(2个单元行6个单元列)和2级GOA电路为例，显示基板的制备过程可以包括如下操作。

(1)形成半导体层图案。在示例性实施方式中，形成半导体层图案可以包括：在基底上依次沉积第一绝缘薄膜和半导体薄膜，通过图案化工艺对半导体薄膜进行图案化，形成覆盖基底的第一绝缘层，以及设置在第一绝缘层上的半导体层图案，半导体层图案可以包括设置在像素电路区的像素半导体层以及设置在栅极电路区的栅极半导体层，如图14a至图14d所示，图14a为像素电路区中像素半导体层的示意图，图14b为栅极电路区第一区域中栅极半导体层的示意图，图14c为栅极电路区第二区域中栅极半导体层的示意图，图14d为栅极电路区第三区域中栅极半导体层的示意图。

图14a示意了像素电路区中一个重复单元(12个像素驱动电路)的平面结构，如图14a所示，在示例性实施方式中，像素电路区中的像素半导体层可以包括：第一晶体管T1的第一有源层11至第五晶体管T5的第五有源层15。

在示例性实施方式中，第一有源层11的形状可以呈“几”字形，第二有源层12和第四有源层14的形状可以呈“I”字形，第三有源层13的形状可以呈“n”字形，第五有源层15的形状可以呈“L”字形。

在示例性实施方式中，在一个单元列中，第n-1单元行的电路单元和第n单元行的电路单元可以共用第二有源层12。

在示例性实施方式中，第n-1单元行中的第五有源层15可以位于第二有源层12远离第n单元行的一侧，第n-1单元行中的第一有源层11可以位于第五有源层15远离第n单元行的一侧，第n-1单元行中的第四有源层14可以位于第一有源层11远离第n单元行的一侧，第n-1单元行中的第三有源层13可以位于第四有源层14远离第n单元行的一侧。第n单元行中的第五有源层15可以位于第二有源层12远离第n-1单元行的一侧，第n单元行中的第一有源层11可以位于第五有源层15远离第n-1单元行的一侧，第n单元行中的第四有源层14可以位于第一有源层11远离第n-1单元行的一侧，第n单元行中的第三有源层13可以位于第四有源层14远离第n-1单元行的一侧。

在示例性实施方式中，一个单元行中，第m单元列、第m+1单元列和第m+2单元列的电路单元中的第三有源层13可以为相互连接的一体结构，第m+3单元列、第m+4单元列和第m+5单元列的电路单元中的第三有源层13可以为相互连接的一体结构。

在示例性实施方式中，第n-1单元行中的第一有源层11、第三有源层13、第四有源层14和第五有源层15与第n单元行中的第一有源层11、第三有源层13、第四有源层14和第五有源层15可以相对于第二基准线X2镜像对称。

在示例性实施方式中，相邻单元列中的像素半导体层可以相对于单元列中心线镜像对称。例如，第m单元列中电路单元的像素半导体层与第m+1单元列中电路单元的像素半导体层相对于单元列中心线镜像对称。又如，第m+1单元列中电路单元的像素半导体层与第m+2单元列中电路单元的像素半导体层相对于单元列中心线镜像对称。

在示例性实施方式中，在一个重复单元中，重复单元中心线两侧的多个单元列中的像素半导体层可以相对于重复单元中心线镜像对称。

在示例性实施方式中，每个晶体管的有源层可以包括第一区、第二区以及位于第一区和第二区之间的沟道区。第一有源层11的第一区11-1和第二区11-2可以位于第一有源层11第二方向Y的两侧，第二有源层12的第一区12-1和第二区12-2可以位于第二有源层12第一方向X的两侧，第四有源层14的第一区14-1和第二区14-2可以位于第四有源层14第一方向X的两侧，第五有源层15的第一区15-1和第二区15-2可以位于第五有源层15第二方向Y的两侧。

在示例性实施方式中，第m单元列、第m+1单元列和第m+2单元列的电路单元中的第三有源层13具有相同的第一区13-1，第三有源层13的第二区13-2分别位于每个电路单元中。

图14b、图14c和图14d分别示意了一个栅极电路区中第一区域、第二区域和第三区域的栅极半导体层的平面结构，三个区域中的栅极半导体层一起构成GOA电路完整的栅极半导体层，第一基准线X1上方可以为第n级GOA电路，第一基准线X1下方可以为第n+1级GOA电路。如图14b、图14c和图14d所示，在示例性实施方式中，栅极电路区中的栅极半导体层可以包括：第十一晶体管T11的第一有源层111至第二十一晶体管T21的第二十一有源层121。

在示例性实施方式中，第十一晶体管T11的第十一有源层111的形状可以是沿着第二方向Y延伸的条形状，第十一有源层111可以位于栅极电路区第一方向X的反方向的端部。

在示例性实施方式中，第十二晶体管T12的第十二有源层112的形状可以是沿着第二方向Y延伸的条形状，第十二有源层112可以位于第十一有源层111第一方向X的一侧。

在示例性实施方式中，第二十一晶体管T21的第二十一有源层121的形状可以是沿着第二方向Y延伸的条形状，第二十一有源层121可以位于第十二有源层112第一方向X的一侧。在示例性实施方式中，第n级GOA电路和第n+1级GOA电路中第二十一有源层121的位置和形状可以相对于第一基准线X1基本上镜像对称。

在示例性实施方式中，第十五晶体管T15的第十五有源层115的形状可以是沿着第一方向X延伸的条形状，第十五有源层115可以位于第二十一有源层121第一方向X的一侧。在示例性实施方式中，第n级GOA电路和第n+1级GOA电路中第十五有源层115的位置和形状可以相对于第一基准线X1基本上镜像对称。

在示例性实施方式中，第十六晶体管T16的第十六有源层116的形状可以是沿着第一方向X延伸的条形状，第十六有源层116可以位于第十五有源层115第一方向X的一侧。在示例性实施方式中，每级GOA电路可以包括两个第十六有源层116，两个第十六有源层116可以沿着第一方向X依次设置。在示例性实施方式中，第n级GOA电路和第n+1级GOA电路中第十六有源层116的位置和形状可以相对于第一基准线X1基本上镜像对称。

在示例性实施方式中，第十八晶体管T11的第十八有源层118的形状可以是沿着第一方向X延伸的条形状，第十八有源层118可以位于第十六有源层116第一方向X的一侧。在示例性实施方式中，第n级GOA电路和第n+1级GOA电路中第十八有源层118的位置和形状可以相对于第一基准线X1基本上镜像对称。

在示例性实施方式中，第十七晶体管T17的第十七有源层117的形状可以是沿着第一方向X延伸的条形状，第十七晶体管T17可以位于第十八有源层118第一方向X的一侧。在示例性实施方式中，第n级GOA电路中第十七有源层117与第十八有源层118之间的间距可以大于第n+1级GOA电路中第十七有源层117与第十八有源层118之间的间距，即两级GOA电路中的第十七有源层117的位置错开，以便于两者连接不同的时钟信号线。

在示例性实施方式中，第十四晶体管T14的第十四有源层114的形状可以是矩形状，第十四有源层114可以位于第十七有源层117第一方向X的一侧。在示例性实施方式中，每级GOA电路可以包括多个第十四有源层114，多个第十四有源层114可以沿着第一方向X依次设置。例如，每级GOA电路可以包括6个第十四有源层114。在示例性实施方式中，第n级GOA电路和第n+1级GOA电路中第十四有源层114的位置和形状可以相对于第一基准线X1基本上镜像对称。

在示例性实施方式中，第二十晶体管T20的第二十有源层120的形状可以是沿着第一方向X延伸的条形状，第二十有源层120可以位于第十四有源层114第一方向X的一侧。在示例性实施方式中，第n级GOA电路和第n+1级GOA电路中第二十有源层120的位置和形状可以相对于第一基准线X1基本上镜像对称。

在示例性实施方式中，第十九晶体管T19的第十九有源层119的形状可以是沿着第一方向X延伸的条形状，第十九有源层119可以位于第二十有源层120第一方向X的一侧。在示例性实施方式中，第n级GOA电路和第n+1级GOA电路中第十九有源层119的位置和形状可以相对于第一基准线X1基本上镜像对称。

在示例性实施方式中，每级GOA电路可以包括多个作为输出晶体管的第十三晶体管T13，因而可以包括多个输出有源层，多个输出有源层可以位于第十九有源层119第一方向X的一侧，且沿着第一方向X依次设置。

在示例性实施方式中，每级GOA电路可以包括沿着第一方向X依次设置第一输出有源层组、第二输出有源层组和第三输出有源层组。

在示例性实施方式中，第n级GOA电路中的第一输出有源层组与第二十有源层120之间的距离可以小于第n+1级GOA电路中的第一输出有源层组与第二十有源层120之间的距离，第n级GOA电路中的第二输出有源层组与第二十有源层120之间的距离可以小于第n+1级GOA电路中的第二输出有源层组与第二十有源层120之间的距离，第n级GOA电路中的第三输出有源层组与第二十有源层120之间的距离可以小于第n+1级GOA电路中的第三输出有源层组与第二十有源层120之间的距离，即两级GOA电路中的第一输出有源层组、第二输出有源层组和第三输出有源层组的位置错开，以便于两者连接不同的时钟信号线。

在示例性实施方式中，第n级GOA电路的第一输出有源层组可以位于第二十有源层120第一方向X的一侧，第n+1级GOA电路的第一输出有源层组可以位于第n级GOA电路的第一输出有源层组第一方向X的一侧，第n级GOA电路的第二输出有源层组可以位于第n+1级GOA电路的第一输出有源层组第一方向X的一侧，第n+1级GOA电路的第二输出有源层组可以位于第n级GOA电路的第二输出有源层组第一方向X的一侧，第n级GOA电路的第三输出有源层组可以位于第n+1级GOA电路的第二输出有源层组第一方向X的一侧，第n+1级GOA电路的第三输出有源层组可以位于第n级GOA电路的第三输出有源层组第一方向X的一侧。

在示例性实施方式中，第一输出有源层组可以包括沿着第一方向X依次设置的2个第一输出有源层113A，第二输出有源层组可以包括沿着第一方向X依次设置的2个第二输出有源层113B，第三输出有源层组可以包括沿着第一方向X依次设置的2个第三输出有源层113C。

(2)形成第一导电层图案。在示例性实施方式中，形成第一导电层图案可以包括：在形成前述图案的基底上，依次沉积第二绝缘薄膜和第一导电薄膜，通过图案化工艺对第一导电薄膜进行图案化，形成覆盖半导体层图案的第二绝缘层，以及设置在第二绝缘层上的第一导电层图案，第一导电层图案可以包括设置在像素电路区的第一像素导电层以及设置在栅极电路区的第一栅极导电层，如图15a至图15d所示，图15a为像素电路区中第一像素导电层的示意图，图15b为栅极电路区第一区域中第一栅极导电层的示意图，图15c为栅极电路区第二区域中第一栅极导电层的示意图，图15d为栅极电路区第三区域中第一栅极导电层的示意图。在示例性实施方式中，第一导电层可以称为第一栅金属(GATE1)层。

图15a示意了像素电路区中一个重复单元(12个像素驱动电路)的平面结构，如图15a所示，在示例性实施方式中，像素电路区中的第一像素导电层可以至少包括：第一扫描信号线21、第二扫描信号线22、第三扫描信号线23、发光控制线24、电源连接线25和第一极板26。

在示例性实施方式中，第一扫描信号线21、第二扫描信号线22、第三扫描信号线23、发光控制线24和电源连接线25可以是主体部分沿第一方向X延伸的线形状，第n单元行和第n-1单元行可以共用发光控制线24和电源连接线25，发光控制线24可以位于第n-1单元行靠近第n单元行的一侧，电源连接线25可以位于第n单元行靠近第n-1单元行的一侧。

在示例性实施方式中，第n-1单元行中的第三扫描信号线23可以位于发光控制线24远离第n单元行的一侧，第n单元行中的第三扫描信号线23可以位于电源连接线25远离第n-1单元行的一侧。每个电路单元的第三扫描信号线23上可以设置有一个第三栅极块，第三栅极块向着靠近发光控制线24的方向延伸，第三扫描信号线23和第三栅极块与第五有源层相重叠的区域作为第五晶体管T5的栅电极，形成双栅结构的第五晶体管T5。

在示例性实施方式中，第n-1单元行中的第一极板26可以位于第三扫描信号线23远离第n单元行的一侧，第n单元行中的第一极板26可以位于第三扫描信号线23远离第n-1单元行的一侧。每个电路单元的第一极板26在基底上的正投影与第一有源层在基底上的正投影至少部分重叠，第一极板26可以同时作为存储电容的一个极板和第一晶体管T1的栅电极。

在示例性实施方式中，第一极板26可以为矩形状，矩形状的角部可以设置倒角，第一极板26第一方向X的一侧或者第一方向X的反方向的一侧可以设置第一开口，第一开口可以暴露出第一有源层的第二区。

在示例性实施方式中，第n-1单元行中的第一扫描信号线21可以位于第一极板26远离第n单元行的一侧，第n单元行中的第一扫描信号线21可以位于第一极板26远离第n-1单元行的一侧。每个电路单元的第一扫描信号线21上可以设置有两个第一栅极块，两个第一栅极块向着第一极板26的方向延伸，两个第一栅极块与第四有源层相重叠的区域作为第四晶体管T4的栅电极，形成双栅结构的第四晶体管T4。

在示例性实施方式中，第n-1单元行中的第二扫描信号线22可以位于第一扫描信号线21远离第n单元行的一侧，第n单元行中的第二扫描信号线22可以位于第一扫描信号线21远离第n-1单元行的一侧。每个电路单元的第二扫描信号线22上可以设置有两个第二栅极块，两个第二栅极块向着远离第一扫描信号线21的方向延伸，两个第二栅极块与第三有源层相重叠的区域作为第三晶体管T3的栅电极，形成双栅结构的第三晶体管T3。

在示例性实施方式中，发光控制线24上可以设置有一个第四栅极块，第四栅极块向着电源连接线25的方向延伸，第四栅极块与第二有源层相重叠的区域作为第二晶体管T2的栅电极，形成单栅结构的第二晶体管T2。

在示例性实施方式中，电源连接线25上可以设置有电源连接凸起，电源连接凸起向着发光控制线24的方向延伸，电源连接线25被配置为与后续形成的第一电源线连接，电源连接凸起被配置为与后续形成的第二晶体管T2的第一极连接，使得第一电源线通过电源连接线25向一个单元行中的多个像素驱动电路提供相同的电源电压，有利于提高面板的均一性，避免显示基板的显示不良，保证显示基板的显示效果。

在示例性实施方式中，第n-1单元行和第n单元行中的第一扫描信号线21、第二扫描信号线22、第三扫描信号线23和第一极板26可以相对于第一方向基准线X1镜像对称。

在示例性实施方式中，相邻单元列中的第一像素导电层可以相对于单元列中心线镜像对称。例如，第m单元列中电路单元的第一像素导电层与第m+1单元列中电路单元的第一像素导电层相对于单元列中心线镜像对称。又如，第m+1单元列中电路单元的第一像素导电层与第m+2单元列中电路单元的第一像素导电层相对于单元列中心线镜像对称。

在示例性实施方式中，在一个重复单元中，重复单元中心线两侧的多个单元列中的第一像素导电层可以相对于重复单元中心线镜像对称。

图15b、图15c和图15d分别示意了一个栅极电路区中第一区域、第二区域和第三区域的第一栅极导电层的平面结构，三个区域中的第一栅极导电层一起构成GOA电路完整的第一栅极导电层，第一基准线X1上方可以为第n级GOA电路，第一基准线X1下方可以为第n+1级GOA电路。如图15b、图15c和图15d所示，在示例性实施方式中，栅极电路区中的第一栅极导电层可以包括：第十一栅电极线211、第十二栅电极线212、第十三栅电极线213、第十四栅电极线214、第十五栅电极线215、第十六栅电极线216、第十七栅电极线217、第十八栅电极线218、第十九栅电极线219、第二十栅电极线220、第二十一栅电极线221、第三极板233、第五极板235、第一连接线241、第二连接线242、第三连接线243和第四连接线244。

在示例性实施方式中，第十一栅电极线211的第一端在基底上的正投影与第十一有源层在基底上的正投影至少部分重叠，相重叠的区域作为双栅结构的第十一晶体管T11的栅电极，第十一栅电极线211的第二端沿着第一方向X延伸到第十二有源层第二方向Y的一侧，第十一栅电极线211的第二端被配置为与后续形成的第一控制线(上一级GOA电路的输出信号线)连接。

在示例性实施方式中，第十二栅电极线212的第一端在基底上的正投影与第十二有源层在基底上的正投影至少部分重叠，相重叠的区域作为双栅结构的第十二晶体管T12的栅电极，第十二栅电极线212的第二端沿着第一方向X延伸到第十二有源层与第二十一有源层之间，第十二栅电极线212的第二端被配置为与后续形成的第二控制线(下一级GOA电路的输出信号线)连接。

在示例性实施方式中，第十三栅电极线213可以是主体部分沿第一方向X延伸的线形状，第十三栅电极线213上可以设置有多个控制块，多个控制块可以包括2个第一控制块、2个第二控制块和2个第三控制块。第十三栅电极线213和第一控制块在基底上的正投影与第一输出有源层在基底上的正投影至少部分重叠，相重叠的区域作为双栅结构的第一输出晶体管T13A的栅电极。第十三栅电极线213和第二控制块在基底上的正投影与第二输出有源层在基底上的正投影至少部分重叠，相重叠的区域作为双栅结构的第二输出晶体管T13B的栅电极。第十三栅电极线213和第三控制块在基底上的正投影与第三输出有源层在基底上的正投影至少部分重叠，相重叠的区域作为双栅结构的第三输出晶体管T13C的栅电极。

在示例性实施方式中，第一控制块、第二控制块和第三控制块均可以包括第一子块和第二子块，第一子块的第一端与第十三栅电极线213连接，第一子块的第二端向着第二方向Y或第二方向Y的反方向延伸后，与第二子块的第一端连接，第二子块的第二端沿着第一方向X或第一方向X的反方向延伸，形成“L”形结构。

在示例性实施方式中，第十四栅电极线214的第一端与第五极板235连接，第十四栅电极线214的第二端沿第一方向X延伸到第二十有源层120第一方向X的反方向的一侧，第十四栅电极线214在基底上的正投影与多个第十四有源层在基底上的正投影至少部分重叠，相重叠的区域作为多个第十四晶体管T14的栅电极。在示例性实施方式中，第十四栅电极线214被配置为作为下拉节点线(PD)。

在示例性实施方式中，第十五栅电极线215的第一端可以设置有第五控制块，第五控制块在基底上的正投影与第十五有源层在基底上的正投影至少部分重叠，相重叠的区域作为第十五晶体管T15的栅电极，第十五栅电极线215的第二端沿着第一方向X延伸后与第五极板235连接。

在示例性实施方式中，第十六栅电极线216的第一端可以位于第二十一有源层第一方向X的一侧，第十六栅电极线216的第二端可以沿着第一方向X延伸到第十六有源层第一方向X的一侧。第十六栅电极线216上可以设置有2组第六控制块，每组第六控制块可以包括2个第六控制块，2个第六控制块在基底上的正投影与第十六有源层在基底上的正投影至少部分重叠，相重叠的区域作为双栅结构的第十六晶体管T16的栅电极。在示例性实施方式中，第十六栅电极线216被配置为与后续形成的上拉节点线(PU)连接。

在示例性实施方式中，第十七栅电极线217的第一端可以设置有2个第七控制块，2个第七控制块在基底上的正投影与第十七有源层117在基底上的正投影至少部分重叠，相重叠的区域作为双栅结构的第十七晶体管T17的栅电极，第十七栅电极线217的第二端可以沿着第一方向X延伸到第十七有源层第一方向X的一侧。在示例性实施方式中，第n级GOA电路中第十七栅电极线217的第二端被配置为与后续形成的第二时钟信号线(CLKB)连接，第n+1级GOA电路中第十七栅电极线217的第二端被配置为与后续形成的第一时钟信号线(CLK)连接。

在示例性实施方式中，第十八栅电极线218可以是主体部分沿第一方向X延伸的条形状，第十八栅电极线218上可以设置有2个第八控制块，2个第八控制块在基底上的正投影与第十八有源层在基底上的正投影至少部分重叠，相重叠的区域作为双栅结构的第十八晶体管T18的栅电极。在示例性实施方式中，第十八栅电极线218被配置为与后续形成的本级输出线连接，即第n级GOA电路中的第十八栅电极线218被配置为与后续形成的第n级输出线(OUT_n)连接，第n+1级GOA电路中的第十八栅电极线218被配置为与后续形成的第n+1级输出线(OUT_n+1)连接。

在示例性实施方式中，第十九栅电极线219可以是主体部分沿第一方向X延伸的条形状，第十九栅电极线219上可以设置有2个第九控制块，2个第九控制块在基底上的正投影与第十九有源层在基底上的正投影至少部分重叠，相重叠的区域作为双栅结构的第十九晶体管T19的栅电极。

在示例性实施方式中，第二十栅电极线220可以是主体部分沿第一方向X延伸的条形状，第二十栅电极线220上可以设置有2个第十控制块，2个第十控制块在基底上的正投影与第二十有源层在基底上的正投影至少部分重叠，相重叠的区域作为双栅结构的第二十晶体管T20的栅电极。

在示例性实施方式中，第十九栅电极线219和第二十栅电极线220可以是相互连接的一体结构，第十九栅电极线219和第二十栅电极线220相互连接的连接端被配置为与后续形成的使能信号线(EN)连接。

在示例性实施方式中，第二十一栅电极线221的第一端在基底上的正投影与第二十一有源层121在基底上的正投影至少部分重叠，相重叠的区域作为双栅结构的第二十一晶体管T21的栅电极，第二十一栅电极线221的第二端沿着第一方向X延伸到第十五有源层与第十六有源层之间，第二十一栅电极线221的第二端被配置为与后续形成的复位信号线(RST)连接。

在示例性实施方式中，第三极板233可以包括多个相互连接的矩形板，第三极板233被配置为作为第一电容的一个极板。第三极板233的第一端可以与第十三栅电极线213连接，第三极板233的第二端被配置为与后续形成的上拉节点线(PU)连接。在示例性实施方式中，第十三栅电极线213和第三极板233可以是相互连接的一体结构。

在示例性实施方式中，第五极板235可以为矩形状，第五极板235被配置为作为第二电容的一个极板。第五极板235的第一端可以与第十五栅电极线215连接，第三极板230的第二端可以与第十四栅电极线214连接。在示例性实施方式中，第十四栅电极线214、第十五栅电极线215和第五极板235可以是相互连接的一体结构。

在示例性实施方式中，第一连接线241的第一端可以位于第十一有源层第一方向X的一侧，第一连接线241的第二端可以沿着第一方向X延伸到第十二有源层第一方向X的反方向的一侧，第一连接线241被配置为作为第十一晶体管T11的第二极与第十二晶体管T12的第二极之间的连接线。

在示例性实施方式中，多个第二连接线242可以位于相邻的第十四有源层114之间，多个第二连接线242被配置为作为多个第十四晶体管T14的第二极之间的连接线。

在示例性实施方式中，第三连接线243的第一端可以位于第十四有源层114第一方向X的一侧，第三连接线243的第二端可以沿着第一方向X延伸到第三极板233第一方向X的反方向的一侧，第三连接线243被配置为作为低电压连接线，可以与后续形成的低电压电源线(VGL)连接。

在示例性实施方式中，第四连接线244的第一端可以位于第十二有源层第一方向X的一侧，第四连接线244的第二端可以沿着第一方向X延伸到第二十一有源层第一方向X的反方向的一侧，第四连接线244被配置为作为第十二晶体管T12的第二极与第二十一晶体管T21的第一极之间的连接线。

在示例性实施方式中，位于像素电路区中的第一扫描信号线21可以作为GOA电路的信号输出线，被配置为与后续形成的本级输出晶体管(第十三晶体管T13)的第二极和第十四晶体管T14的第一极连接。对于第n级GOA电路，第一扫描信号线21可以作为第n级GOA电路的信号输出线(OUT_n)，可以位于第n级GOA电路远离第n+1级GOA电路的一侧。对于第n+1级GOA电路，第一扫描信号线21可以作为第n+1级GOA电路的信号输出线(OUT_n+1)，可以位于第n+1级GOA电路远离第n级GOA电路的一侧。

在示例性实施方式中，形成第一导电层图案后，可以利用第一导电层作为遮挡，对半导体层进行导体化处理，被第一导电层遮挡区域的半导体层形成多个晶体管的沟道区域，未被第一导电层遮挡区域的半导体层被导体化，即多个有源层的第一区和第二区均被导体化。

(3)形成第二导电层图案。在示例性实施方式中，形成第二导电层图案可以包括：在形成前述图案的基底上，依次沉积第三绝缘薄膜和第二导电薄膜，采用图案化工艺对第二导电薄膜进行图案化，形成覆盖第一导电层的第三绝缘层，以及设置在第三绝缘层上的第二导电层图案，第二导电层图案可以包括设置在像素电路区的第二像素导电层以及设置在栅极电路区的第二栅极导电层，如图16a至图16d所示，图16a为像素电路区中第二像素导电层的示意图，图16b为栅极电路区第一区域中第二栅极导电层的示意图，图16c为栅极电路区第二区域中第二栅极导电层的示意图，图16d为栅极电路区第三区域中第二栅极导电层的示意图。在示例性实施方式中，第二导电层可以称为第二栅金属(GATE2)层。

图16a示意了像素电路区中一个重复单元(12个像素驱动电路)的平面结构，如图16a所示，在示例性实施方式中，像素电路区中的第二像素导电层可以至少包括：初始连接线31和第二极板32。

在示例性实施方式中，初始连接线31可以是主体部分沿第一方向X延伸的线形状，第n-1单元行的初始连接线31可以位于第三扫描信号线23和发光控制线24之间，第n单元行的初始连接线31可以位于第三扫描信号线23和电源连接线25之间，每个电路单元的初始连接线31上设置有初始连接凸起，初始连接凸起向着第三扫描信号线23的方向延伸。初始连接线31被配置为与后续形成的初始信号线连接，初始连接凸起被配置为与后续形成的第五晶体管T5的第一极连接，使得初始信号线通过初始连接线31向一个单元行中的多个像素驱动电路提供相同的初始电压，有利于提高面板的均一性，避免显示基板的显示不良，保证显示基板的显示效果。

在示例性实施方式中，第二极板32作为存储电容的另一个极板，位于第一扫描信号线21和第三扫描信号线23之间，第二极板32在基底上的正投影与第一极板26在基底上的正投影至少部分交叠，第一极板26和第二极板32构成像素驱动电路的存储电容。

在示例性实施方式中，第二极板32可以为矩形状，矩形状的角部可以设置倒角。第二极板32朝向第一扫描信号线21的一侧设置有第二开口，第二开口暴露出第一有源层的第二区。第二极板32朝向第三扫描信号线23的一侧设置有极板连接凸起，极板连接凸起向着第三扫描信号线23的方向延伸，极板连接凸起被配置为与后续形成的第五晶体管T5的第二极连接。

在示例性实施方式中，第n-1单元行和第n单元行中的第二像素导电层可以相对于第一方向基准线X1镜像对称。

在示例性实施方式中，相邻单元列中的第二像素导电层可以相对于单元列中心线镜像对称。

在示例性实施方式中，在一个重复单元中，重复单元中心线两侧的多个单元列中的第二像素导电层可以相对于重复单元中心线镜像对称。

图16b、图16c和图16d分别示意了一个栅极电路区中第一区域、第二区域和第三区域的第二栅极导电层的平面结构，三个区域中的第二栅极导电层一起构成GOA电路完整的第二栅极导电层，第一基准线X1上方可以为第n级GOA电路，第一基准线X1下方可以为第n+1级GOA电路。如图16b、图16c和图16d所示，在示例性实施方式中，栅极电路区中的第二栅极导电层可以包括：第十一连接线311、第十二连接线312、第十三连接线313、第十四连接线314、第十五连接线315、第十六连接线316、第十七连接线317、第四极板324和第六极板326。

在示例性实施方式中，第十一连接线311的第一端可以位于第十一有源层第一方向X的反方向的一侧，第十一连接线311的第二端沿着第一方向X延伸到第十二有源层第一方向X的反方向的一侧。在示例性实施方式中，第十一连接线311的第一端被配置为与后续形成的第二信号输入线(CNB)连接，第十一连接线311的第二端被配置为与后续形成的第十二晶体管T12的第一极连接。

在示例性实施方式中，第十二连接线312的第一端可以位于第十一栅电极线211第一方向X的一侧，第十二连接线312的第二端可以沿着第一方向X延伸到第十八栅电极线218第一方向X的反方向一侧。第十二连接线312的第一端被配置为与后续形成的本级GOA电路的信号输出线连接，第十二连接线312的第二端被配置为通过后续形成的连接电极与第十八栅电极线218连接，第十二连接线312可以被配置为作为输出连接线。对于第n级GOA电路，第十二连接线312的第一端被配置为与后续形成的第n级输出线(OUT_n)连接，对于第n+1级GOA电路，第十二连接线312的第一端被配置为与后续形成的第n+1级输出线(OUT_n+1)连接。

在示例性实施方式中，第十三连接线313的第一端可以位于第二十一有源层121第一方向X的一侧，第十三连接线313的第二端可以沿着第一方向X延伸到第四极板324附近。第十三连接线313的第一端被配置为与后续形成的第二十一晶体管T21的第二极连接，第十三连接线313的第二端被配置为与后续形成的低电压电源线(VGL)连接，第十三连接线313可以被配置为作为低电压连接线。在示例性实施方式中，第n级GOA电路和第n+1级GOA电路的第十三连接线313可以是相互连接的一体结构。

在示例性实施方式中，第十四连接线314的第一端可以位于第十六栅电极线216第一方向X的一侧，第十四连接线314的第二端可以沿着第一方向X延伸到第四极板324附近。第十四连接线314的第一端被配置为通过后续形成的连接电极与第十六栅电极线216连接，第十四连接线314的第二端被配置为通过后续形成的连接电极与第三极板233连接，第十四连接线314可以被配置为作为上拉节点线(PU)。

在示例性实施方式中，多个第十五连接线315可以位于相邻的第十四有源层114之间，多个第十五连接线315被配置为作为多个第十四晶体管T14的第一极之间的连接线。

在示例性实施方式中，第十六连接线316的第一端可以位于第十四有源层第一方向X的一侧，第十六连接线316的第二端可以沿着第一方向X延伸后与第四极板324连接。第十六连接线316的第一端被配置为与第十四晶体管T14的第一极连接，实现第四极板324与第十四晶体管T14的第一极的连接。

在示例性实施方式中，第十七连接线317的第一端可以位于第十八栅电极线218第一方向X的一侧，第十七连接线317的第二端可以位于第十四有源层114第一方向X的反方向的一侧。第十七连接线317的第一端被配置为通过后续形成的连接电极与第十八栅电极线218连接，第十七连接线317的第二端被配置为与后续形成的第十四晶体管T14的第一极连接，实现第十八晶体管T18的栅电极与第十四晶体管T14的第一极的连接。

在示例性实施方式中，第四极板324可以包括多个相互连接的矩形板，第四极板324被配置为作为第一电容的另一个极板。第四极板324在基底上的正投影与第三极板233在基底上的正投影至少部分交叠，使得第三极板233和第四极板324构成第一电容(C1)。

在示例性实施方式中，第六极板326可以为矩形状，第六极板326被配置为作为第二电容的另一个极板。第六极板326在基底上的正投影与第五极板235在基底上的正投影至少部分交叠，使得第五极板235和第六极板326构成第二电容(C2)。由于第五极板235与作为下拉节点线(PD)的第十四栅电极线214连接，第六极板326与作为低电压连接线的第十三连接线313连接，因而第五极板235的电位为下拉节点线的电压，第六极板326的电位为低电压电源线的电压。

(4)形成第四绝缘层图案。在示例性实施方式中，形成第四绝缘层图案可以包括：在形成前述图案的基底上，沉积第四绝缘薄膜，采用图案化工艺对第四绝缘薄膜进行图案化，形成覆盖第二导电层的第四绝缘层，并形成多个过孔，如图17a至图17d所示，图17a为像素电路区中多个过孔的示意图，图17b为栅极电路区第一区域中多个过孔的示意图，图17c为栅极电路区第二区域中多个过孔的示意图，图17d为栅极电路区第三区域中多个过孔的示意图。

图17a示意了像素电路区中一个重复单元(12个像素驱动电路)的平面结构，如图17a所示，在示例性实施方式中，像素电路区中的多个过孔至少包括：第一过孔V1至第十七过孔V17。

在示例性实施方式中，第一过孔V1在基底上的正投影位于第一有源层的第一区在基底上的正投影的范围之内，第一过孔V1内的第四绝缘层、第三绝缘层和第二绝缘层被刻蚀掉，暴露出第一有源层的第一区的表面，第一过孔V1被配置为使后续形成的第一晶体管T1的第一极通过该过孔与第一有源层的第一区连接。

在示例性实施方式中，第二过孔V2在基底上的正投影位于第一有源层的第二区在基底上的正投影的范围之内，第二过孔V2内的第四绝缘层、第三绝缘层和第二绝缘层被刻蚀掉，暴露出第一有源层的第二区的表面，第二过孔V2被配置为使后续形成的第一晶体管T1的第二极通过该过孔与第一有源层的第二区连接。

在示例性实施方式中，第三过孔V3在基底上的正投影位于第二有源层的第一区在基底上的正投影的范围之内，第三过孔V3内的第四绝缘层、第三绝缘层和第二绝缘层被刻蚀掉，暴露出第二有源层的第一区的表面，第三过孔V3被配置为使后续形成的第二晶体管T2的第一极通过该过孔与第二有源层的第一区连接。

在示例性实施方式中，第四过孔V4在基底上的正投影位于第二有源层的第二区在基底上的正投影的范围之内，第四过孔V4内的第四绝缘层、第三绝缘层和第二绝缘层被刻蚀掉，暴露出第二有源层的第二区的表面，第四过孔V4被配置为使后续形成的第二晶体管T2的第二极通过该过孔与第二有源层的第二区连接。

在示例性实施方式中，第五过孔V5在基底上的正投影位于第三有源层的第一区在基底上的正投影的范围之内，第五过孔V5内的第四绝缘层、第三绝缘层和第二绝缘层被刻蚀掉，暴露出第三有源层的第一区的表面，第五过孔V5被配置为使后续形成的参考信号线通过该过孔与第三有源层的第一区连接。

在示例性实施方式中，第六过孔V6在基底上的正投影位于第三有源层的第二区在基底上的正投影的范围之内，第六过孔V6内的第四绝缘层、第三绝缘层和第二绝缘层被刻蚀掉，暴露出第三有源层的第二区的表面，第六过孔V6被配置为使后续形成的第三晶体管T3的第二极通过该过孔与第三有源层的第二区连接。在示例性实施方式中，一个重复单元中设置有参考信号线的电路单元中设置有第五过孔V5和第六过孔V6，其它电路单元仅设置有第六过孔V6。例如，第m+2单元列和第m+3单元列的电路单元中设置有第五过孔V，第m单元列、第m+1单元列、第m+4单元列和第m+5单元列的电路单元中没有设置第五过孔。

在示例性实施方式中，第七过孔V7在基底上的正投影位于第四有源层的第一区在基底上的正投影的范围之内，第七过孔V7内的第四绝缘层、第三绝缘层和第二绝缘层被刻蚀掉，暴露出第四有源层的第一区的表面，第七过孔V7被配置为使后续形成的第四晶体管T4的第一极通过该过孔与第四有源层的第一区连接。

在示例性实施方式中，第八过孔V8在基底上的正投影位于第四有源层的第二区在基底上的正投影的范围之内，第八过孔V8内的第四绝缘层、第三绝缘层和第二绝缘层被刻蚀掉，暴露出第四有源层的第二区的表面，第八过孔V8被配置为使后续形成的第四晶体管T4的第二极通过该过孔与第四有源层的第二区连接。

在示例性实施方式中，第九过孔V9在基底上的正投影位于第五有源层的第一区在基底上的正投影的范围之内，第九过孔V9内的第四绝缘层、第三绝缘层和第二绝缘层被刻蚀掉，暴露出第五有源层的第一区的表面，第九过孔V9被配置为使后续形成的第五晶体管T5的第一极通过该过孔与第五有源层的第一区连接。

在示例性实施方式中，第十过孔V10在基底上的正投影位于第五有源层的第二区在基底上的正投影的范围之内，第十过孔V10内的第四绝缘层、第三绝缘层和第二绝缘层被刻蚀掉，暴露出第五有源层的第二区的表面，第十过孔V10被配置为使后续形成的第五晶体管T5的第二极通过该过孔与第五有源层的第二区连接。

在示例性实施方式中，第十一过孔V11在基底上的正投影位于第一极板26在基底上的正投影的范围之内，第十一过孔V11内的第四绝缘层和第三绝缘层被刻蚀掉，暴露出第一极板26的表面，第十一过孔V11被配置为使后续形成的第四晶体管T4的第二极通过该过孔与第一极板26连接。

在示例性实施方式中，第十二过孔V12在基底上的正投影位于第二极板32在基底上的正投影的范围之内，第十二过孔V12内的第四绝缘层被刻蚀掉，暴露出第二极板32的表面，第十二过孔V12被配置为使后续形成的第一晶体管T1的第二极通过该过孔与第二极板32连接。

在示例性实施方式中，第十三过孔V13在基底上的正投影位于第二极板32的极板连接凸起在基底上的正投影的范围之内，第十三过孔V13内的第四绝缘层被刻蚀掉，暴露出第二极板32的极板连接凸起的表面，第十三过孔V13被配置为使后续形成的第五晶体管T5的第二极通过该过孔与第二极板32连接。

在示例性实施方式中，第十四过孔V14在基底上的正投影位于电源连接线25的电源连接凸起在基底上的正投影的范围之内，第十四过孔V14内的第四绝缘层和第三绝缘层被刻蚀掉，暴露出电源连接线25的电源连接凸起的表面，第十四过孔V14被配置为使后续形成的第二晶体管T2的第一极通过该过孔与电源连接线25连接。

在示例性实施方式中，第十五过孔V15在基底上的正投影位于初始连接线31的初始连接凸起在基底上的正投影的范围之内，第十五过孔V15内的第四绝缘层被刻蚀掉，暴露出初始连接线31的初始连接凸起的表面，第十五过孔V15被配置为使后续形成的第五晶体管T5的第一极通过该过孔与初始连接线31连接。

在示例性实施方式中，第十六过孔V16在基底上的正投影位于电源连接线25在基底上的正投影的范围之内，第十六过孔V16内的第四绝缘层和第三绝缘层被刻蚀掉，暴露出电源连接线25的表面，第十六过孔V16被配置为使后续形成的第一电源线通过该过孔与电源连接线25连接。在示例性实施方式中，一个重复单元中设置有第一电源线的电路单元中设置有第十六过孔V16。例如，第m单元列和第m+5单元列的电路单元中设置有第十六过孔V16，第m+1单元列至第m+4单元列的电路单元没有设置第十六过孔。

在示例性实施方式中，第十七过孔V17在基底上的正投影位于初始连接线31在基底上的正投影的范围之内，第十七过孔V17内的第四绝缘层被刻蚀掉，暴露出初始连接线31的表面，第十七过孔V17被配置为使后续形成的初始信号线通过该过孔与初始连接线31连接。在示例性实施方式中，一个重复单元中设置有初始信号线的电路单元中设置有第十七过孔V17。例如，第十七过孔V17可以设置在第m+2单元列与第m+3单元列之间，其它单元列的电路单元没有设置第十七过孔。

在示例性实施方式中，第n-1单元行和第n单元行中的多个过孔可以相对于第一方向基准线X1镜像对称。

在示例性实施方式中，相邻单元列中的多个过孔可以相对于单元列中心线镜像对称。

在示例性实施方式中，在一个重复单元中，重复单元中心线两侧的多个单元列中的多个过孔可以相对于重复单元中心线镜像对称。

图17b、图17c和图17d分别示意了一个栅极电路区中第一区域、第二区域和第三区域的多个过孔的平面结构，三个区域中的多个过孔一起构成GOA电路完整的过孔图案，第一基准线X1上方可以为第n级GOA电路，第一基准线X1下方可以为第n+1级GOA电路。如图17b、图17c和图17d所示，在示例性实施方式中，栅极电路区中的多个过孔可以包括：第三十一过孔V31至第五十二过孔V52，第五十四过孔V54至第七十七过孔V77，第八十一过孔V81至第九十六过孔V96。

在示例性实施方式中，第三十一过孔V31在基底上的正投影位于第十一有源层的第一区在基底上的正投影的范围之内，第三十一过孔V31内的第四绝缘层、第三绝缘层和第二绝缘层被刻蚀掉，暴露出第十一有源层的第一区的表面，第三十一过孔V31被配置为使后续形成的第一信号输入线(CN)通过该过孔与第十一有源层的第一区连接。

在示例性实施方式中，第三十二过孔V32在基底上的正投影位于第十一有源层的第二区在基底上的正投影的范围之内，第三十二过孔V32内的第四绝缘层、第三绝缘层和第二绝缘层被刻蚀掉，暴露出第十一有源层的第二区的表面，第三十二过孔V32被配置为使后续形成的第十一晶体管T11的第二极通过该过孔与第十一有源层的第二区连接。

在示例性实施方式中，第三十三过孔V33在基底上的正投影位于第十二有源层的第一区在基底上的正投影的范围之内，第三十三过孔V33内的第四绝缘层、第三绝缘层和第二绝缘层被刻蚀掉，暴露出第十二有源层的第一区的表面，第三十三过孔V33被配置为使后续形成的第十二晶体管T12的第一极通过该过孔与第十二有源层的第一区连接。

在示例性实施方式中，第三十四过孔V34在基底上的正投影位于第十二有源层的第二区在基底上的正投影的范围之内，第三十四过孔V34内的第四绝缘层、第三绝缘层和第二绝缘层被刻蚀掉，暴露出第十二有源层的第二区的表面，第三十四过孔V34被配置为使后续形成的第十二晶体管T12的第二极通过该过孔与第十二有源层的第二区连接。

在示例性实施方式中，多个第三十五过孔V35在基底上的正投影位于多个输出有源层(第一输出有源层、第二输出有源层和第三输出有源层)的第一区在基底上的正投影的范围之内，第三十五过孔V35内的第四绝缘层、第三绝缘层和第二绝缘层被刻蚀掉，暴露出输出有源层的第一区的表面，第三十五过孔V35被配置为使后续形成的时钟信号线(第一时钟信号线CLK和第二时钟信号线CLKB)通过该过孔与输出有源层的第一区连接。在示例性实施方式中，对于每个输出有源层，第三十五过孔V35可以为多个。

在示例性实施方式中，多个第三十六过孔V36在基底上的正投影位于多个输出有源层的第二区在基底上的正投影的范围之内，第三十六过孔V36内的第四绝缘层、第三绝缘层和第二绝缘层被刻蚀掉，暴露出输出有源层的第二区的表面，第三十六过孔V36被配置为使后续形成的输出晶体管的第二极通过该过孔与输出有源层的第二区连接。在示例性实施方式中，对于每个输出有源层第三十六过孔V36可以为多个，且可以分别位于第三十五过孔V35第二方向Y的两侧。

在示例性实施方式中，多个第三十七过孔V37在基底上的正投影位于多个第十四有源层的第一区在基底上的正投影的范围之内，第三十七过孔V37内的第四绝缘层、第三绝缘层和第二绝缘层被刻蚀掉，暴露出第十四有源层的第一区的表面，第三十七过孔V37被配置为使后续形成的第十四晶体管T14的第一极通过该过孔与第十四有源层的第一区连接。在示例性实施方式中，对于每个第十四有源层，第三十七过孔V37可以为多个。

在示例性实施方式中，多个第三十八过孔V38在基底上的正投影位于多个第十四有源层的第二区在基底上的正投影的范围之内，第三十八过孔V38内的第四绝缘层、第三绝缘层和第二绝缘层被刻蚀掉，暴露出第十四有源层的第二区的表面，第三十八过孔V38被配置为使后续形成的第十四晶体管T14的第二极通过该过孔与第十四有源层的第二区连接。在示例性实施方式中，对于每个第十四有源层，第三十八过孔V38可以为多个。

在示例性实施方式中，第三十九过孔V39在基底上的正投影位于第十五有源层的第一区在基底上的正投影的范围之内，第三十九过孔V39内的第四绝缘层、第三绝缘层和第二绝缘层被刻蚀掉，暴露出第十五有源层的第一区的表面，第三十九过孔V39被配置为使后续形成的第十五晶体管T15的第一极通过该过孔与第十五有源层的第一区连接。

在示例性实施方式中，第四十过孔V40在基底上的正投影位于第十五有源层的第二区在基底上的正投影的范围之内，第四十过孔V40内的第四绝缘层、第三绝缘层和第二绝缘层被刻蚀掉，暴露出第十五有源层的第二区的表面，第四十过孔V40被配置为使后续形成的第十五晶体管T15的第二极通过该过孔与第十五有源层的第二区连接。

在示例性实施方式中，第四十一过孔V41在基底上的正投影位于第十六有源层的第一区在基底上的正投影的范围之内，第四十一过孔V41内的第四绝缘层、第三绝缘层和第二绝缘层被刻蚀掉，暴露出第十六有源层的第一区的表面，第四十一过孔V41被配置为使后续形成的第十六晶体管T16的第一极通过该过孔与第十六有源层的第一区连接。

在示例性实施方式中，第四十二过孔V42在基底上的正投影位于第十六有源层的第二区在基底上的正投影的范围之内，第四十二过孔V42内的第四绝缘层、第三绝缘层和第二绝缘层被刻蚀掉，暴露出第十六有源层的第二区的表面，第四十二过孔V42被配置为使后续形成的第十六晶体管T16的第二极通过该过孔与第十六有源层的第二区连接。

在示例性实施方式中，第四十三过孔V43在基底上的正投影位于第十七有源层的第一区在基底上的正投影的范围之内，第四十三过孔V43内的第四绝缘层、第三绝缘层和第二绝缘层被刻蚀掉，暴露出第十七有源层的第一区的表面，第四十三过孔V43被配置为使后续形成的时钟信号线通过该过孔与第十七有源层的第一区连接。

在示例性实施方式中，第四十四过孔V44在基底上的正投影位于第十七有源层的第二区在基底上的正投影的范围之内，第四十四过孔V44内的第四绝缘层、第三绝缘层和第二绝缘层被刻蚀掉，暴露出第十七有源层的第二区的表面，第四十四过孔V44被配置为使后续形成的第十七晶体管T17的第二极通过该过孔与第十七有源层的第二区连接。

在示例性实施方式中，第四十五过孔V45在基底上的正投影位于第十八有源层的第一区在基底上的正投影的范围之内，第四十五过孔V45内的第四绝缘层、第三绝缘层和第二绝缘层被刻蚀掉，暴露出第十八有源层的第一区的表面，第四十五过孔V45被配置为使后续形成的第十八晶体管T18的第一极通过该过孔与第十八有源层的第一区连接。

在示例性实施方式中，第四十六过孔V46在基底上的正投影位于第十八有源层的第二区在基底上的正投影的范围之内，第四十六过孔V46内的第四绝缘层、第三绝缘层和第二绝缘层被刻蚀掉，暴露出第十八有源层的第二区的表面，第四十六过孔V46被配置为使后续形成的第十八晶体管T18的第二极通过该过孔与第十八有源层的第二区连接。

在示例性实施方式中，第四十七过孔V47在基底上的正投影位于第十九有源层的第一区在基底上的正投影的范围之内，第四十七过孔V47内的第四绝缘层、第三绝缘层和第二绝缘层被刻蚀掉，暴露出第十九有源层的第一区的表面，第四十七过孔V47被配置为使后续形成的使能信号线(EN)通过该过孔与第十九有源层的第一区连接。

在示例性实施方式中，第四十八过孔V48在基底上的正投影位于第十九有源层的第二区在基底上的正投影的范围之内，第四十八过孔V48内的第四绝缘层、第三绝缘层和第二绝缘层被刻蚀掉，暴露出第十九有源层的第二区的表面，第四十八过孔V48被配置为使后续形成的第十九晶体管T19的第二极通过该过孔与第十九有源层的第二区连接。

在示例性实施方式中，第四十九过孔V49在基底上的正投影位于第二十有源层的第一区在基底上的正投影的范围之内，第四十九过孔V49内的第四绝缘层、第三绝缘层和第二绝缘层被刻蚀掉，暴露出第二十有源层的第一区的表面，第四十九过孔V49被配置为使后续形成的第二十晶体管T20的第一极通过该过孔与第二十有源层的第一区连接。

在示例性实施方式中，第五十过孔V50在基底上的正投影位于第二十有源层的第二区在基底上的正投影的范围之内，第五十过孔V50内的第四绝缘层、第三绝缘层和第二绝缘层被刻蚀掉，暴露出第二十有源层的第二区的表面，第五十过孔V50被配置为使后续形成的第二十晶体管T20的第二极通过该过孔与第二十有源层的第二区连接。

在示例性实施方式中，第五十一过孔V51在基底上的正投影位于第二十一有源层的第一区在基底上的正投影的范围之内，第五十一过孔V51内的第四绝缘层、第三绝缘层和第二绝缘层被刻蚀掉，暴露出第二十一有源层的第一区的表面，第五十一过孔V51被配置为使后续形成的第二十一晶体管T21的第一极通过该过孔与第二十一有源层的第一区连接。

在示例性实施方式中，第五十二过孔V52在基底上的正投影位于第二十一有源层的第二区在基底上的正投影的范围之内，第五十二过孔V52内的第四绝缘层、第三绝缘层和第二绝缘层被刻蚀掉，暴露出第二十一有源层的第二区的表面，第五十二过孔V52被配置为使后续形成的第二十一晶体管T21的第二极通过该过孔与第二十一有源层的第二区连接。

在示例性实施方式中，第五十四过孔V54在基底上的正投影位于第二十一栅电极线221的第二端在基底上的正投影的范围之内，第五十四过孔V54内的第四绝缘层和第三绝缘层被刻蚀掉，暴露出第二十一栅电极线221的第二端的表面，第五十四过孔V54被配置为使后续形成的复位信号线(RST)通过该过孔与第二十一栅电极线221连接。

在示例性实施方式中，第五十五过孔V55在基底上的正投影位于第一连接线241的第一端在基底上的正投影的范围之内，第五十五过孔V55内的第四绝缘层和第三绝缘层被刻蚀掉，暴露出第一连接线241的第一端的表面，第五十五过孔V55被配置为使后续形成的第十一晶体管T11的第二极通过该过孔与第一连接线241连接。

在示例性实施方式中，第五十六过孔V56在基底上的正投影位于第一连接线241的第二端在基底上的正投影的范围之内，第五十六过孔V56内的第四绝缘层和第三绝缘层被刻蚀掉，暴露出第一连接线241的第二端的表面，第五十六过孔V56被配置为使后续形成的第十二晶体管T12的第二极通过该过孔与第一连接线241连接。

在示例性实施方式中，第五十七过孔V57在基底上的正投影位于第十一栅电极线211的第二端在基底上的正投影的范围之内，第五十七过孔V57内的第四绝缘层和第三绝缘层被刻蚀掉，暴露出第十一栅电极线211的第二端的表面，第五十七过孔V57被配置与使后续形成的第一控制线(上一级GOA电路的输出信号线)连接。对于第n级GOA电路，第五十七过孔V57被配置为与第n-1级GOA电路的输出信号线OUT_n-1连接。对于第n+1级GOA电路，第五十七过孔V57被配置为与第n级GOA电路的输出信号线OUT_n连接。

在示例性实施方式中，第五十八过孔V58在基底上的正投影位于第十二栅电极线212的第二端在基底上的正投影的范围之内，第五十八过孔V58内的第四绝缘层和第三绝缘层被刻蚀掉，暴露出第十二栅电极线212的第二端的表面，第五十八过孔V58被配置与使后续形成的第二控制线(下一级GOA电路的输出信号线)通过该过孔与第十二栅电极线212的第二端连接。对于第n级GOA电路，第五十八过孔V58被配置为与后续形成的第n+1级GOA电路的输出信号线OUT_n+1连接。对于第n+1级GOA电路，第五十八过孔V58被配置为与后续形成的第n+2级GOA电路的输出信号线OUT_n+2连接。

在示例性实施方式中，第五十九过孔V59在基底上的正投影位于第四连接线244的第一端在基底上的正投影的范围之内，第五十九过孔V59内的第四绝缘层和第三绝缘层被刻蚀掉，暴露出第四连接线244的第一端的表面，第五十九过孔V59被配置为使后续形成的第十二晶体管T12的第二极通过该过孔与第四连接线244的第一端连接。

在示例性实施方式中，第六十过孔V60在基底上的正投影位于第四连接线244的第二端在基底上的正投影的范围之内，第六十过孔V60内的第四绝缘层和第三绝缘层被刻蚀掉，暴露出第四连接线244的第二端的表面，第六十过孔V60被配置为使后续形成的第二十一晶体管T21的第一极通过该过孔与第四连接线244的第二端连接。

在示例性实施方式中，第六十一过孔V61在基底上的正投影位于第十六栅电极线216的第一端在基底上的正投影的范围之内，第六十一过孔V61内的第四绝缘层和第三绝缘层被刻蚀掉，暴露出第十六栅电极线216的第一端的表面，第六十一过孔V61被配置为使后续形成的第二十一晶体管T21的第一极通过该过孔与第十六栅电极线216连接。

在示例性实施方式中，第六十二过孔V62在基底上的正投影位于第十六栅电极线216的第二端在基底上的正投影的范围之内，第六十二过孔V62内的第四绝缘层和第三绝缘层被刻蚀掉，暴露出第十六栅电极线216的第二端的表面，第六十二过孔V62被配置为通过后续形成的连接电极使第十四连接线314和第十六栅电极线216连接起来。

在示例性实施方式中，第六十三过孔V63在基底上的正投影位于第十六栅电极线216在基底上的正投影的范围之内，且位于第六十一过孔V61和第六十二过孔V62之间，第六十三过孔V63内的第四绝缘层和第三绝缘层被刻蚀掉，暴露出第十六栅电极线216的表面，第六十三过孔V63被配置为使后续形成的第十五晶体管T15的第一极通过该过孔与第十六栅电极线216连接。

在示例性实施方式中，第六十四过孔V64在基底上的正投影位于第十五栅电极线215在基底上的正投影的范围之内，第六十四过孔V64内的第四绝缘层和第三绝缘层被刻蚀掉，暴露出第十五栅电极线215的表面，第六十四过孔V64被配置为使后续形成的第十六晶体管T16的第一极通过该过孔与第十五栅电极线215连接。在示例性实施方式中，由于GOA电路中包括2个第十六晶体管T16，因而第六十四过孔V64的数量可以为2个。

在示例性实施方式中，第六十五过孔V65和第六十六过孔V66在基底上的正投影位于第十八栅电极线218在基底上的正投影的范围之内，第六十五过孔V65和第六十六过孔V66内的第四绝缘层和第三绝缘层被刻蚀掉，分别暴露出第十八栅电极线218第一端和第二端的表面，第六十五过孔V65被配置为通过后续形成的连接电极将第十八栅电极线218和第十二连接线312连接起来，第六十六过孔V66被配置为通过后续形成的连接电极将第十八栅电极线218和第十七连接线317连接起来。

在示例性实施方式中，第六十七过孔V67在基底上的正投影位于第十七栅电极线217的第二端在基底上的正投影的范围之内，第六十七过孔V67内的第四绝缘层和第三绝缘层被刻蚀掉，暴露出第十七栅电极线217的第二端的表面，第六十七过孔V675被配置为使后续形成的时钟信号线通过该过孔与第十七栅电极线217连接。对于第n级GOA电路，第六十七过孔V67被配置为使后续形成的第二时钟信号线(CLKB)通过该过孔与第十七栅电极线217连接。对于第n+1级GOA电路，第六十七过孔V67被配置为使后续形成的第一时钟信号线(CLK)通过该过孔与第十七栅电极线217连接。

在示例性实施方式中，第六十八过孔V68和第六十九过孔V69在基底上的正投影位于第十四栅电极线214在基底上的正投影的范围之内，第六十八过孔V68和第六十九过孔V69内的第四绝缘层和第三绝缘层被刻蚀掉，分别暴露出第十四栅电极线214的表面，第六十八过孔V68被配置为使后续形成的第十七晶体管T17的第二极通过该过孔与第十四栅电极线214连接，第六十九过孔V69被配置为使后续形成的第十八晶体管T18的第一极通过该过孔与第十四栅电极线214连接。

在示例性实施方式中，多个第七十过孔V70和第七十一过孔V71在基底上的正投影位于多个第二连接线242在基底上的正投影的范围之内，第七十过孔V70和第七十一过孔V71内的第四绝缘层和第三绝缘层被刻蚀掉，分别暴露出第二连接线242两端的表面，多个第七十过孔V70和第七十一过孔V71被配置为使后续形成的多个第十四晶体管T14的第二极通过该过孔将多个第二连接线242连接起来。

在示例性实施方式中，第七十二过孔V72在基底上的正投影位于第十四栅电极线214的第二端在基底上的正投影的范围之内，第七十二过孔V72内的第四绝缘层和第三绝缘层被刻蚀掉，暴露出第十四栅电极线214的第二端的表面，第七十二过孔V72被配置为使后续形成的第二十晶体管T20的第一极通过该过孔与第十四栅电极线214连接。

在示例性实施方式中，第七十三过孔V73在基底上的正投影位于一体结构的第十九栅电极线219和第二十栅电极线220的连接端在基底上的正投影的范围之内，第七十三过孔V73内的第四绝缘层和第三绝缘层被刻蚀掉，暴露出连接端的表面，第七十三过孔V73被配置为使后续形成的使能信号线(EN)通过该过孔同时与第十九栅电极线219和第二十栅电极线220连接。

在示例性实施方式中，第七十四过孔V74在基底上的正投影位于第三连接线243的第一端在基底上的正投影的范围之内，第七十四过孔V74内的第四绝缘层和第三绝缘层被刻蚀掉，暴露出第三连接线243的第一端的表面，第七十四过孔V74被配置为使后续形成的第十四晶体管T14的第二极通过该过孔与第三连接线243连接。

在示例性实施方式中，第七十五过孔V75在基底上的正投影位于第三连接线243的第二端在基底上的正投影的范围之内，第七十五过孔V75内的第四绝缘层和第三绝缘层被刻蚀掉，暴露出第三连接线243的第二端的表面，第七十五过孔V75被配置为使后续形成的低电压电源线(VGL)通过该过孔与第三连接线243连接。

在示例性实施方式中，第七十六过孔V76在基底上的正投影位于第三极板233的第二端在基底上的正投影的范围之内，第七十六过孔V76内的第四绝缘层和第三绝缘层被刻蚀掉，暴露出第三极板233的第二端的表面，第七十六过孔V76被配置为通过后续形成的连接电极将第三极板233和第十四连接线314连接起来。

在示例性实施方式中，多个第七十七过孔V77在基底上的正投影位于第一扫描信号线21在基底上的正投影的范围之内，多个第七十七过孔V77内的第四绝缘层和第三绝缘层被刻蚀掉，分别暴露出第一扫描信号线21的表面，多个第七十七过孔V77被配置为与使后续形成的第十四晶体管T14的第一极和输出晶体管的第二极连接。

在示例性实施方式中，第八十一过孔V81在基底上的正投影位于第十一连接线311的第一端在基底上的正投影的范围之内，第八十一过孔V81内的第四绝缘层被刻蚀掉，暴露出第十一连接线311的第一端的表面，第八十一过孔V81被配置为使后续形成的第二信号输入线(CNB)通过该过孔与第十一连接线311连接。

在示例性实施方式中，第八十二过孔V82在基底上的正投影位于第十一连接线311的第二端在基底上的正投影的范围之内，第八十二过孔V82内的第四绝缘层被刻蚀掉，暴露出第十一连接线311的第二端的表面，第八十二过孔V82被配置为使后续形成的第十二晶体管T12的第一极通过该过孔与第十一连接线311连接。

在示例性实施方式中，第八十三过孔V83在基底上的正投影位于第十二连接线312的第一端在基底上的正投影的范围之内，第八十三过孔V83内的第四绝缘层被刻蚀掉，暴露出第十二连接线312的第一端的表面，第八十三过孔V83被配置为使后续形成的本级GOA电路的信号输出线通过该过孔与第十二连接线312连接。对于第n级GOA电路，第八十三过孔V83被配置为使后续形成的第n级输出线(OUT_n)通过该过孔与第十二连接线312连接。对于第n+1级GOA电路，第八十三过孔V83被配置为使后续形成的第n+1级输出线(OUT_n+1)通过该过孔与第十二连接线312连接。

在示例性实施方式中，第八十四过孔V84在基底上的正投影位于第十二连接线312的第二端在基底上的正投影的范围之内，第八十四过孔V84内的第四绝缘层被刻蚀掉，暴露出第十二连接线312的第二端的表面，第八十四过孔V84被配置为通过后续形成的连接电极将第十二连接线312和第十八栅电极线218连接起来。

在示例性实施方式中，第八十五过孔V85在基底上的正投影位于第十三连接线313的第一端在基底上的正投影的范围之内，第八十五过孔V85内的第四绝缘层被刻蚀掉，暴露出第十三连接线313的第一端的表面，第八十五过孔V85被配置为使后续形成的第二十一晶体管T21的第二极通过该过孔与第十三连接线313连接。

在示例性实施方式中，第八十六过孔V86和多个第八十七过孔V87在基底上的正投影位于第十三连接线313在基底上的正投影的范围之内，第八十六过孔V86和多个第八十七过孔V87内的第四绝缘层被刻蚀掉，分别暴露出第十三连接线313的表面，第八十六过孔V86被配置为使后续形成的第十五晶体管T15的第二极通过该过孔与第十三连接线313连接，多个第八十七过孔V87被配置为使后续形成的第十六晶体管T16的第二极、第十八晶体管T18的第二极和第二十晶体管T20的第二极通过该过孔与第十三连接线313连接。

在示例性实施方式中，第八十八过孔V88在基底上的正投影位于第十四连接线314的第一端在基底上的正投影的范围之内，第八十八过孔V88内的第四绝缘层被刻蚀掉，暴露出第十四连接线314的第一端的表面，第八十八过孔V88被配置为通过后续形成的连接电极将第十四连接线314和第十六栅电极线216连接起来。

在示例性实施方式中，第八十九过孔V89在基底上的正投影位于第十四连接线314的第二端在基底上的正投影的范围之内，第八十九过孔V89内的第四绝缘层被刻蚀掉，暴露出第十四连接线314的第二端的表面，第八十九过孔V89被配置为通过后续形成的连接电极将第十四连接线314和第三极板233连接起来。

在示例性实施方式中，第九十过孔V90在基底上的正投影位于第十七连接线317的第一端在基底上的正投影的范围之内，第九十过孔V90内的第四绝缘层被刻蚀掉，暴露出第十七连接线317的第一端的表面，第九十过孔V90被配置为通过后续形成的连接电极将第十七连接线317和第十八栅电极线218连接起来。

在示例性实施方式中，第九十一过孔V91在基底上的正投影位于第十七连接线317的第二端在基底上的正投影的范围之内，第九十一过孔V91内的第四绝缘层被刻蚀掉，暴露出第十七连接线317的第二端的表面，第九十一过孔V91被配置为使后续形成的第十四晶体管T14的第一极通过该过孔与第十七连接线317连接。

在示例性实施方式中，多个第九十二过孔V92和多个第九十三过孔V93在基底上的正投影位于多个第十五连接线315在基底上的正投影的范围之内，第九十二过孔V92和第九十三过孔V93内的第四绝缘层被刻蚀掉，暴露出第十五连接线315两端的表面，多个第九十二过孔V92和多个第九十三过孔V93被配置为使后续形成的多个第十四晶体管T14的第一极与通过该过孔与多个第十五连接线315连接起来。

在示例性实施方式中，第九十四过孔V94在基底上的正投影位于第十六连接线316的第一端在基底上的正投影的范围之内，第九十四过孔V94内的第四绝缘层被刻蚀掉，暴露出第十六连接线316的第一端的表面，第九十四过孔V94被配置为使后续形成的第十四晶体管T14的第一极通过该过孔与第十六连接线316连接。

在示例性实施方式中，第九十五过孔V95在基底上的正投影位于第十六连接线316在基底上的正投影的范围之内，第九十五过孔V95内的第四绝缘层被刻蚀掉，暴露出第十六连接线316的表面，第九十五过孔V95被配置为使后续形成的第十九晶体管T19的第二极通过该过孔与第十六连接线316连接。

在示例性实施方式中，第九十六过孔V96在基底上的正投影位于第十三连接线313的第二端在基底上的正投影的范围之内，第九十六过孔V96内的第四绝缘层被刻蚀掉，暴露出第十三连接线313的第二端的表面，第九十六过孔V96被配置为使后续形成的低电压电源线(VGL)通过该过孔与第十三连接线313连接。

(5)形成第三导电层图案。在示例性实施方式中，形成第三导电层可以包括：在形成前述图案的基底上，沉积第三导电薄膜，采用图案化工艺对第三导电薄膜进行图案化，形成设置在第四绝缘层上的第三导电层，第三导电层可以包括设置在像素电路区的第三像素导电层以及设置在栅极电路区的第三栅极导电层，如图18a至图18d所示，图18a为像素电路区中第三像素导电层的示意图，图18b为栅极电路区第一区域中第三栅极导电层的示意图，图18c为栅极电路区第二区域中第三栅极导电层的示意图，图18d为栅极电路区第三区域中第三栅极导电层的示意图。在示例性实施方式中，第三导电层可以称为第一源漏金属(SD1)层。

图18a示意了像素电路区中一个重复单元(12个像素驱动电路)的平面结构，如图18a所示，在示例性实施方式中，像素电路区中的第三像素导电层至少包括：第一连接电极41、第二连接电极42、第三连接电极43、第四连接电极44、第五连接电极45、第六连接电极46、第一电源线47、数据信号线48、参考信号线49和初始信号线50。

在示例性实施方式中，第一连接电极41可以为主体部分沿着第二方向Y延伸的线形状，第一连接电极41的第一端通过第一过孔V1与第一有源层的第一区连接，第一连接电极41的第二端通过第四过孔V4与第二有源层的第二区连接，使第一有源层的第一区和第二有源层的第二区具有相同的电位。在示例性实施方式中，第一连接电极41可以作为第一晶体管T1的第一极和第二晶体管T2的第二极。在示例性实施方式中，在第二方向Y上相邻的两个电路单元中的第一连接电极41可以是相互连接的一体结构，实现第n单元行和第n-1单元行中的像素驱动电路共用第二晶体管T2。

在示例性实施方式中，第二连接电极42可以为主体部分沿着第一方向X延伸的条形状，第二连接电极42的第一端通过第二过孔V2与第一有源层的第二区连接，第二连接电极42的第二端通过第十二过孔V12与第二极板32连接，使第一有源层的第二区和第二极板32具有相同的电位。在示例性实施方式中，第二连接电极42可以作为第一晶体管T1的第二极。

在示例性实施方式中，第三连接电极43可以为主体部分沿着第二方向Y延伸的线形状，第三连接电极43的第一端通过第六过孔V6与第三有源层的第二区连接，第三连接电极43的中部通过第八过孔V8与第四有源层的第二区连接，第三连接电极43的第二端通过第十一过孔V11与第一极板26连接，使第三有源层的第二区、第四有源层的第二区和第一极板26具有相同的电位。在示例性实施方式中，第三连接电极43可以作为第三晶体管T3的第二极和第四晶体管T4的第二极。

在示例性实施方式中，第四连接电极44可以为矩形状，第四连接电极44的第一端通过第十过孔V10与第五有源层的第二区连接，第四连接电极44的第二端通过第十三过孔V13与第二极板32连接，使第五有源层的第二区和第二极板32具有相同的电位。在示例性实施方式中，第四连接电极44可以作为第五晶体管T5的第二极。

在示例性实施方式中，第五连接电极45可以为主体部分沿着第一方向X延伸的条形状，第五连接电极45的第一端通过第十五过孔V15与初始连接线31的初始连接凸起连接，第五连接电极45的第二端通过第九过孔V9与第五有源层的第一区连接，使得初始连接线31和第五有源层的第一区具有相同的电位。在示例性实施方式中，第五连接电极45可以作为第五晶体管T5的第一极。

在示例性实施方式中，第六连接电极46可以为主体部分沿着第一方向X延伸的条形状，第六连接电极46的第一端通过第十四过孔V14与电源连接线25的电源连接凸起连接，第六连接电极46的第二端通过第三过孔V3与第二有源层的第一区连接，使得电源连接线25和第二有源层的第一区具有相同的电位。在示例性实施方式中，第六连接电极46可以作为第二晶体管T2的第一极。

在示例性实施方式中，第一连接电极41、第二连接电极42、第三连接电极43和第四连接电极44可以设置在每个电路单元中，在第二方向Y上相邻的两个电路单元共用第五连接电极45和第六连接电极46，第五连接电极45可以设置在第n-1单元行中，第六连接电极46可以设置在第n单元行中。

在示例性实施方式中，第一电源线47可以为主体部分沿着第二方向Y延伸的线形状，第一电源线47通过第十六过孔V16与电源连接线25连接，使得第一电源线47通过电源连接线25向一个单元行中的多个电路单元传输电源电压。在示例性实施方式中，一个重复单元中，两个第一电源线47可以设置在重复单元第一方向X的两侧，使得在第一方向X上相邻的两个重复单元共用第一电源线47，且一个重复单元内的多个单元列共用第一电源线47。例如，第m单元列和第m+5单元列中可以设置第一电源线47，第m+1单元列至第m+4单元列中没有设置第一电源线47，形成一条第一电源线47向三个单元列传输电源电压的一拖三结构，不仅有利于提高面板的均一性，避免显示基板的显示不良，保证显示基板的显示效果，而且可以减小信号线和过孔的数量，节约布线空间。

在示例性实施方式中，数据信号线48可以为主体部分沿着第二方向Y延伸的线形状，数据信号线48通过第七过孔V7与第四有源层的第一区连接，向一个单元列中的多个像素驱动电路传输数据电压。在示例性实施方式中，一个重复单元中，数据信号线48可以设置在每个单元列中。

在示例性实施方式中，参考信号线49可以为主体部分沿着第二方向Y延伸的线形状，参考信号线49通过第五过孔V5与第三有源层的第一区连接，使得参考信号线49向一个单元行中的多个像素驱动电路传输参考电压。在示例性实施方式中，一个重复单元中，两个参考信号线49可以设置在重复单元的中间位置，使得多个单元列共用参考信号线49。例如，第m+2单元列和第m+3单元列设置有参考信号线49，第m单元列、第m+1单元列、第m+4单元列和第m+5单元列没有设置有参考信号线49，形成一条参考信号线49向三个单元列传输参考电压的一拖三结构，不仅有利于提高面板的均一性，避免显示基板的显示不良，保证显示基板的显示效果，而且可以减小信号线和过孔的数量，节约布线空间。

在示例性实施方式中，初始信号线50可以为主体部分沿着第二方向Y延伸的线形状，初始信号线50通过第十七过孔V17与初始连接线31连接，使得初始信号线50通过初始连接线31向一个单元行中的多个像素驱动电路传输初始电压。在示例性实施方式中，一个重复单元中，一条初始信号线50可以设置在重复单元的中间位置，使得多个单元列共用初始信号线50。例如，初始信号线50可以设置在第m+2单元列与第m+3单元列之间，第m单元列、第m+1单元列、第m+4单元列和第m+5单元列没有设置初始信号线50，形成一条初始信号线50向六个单元列传输初始电压的一拖六结构，不仅有利于提高面板的均一性，避免显示基板的显示不良，保证显示基板的显示效果，而且可以减小信号线和过孔的数量，节约布线空间。

在示例性实施方式中，在一个重复单元中，至少一个相邻单元列之间设置没有形成第三像素导电层的空白区，空白区可以被配置为作为GOA电路的走线区，GOA电路中第一信号输入线CN、第二信号输入线CNB、复位信号线RST、使能信号线EN、低电压电源线VGL、多条第一时钟信号线和多条第二时钟信号线等设置在空白区，实现沿着第二方向Y延伸的多条信号线的走线排布。例如，空白区可以形成在第m单元列和第m+1单元列之间。又如，空白区可以形成在第m+4单元列和第m+5单元列之间。

在示例性实施方式中，第n-1单元行和第n单元行中的第一连接电极41、第二连接电极42、第三连接电极43、第四连接电极44、第一电源线47、数据信号线48、参考信号线49和初始信号线50可以相对于第一方向基准线X1镜像对称。

在示例性实施方式中，相邻单元列中的第三像素导电层可以相对于单元列中心线镜像对称。

在示例性实施方式中，在一个重复单元中，重复单元中心线两侧的多个单元列中的第三像素导电层可以相对于重复单元中心线镜像对称。

图18b、图18c和图18d分别示意了一个栅极电路区中第一区域、第二区域和第三区域的第三栅极导电层的平面结构，三个区域中的第三栅极导电层一起构成GOA电路完整的第三栅极导电层，第一基准线X1上方可以为第n级GOA电路，第一基准线X1下方可以为第n+1级GOA电路。如图18b、图18c和图18d所示，在示例性实施方式中，栅极电路区中的第三栅极导电层可以包括：第一信号输入线401、第二信号输入线402、复位信号线403、使能信号线404、低电压电源线405、第n级GOA电路的第一控制线406、第n级GOA电路的第二控制线407、第n+1级GOA电路的第一控制线408、第n+1级GOA电路的第二控制线409、第一时钟第一引线501、第一时钟第二引线502、第一时钟第三引线503、第一时钟第四引线504、第二时钟第一引线601、第二时钟第二引线602、第二时钟第三引线603、第二时钟第四引线604、第二十一连接线421、第二十二连接线422、第二十三连接线423、第二十四连接线424、第二十五连接线425、第二十六连接线426、第二十七连接线427、第二十八连接线428、第二十九连接线429、第三十连接线430、第三十一连接线431、第三十二连接线432、第三十三连接线433、第三十四连接线434、第三十五连接线435、第三十六连接线436、第三十七连接线437、第三十八连接线438、第三十九连接线439、第四十连接线440、第四十一连接线441、第一输出电极451、第二输出电极452和第三输出电极453。

在示例性实施方式中，第一信号输入线401(CN)可以为沿着第二方向Y延伸的线形状，第一信号输入线401通过第三十一过孔V31与第十一有源层的第一区连接，实现了第十一晶体管T11的第一极与第一信号输入线401的连接。

在示例性实施方式中，第二信号输入线402(CNB)可以为沿着第二方向Y延伸的线形状，第二信号输入线402通过第八十一过孔V81与第十一连接线311的第一端连接。

在示例性实施方式中，复位信号线403(RST)可以为沿着第二方向Y延伸的线形状，复位信号线403通过第五十四过孔V54与第二十一栅电极线221的第二端连接。由于第二十一栅电极线221作为第二十一晶体管T21的栅电极，因而实现了第二十一晶体管T21的栅电极与复位信号线403的连接，复位信号线403控制第二十一晶体管T21的导通和断开。

在示例性实施方式中，使能信号线404可以为沿着第二方向Y延伸的线形状，使能信号线404一方面通过第七十三过孔V73与第十九栅电极线219和第二十栅电极线220连接，另一方面通过第四十七过孔V47与第十九有源层的第一区连接。由于第十九栅电极线219作为第十九晶体管T19的栅电极，第二十栅电极线220作为第二十晶体管T20的栅电极，因而实现了第十九晶体管T19的栅电极和第二十晶体管T20的栅电极同时与使能信号线404连接，且第十九晶体管T19的栅电极和第一极相互连接。

在示例性实施方式中，低电压电源线405可以为沿着第二方向Y延伸的线形状，低电压电源线405一方面通过第七十五过孔V75与第三连接线243的第二端连接，另一方面通过第九十六过孔V96与第十三连接线313的第二端的第二端连接，使得第三连接线243和第十三连接线313均作为低电压连接线传输低电压电源线405提供的低电压信号。

在示例性实施方式中，栅极电路区中的第一控制线可以包括第n级GOA电路的第一控制线406和第n+1级GOA电路的第一控制线408，第一控制线406为第n-1级GOA电路的输出信号线OUT_n-1，第一控制线408为第n级GOA电路的输出信号线OUT_n。栅极电路区中的第二控制线可以包括第n级GOA电路的第二控制线407和第n+1级GOA电路的第二控制线409，第二控制线407为第n+1级GOA电路的输出信号线OUT_n+1，第二控制线409为第n+2级GOA电路的输出信号线OUT_n+2。

在示例性实施方式中，第n级GOA电路的第一控制线406可以为沿着第二方向Y延伸的线形状，第一控制线406的第一端与第n-1级GOA电路的输出信号线OUT_n-1连接，第一控制线406的第二端穿过像素电路区延伸到栅极电路区后，通过第五十七过孔V57与第n级GOA电路的第十一栅电极线211的第二端连接。由于第十一栅电极线211作为第十一晶体管T11的栅电极，因而实现了第n级GOA电路的第十一晶体管T11的栅电极与第n-1级GOA电路的输出信号线OUT_n-1的连接，即上一级GOA电路的输出信号线控制本级的第十一晶体管T11。

在示例性实施方式中，第n级GOA电路的第二控制线407可以为沿着第二方向Y延伸的线形状，第二控制线407的第一端通过第八十三过孔V83与第n+1级GOA电路的第十二连接线312连接，第二控制线407的第二端延伸到第n级GOA电路所在区域后，通过第五十八过孔V58与第n级GOA电路的第十二栅电极线212的第二端连接。由于第十二栅电极线212作为第十二晶体管T12的栅电极，第n+1级GOA电路的第十二连接线312作为第n+1级GOA电路的输出信号线OUT_n+1，实现了第n级GOA电路的第十二晶体管T12的栅电极与第n+1级GOA电路的输出信号线OUT_n+1的连接，即下一级GOA电路的输出信号线控制本级的第十二晶体管T12。

在示例性实施方式中，第n+1级GOA电路的第一控制线408可以为沿着第二方向Y延伸的线形状，第一控制线408的第一端通过第八十三过孔V83与第n级GOA电路的第十二连接线312连接，第一控制线408的第一端延伸到第n+1级GOA电路所在区域后，通过第五十七过孔V57与第n+1级GOA电路的第十一栅电极线211的第二端连接。由于第十一栅电极线211作为第十一晶体管T11的栅电极，第n级GOA电路的第十二连接线312作为第n级GOA电路的输出信号线OUT_n，实现了第n+1级GOA电路的第十一晶体管T11的栅电极与第n级GOA电路的输出信号线OUT_n的连接，即上一级GOA电路的输出信号线控制本级的第十一晶体管T11。此外，第一控制线408的第三端可以沿着第二方向Y穿过像素电路区延伸到第n-1级GOA电路所在区域，作为第n-1级GOA电路的第二控制线。

在示例性实施方式中，第n+1级GOA电路的第二控制线409，可以为沿着第二方向Y延伸的线形状，第二控制线409的第一端与第n+2级GOA电路的输出信号线OUT_n+2连接，第二控制线409的第二端穿过像素电路区延伸到栅极电路区后，通过第五十八过孔V58与第n+1级GOA电路的第十二栅电极线212的第二端连接。由于第十二栅电极线212作为第十二晶体管T12的栅电极，因而实现了第n+1级GOA电路的第十二晶体管T12的栅电极与第n+2级GOA电路的输出信号线OUT_n+2的连接，即下一级GOA电路的输出信号线控制本级的第十二晶体管T12。

在示例性实施方式中，GOA电路可以包括多条第一时钟信号线(CLK)和多条第二时钟信号线(CLKB)，多条第一时钟信号线可以至少包括第一时钟第一引线501、第一时钟第二引线502、第一时钟第三引线503和第一时钟第四引线504。多条第二时钟信号线可以至少包括第二时钟第一引线601、第二时钟第二引线602、第二时钟第三引线603和第二时钟第四引线604。

在示例性实施方式中，第一时钟第一引线501和第二时钟第一引线601可以为沿着第二方向Y延伸的线形状，第一时钟第一引线501分别通过第三十五过孔V35与第n级GOA电路的2个第一输出有源层的第一区连接，第二时钟第一引线601分别通过第三十五过孔V35与第n+1级GOA电路的2个第一输出有源层的第一区连接，第一输出有源层的第一区作为第一输出晶体管T13A的输入端。

在示例性实施方式中，第一时钟第二引线502和第二时钟第二引线602可以为沿着第二方向Y延伸的线形状，第一时钟第二引线502分别通过第三十五过孔V35与第n级GOA电路的2个第二输出有源层的第一区连接，第二时钟第二引线602分别通过第三十五过孔V35与第n+1级GOA电路的2个第二输出有源层的第一区连接，第二输出有源层的第一区作为第二输出晶体管T13B的输入端。

在示例性实施方式中，第一时钟第三引线503和第二时钟第三引线603可以为沿着第二方向Y延伸的线形状，第一时钟第二引线502分别通过第三十五过孔V35与第n级GOA电路的2个第三输出有源层的第一区连接，第二时钟第三引线603分别通过第三十五过孔V35与第n+1级GOA电路的2个第三输出有源层的第一区连接，第三输出有源层的第一区作为第三输出晶体管T13C的输入端。

第一时钟第四引线504和第二时钟第四引线604可以为沿着第二方向Y延伸的线形状。第一时钟第四引线504一方面通过第六十七过孔V67与第n+1级GOA电路的第十七栅电极线217连接，另一方面通过第四十三过孔V43与第n+1级GOA电路的第十七有源层的第一区连接，使得第n+1级GOA电路的第十七晶体管T17的栅电极和第一极同时与第一时钟第四引线504连接。第二时钟第四引线604一方面通过第六十七过孔V67与第n级GOA电路的第十七栅电极线217连接，另一方面通过第四十三过孔V43与第n级GOA电路的第十七有源层的第一区连接，使得第n级GOA电路的第十七晶体管T17的栅电极和第一极同时与第二时钟第四引线604连接。

在示例性实施方式中，第二十一连接电极421一方面通过第三十二过孔V32与第十一有源层的第二区连接，另一方面通过第五十五过孔V55与第一连接线241的第一端连接，第二十一连接电极421可以作为第十一晶体管T11的第二极。

在示例性实施方式中，第二十二连接电极422一方面通过第五十六过孔V56与第一连接线241的第二端连接，另一方面通过第三十四过孔V34与第十二有源层的第二区连接，又一方面通过第五十九过孔V59与第四连接线244的第一端连接，第二十二连接电极422可以作为第十二晶体管T12的第二极。由于第二十二连接电极422通过第一连接线241与第二十一连接电极421连接，因而实现了第十一晶体管T11的第二极和第十二晶体管T12的第二极之间的连接，使得两者具有相同的电位。

在示例性实施方式中，第二十三连接电极423一方面通过第八十二过孔V82与第十一连接线311的第二端连接，另一方面通过第三十三过孔V33与第十二有源层的第一区连接，第二十三连接电极423可以作为第十二晶体管T12的第一极。由于第二十三连接电极423通过第十一连接线311与第二信号输入线402连接，因而实现了第二信号输入线402和第十二晶体管T12的第一极之间的连接。

在示例性实施方式中，第二十四连接电极424一方面通过第六十过孔V60与第四连接线244的第二端连接，另一方面通过第五十一过孔V51与第二十一有源层的第一区连接，又一方面通过第六十一过孔V61与第十六栅电极线216的第一端连接，第二十四连接电极424可以作为第二十一晶体管T21的第一极。由于第四连接线244与第二十二连接电极422连接，第二十二连接电极422与第二十一连接电极421连接，因而实现了第十一晶体管T11的第二极、第十二晶体管T12的第二极和第二十一晶体管T21的第一极之间的相互连接。

在示例性实施方式中，第二十五连接电极425一方面通过第五十二过孔V52与第二十一有源层的第二区连接，另一方面通过第八十五过孔V85与第十三连接线313的第一端连接，第二十五连接电极425可以作为第二十一晶体管T21的第二极。由于第十三连接线313作为低电压连接线，因而实现了第二十一晶体管T21的第二极与低电压电源线的连接。

在示例性实施方式中，第二十六连接电极426一方面通过第三十九过孔V39与第十五有源层的第一区连接，另一方面通过第六十三过孔V63与第十六栅电极线216连接，第二十六连接电极426可以作为第十五晶体管T15的第一极。由于第十六栅电极线216作为第十六晶体管T16的栅电极，因而实现了第十五晶体管T15的第一极与第十六晶体管T16的栅电极之间的相互连接。

在示例性实施方式中，第二十七连接电极427一方面通过第四十过孔V40与第十五有源层的第二区连接，另一方面通过第八十六过孔V86与第十三连接线313连接，第二十七连接电极427可以作为第十五晶体管T15的第二极。由于第十三连接线313作为低电压连接线，因而实现了第十五晶体管T15的第二极与低电压电源线的连接。在示例性实施方式中，第n级GOA电路和第n+1级GOA电路中的第二十七连接电极427可以为相互连接的一体结构。

在示例性实施方式中，第二十八连接电极428一方面通过第四十一过孔V41与第十六有源层的第一区连接，另一方面通过第六十四过孔V64与第十五栅电极线215连接，第二十八连接电极428可以作为第十六晶体管T16的第一极。由于第十五栅电极线215作为第十五晶体管T15的栅电极，因而实现了第十六晶体管T16的第一极与第十五晶体管T15的栅电极之间的相互连接。

在示例性实施方式中，第二十九连接电极429一方面通过第四十二过孔V42与第十六有源层的第二区连接，另一方面通过第八十七过孔V87与第十三连接线313连接，第二十九连接电极429可以作为第十六晶体管T16的第二极。由于第十三连接线313作为低电压连接线，因而实现了第十六晶体管T16的第二极与低电压电源线的连接。在示例性实施方式中，第n级GOA电路和第n+1级GOA电路中的第二十九连接电极429可以为相互连接的一体结构。

在示例性实施方式中，第三十连接电极430一方面通过第六十二过孔V62与第十六栅电极线216连接，另一方面通过第八十八过孔V88与第十四连接线314连接，第三十连接电极430可以作为第十六栅电极线216和第十四连接线314之间的连接电极，由于第十六栅电极线216可以作为第十六晶体管T16的栅电极，第十四连接线314可以作为上拉节点线(PU)，因而实现了第十六晶体管T16的栅电极与上拉节点线(PU)的连接。

在示例性实施方式中，第三十一连接电极431一方面通过第八十四过孔V84与第十二连接线312连接，另一方面通过第六十五过孔V65与第十八栅电极线218连接，第三十一连接电极431可以作为第十二连接线312和第十八栅电极线218之间的连接电极。由于第十八栅电极线218可以作为第十八晶体管T18的栅电极，第十二连接线312可以作为输出连接线，与本级输出信号线连接，因而实现了第十八晶体管T18的栅电极与本级输出信号线的连接。

在示例性实施方式中，第三十二连接电极432一方面通过第六十六过孔V66与第十八栅电极线218连接，另一方面通过第九十过孔V90与第十七连接线317的第一端连接，第三十二连接电极432可以作为第十八栅电极线218和第十七连接线317之间的连接电极。由于第十八栅电极线218与第十二连接线312连接，因而实现了第十二连接线312和第十七连接线317之间的连接。

在示例性实施方式中，第三十三连接电极433一方面通过第四十五过孔V45与第十八有源层的第一区连接，另一方面通过第六十九过孔V69与第十四栅电极线214连接，第三十三连接电极433可以作为第十八晶体管T18的第一极。由于第十四栅电极线214作为第十四晶体管T14的栅电极，因而实现了第十八晶体管T18的第一极与第十四晶体管T14的栅电极之间的相互连接。

在示例性实施方式中，第三十四连接电极434一方面通过第四十六过孔V46与第十八有源层的第二区连接，另一方面通过第八十七过孔V87与第十三连接线313连接，第三十四连接电极434可以作为第十八晶体管T18的第二极。由于第十三连接线313作为低电压连接线，因而实现了第十八晶体管T18的第二极与低电压电源线的连接。在示例性实施方式中，第n级GOA电路和第n+1级GOA电路中的第三十四连接电极434可以为相互连接的一体结构。

在示例性实施方式中，第三十四连接电极434在基底上的正投影与第十四栅电极线214在基底上的正投影至少部分交叠，由于第三十四连接电极434具有低电压电源线的电位，第十四栅电极线214具有下拉节点线(PD)的电位，因而第十四栅电极线214和第三十四连接电极434之间可以构成第二电容(C2)。

在示例性实施方式中，第三十五连接电极435一方面通过第四十四过孔V44与第十七有源层的第二区连接，另一方面通过第六十八过孔V68与第十四栅电极线214连接，第三十五连接电极435可以作为第十七晶体管T17的第二极。由于第十四栅电极线214作为第十四晶体管T14的栅电极，因而实现了第十七晶体管T17的第二极与第十四晶体管T14的栅电极之间的相互连接。

在示例性实施方式中，多个第三十六连接电极436可以作为第十四晶体管T14的第一极。对于靠近第十七晶体管T17一侧的第三十六连接电极436，该第三十六连接电极436一方面通过第九十一过孔V91与第十七连接线317的第二端连接，另一方面通过第九十二过孔V92与第十五连接线315连接，又一方面通过第三十七过孔V37与第十四有源层的第一区连接。对于靠近第二十晶体管T20一侧的第三十六连接电极436，该第三十六连接电极436一方面通过第九十四过孔V94与第十六连接线316的第一端连接，另一方面通过第九十三过孔V93与第十五连接线315连接，又一方面通过第三十七过孔V37与第十四有源层的第一区连接，又一方面通过第七十八过孔V78与像素电路区的第一扫描信号线21连接。对于上述两个第三十六连接电极436以外的其它的第三十六连接电极436，这些其它的第三十六连接电极436一方面通过第三十七过孔V37与第十四有源层的第一区连接，另一方面分别通过第九十二过孔V92和第九十三过孔V93与第十五连接线315连接。这样，通过多个第三十六连接电极436实现了第十五连接线315、第十六连接线316和第十七连接线317的相互，且连接本级输出信号线(第一扫描信号线21)。

在示例性实施方式中，第三十七连接电极437一方面通过第四十九过孔V49与第二十有源层的第一区连接，另一方面通过第七十二过孔V72与第十四栅电极线214的第二端连接，第三十七连接电极437可以作为第二十晶体管T20的第一极。由于第十四栅电极线214作为第十四晶体管T14的栅电极，因而实现了第二十晶体管T20的第一极与第十四晶体管T14的栅电极之间的相互连接。

在示例性实施方式中，第三十八连接电极438一方面通过第五十过孔V50与第二十有源层的第二区连接，另一方面通过多个第八十七过孔V87与第十三连接线313连接，第三十八连接电极438可以作为第二十晶体管T20的第二极。由于第十三连接线313作为低电压连接线，因而实现了第二十晶体管T20的第二极与低电压电源线的连接。在示例性实施方式中，第n级GOA电路和第n+1级GOA电路中的第三十八连接电极438可以为相互连接的一体结构。

在示例性实施方式中，第三十九连接电极439一方面通过第四十八过孔V48与第十九有源层的第二区连接，另一方面通过第九十五过孔V95与第十六连接线316连接，第三十九连接电极439可以作为第十九晶体管T19的第二极。由于第十六连接线316作为本级输出信号线，因而实现了第十九晶体管T19的第二极与本级输出线的连接。

在示例性实施方式中，多个第四十连接电极440可以作为第十四晶体管T14的第二极。对于靠近第二十晶体管T20一侧的第四十连接电极440，一方面通过第七十四过孔V74与第三连接线243的第一端连接，另一方面通过第七十一过孔V71与第二连接线242连接，又一方面通过第三十八过孔V38与第十四有源层的第二区连接。对于其它的第四十连接电极440，一方面通过第三十八过孔V38与第十四有源层的第二区连接，另一方面分别通过第七十过孔V70和第七十一过孔V71分别与第二连接线242连接。由于第三连接线243作为低电压连接线，与第三连接线243连接的第二连接线242也作为低电压连接线，因而实现了多个第十四晶体管T14的第二极均与低电压电源线的连接。

在示例性实施方式中，第四十一连接电极441可以作为第十四连接线314和第三极板233之间的连接线。第四十一连接电极441一方面通过第七十六过孔V76与第三极板233的第二端连接，另一方面通过第八十九过孔V89与第十四连接线314连接。由于第十四连接线314可以作为上拉节点线(PU)，因而第三极板233具有上拉节点的电位。由于第四极板324与第十六连接线316连接，第十六连接线316连接本级输出信号线，因而第四极板324具有本级输出信号线的电位，第三极板233和第四极板324构成第一电容C1。

在示例性实施方式中，每级GOA电路可以包括作为输出晶体管的输出端的第一输出电极451、第n级第二输出电极452和第三输出电极453，每个输出电极(输出晶体管的第二极)可以包括相互连接的第一部和第二部，第一部的形状可以为“C”形状，第一部可以通过东哥第三十六过孔V36与输出有源层的第二区连接，第二部的形状可以为“I”形状，第二部的第一端与第一部连接，第二部的第二端可以沿着第二方向Y或者第二方向Y的反方向延伸到像素电路区，并通过第七十七过孔V77与第一扫描信号线21连接。

在示例性实施方式中，第n级GOA电路可以包括第n级第一输出电极451n、第n级第二输出电极452n和第n级第三输出电极453n。第n级第一输出电极451n一方面通过第三十六过孔V36与第一输出有源层的第二区连接，另一方面通过第七十七过孔V77与第n单元行的第一扫描信号线21连接，第n级第一输出电极451n作为第一输出晶体管T13A的输出端。第n级第二输出电极452n一方面通过第三十六过孔V36与第二输出有源层的第二区连接，另一方面通过第七十七过孔V77与第n单元行的第一扫描信号线21连接，第n级第二输出电极452n作为第二输出晶体管T13B的输出端。第n级第三输出电极453n一方面通过第三十六过孔V36与第三输出有源层的第二区连接，另一方面通过第七十七过孔V77与第n单元行的第一扫描信号线21连接，第n级第三输出电极453n作为第三输出晶体管T13C的输出端。

在示例性实施方式中，第十三栅电极线213、第一输出有源层113A、第一时钟第一引线501和第n级第一输出电极451n可以构成第n级GOA电路的第一输出晶体管T13A，第十三栅电极线213、第二输出有源层113B、第一时钟第二引线502和第n级第二输出电极452n可以构成第n级GOA电路的第二输出晶体管T13B，第十三栅电极线213、第三输出有源层113C、第一时钟第三引线503和第n级第三输出电极453n可以构成第n级GOA电路的第三输出晶体管T13C。第n级GOA电路的第一输出晶体管T13A、第二输出晶体管T13B和第三输出晶体管T13C可以沿着第一方向X依次设置，且均与第n单元行的第一扫描信号线21连接，实现了三个输出晶体管共同输出扫描信号，第n单元行的第一扫描信号线21作为第n级GOA电路的输出连接线。

在示例性实施方式中，第n+1级GOA电路可以包括第n+1级第一输出电极451n+1、第n+1级第二输出电极452n+1和第n+1级第三输出电极453n+1。第n+1级第一输出电极451n+1一方面通过第三十六过孔V36与第一输出有源层的第二区连接，另一方面通过第七十七过孔V77与第n+1单元行的第一扫描信号线21连接。第n+1级第二输出电极452n+1一方面通过第三十六过孔V36与第二输出有源层的第二区连接，另一方面通过第七十七过孔V77与第n+1单元行的第一扫描信号线21连接。第n+1级第三输出电极453n+1一方面通过第三十六过孔V36与第三输出有源层的第二区连接，另一方面通过第七十七过孔V77与第n+1单元行的第一扫描信号线21连接。

在示例性实施方式中，第十三栅电极线213、第一输出有源层113A、第二时钟第一引线601和第n+1级第一输出电极451n+1构成第n+1级GOA电路的第一输出晶体管T13A，第十三栅电极线213、第二输出有源层113B、第二时钟第二引线602和第n+1级第二输出电极452n+1构成第n+1级GOA电路的第二输出晶体管T13B，第十三栅电极线213、第三输出有源层113C、第二时钟第三引线603和第n+1级第三输出电极453n+1构成第n+1级GOA电路的第三输出晶体管T13C。第n+1级GOA电路的第一输出晶体管T13A、第二输出晶体管T13B和第三输出晶体管T13C可以沿着第一方向X依次设置，且均与第n+1单元行的第一扫描信号线21连接，实现了三个输出晶体管共同输出扫描信号，第n+1单元行的第一扫描信号线21作为第n+1级GOA电路的输出连接线。

在示例性实施方式中，由于作为输出连接线的第一扫描信号线21通过过孔与第三十六连接电极436连接，第三十六连接电极436通过过孔与第十六连接线316连接，第十六连接线316与第四极板324，因而实现了本级GOA电路的输出线与第一电容的连接。

后续制备过程可以包括形成平坦层、阳极导电层、像素定义层、有机发光层、阴极和封装结构层等工艺，这里不再赘述。

在示例性实施方式中，基底可以是柔性基底，或者可以是刚性基底。刚性衬底可以为但不限于玻璃、石英中的一种或多种，柔性衬底可以为但不限于聚对苯二甲酸乙二醇酯、对苯二甲酸乙二醇酯、聚醚醚酮、聚苯乙烯、聚碳酸酯、聚芳基酸酯、聚芳酯、聚酰亚胺、聚氯乙烯、聚乙烯、纺织纤维中的一种或多种。第一导电层、第二导电层和第三导电层可以采用金属材料，如银(Ag)、铜(Cu)、铝(Al)和钼(Mo)中的任意一种或多种，或上述金属的合金材料，如铝钕合金(AlNd)或钼铌合金(MoNb)，可以是单层结构，或者多层复合结构，如Mo/Cu/Mo等。第一绝缘层、第二绝缘层、第三绝缘层和第四绝缘层可以采用硅氧化物(SiOx)、硅氮化物(SiNx)和氮氧化硅(SiON)中的任意一种或多种，可以是单层、多层或复合层。第一绝缘层称为缓冲(Buffer)层，用于提高基底的抗水氧能力，第二绝缘层和第三绝缘层称为栅绝缘(GI)层，第四绝缘层称为层间绝缘(ILD)层。有源层可以采用非晶态氧化铟镓锌材料(a-IGZO)、氮氧化锌(ZnON)、氧化铟锌锡(IZTO)、非晶硅(a-Si)、多晶硅(p-Si)、六噻吩或聚噻吩等材料，即本公开适用于基于氧化物(Oxide)技术、硅技术或有机物技术制造的晶体管。

从以上描述的显示基板的结构以及制备过程可以看出，本公开提供的显示基板，通过在显示区域交替设置像素电路区和栅极电路区，像素电路区设置像素驱动电路，栅极电路区设置栅极驱动电路，有效减小了显示装置的边框宽度，实现显示装置的窄边框。本公开通过在栅极驱动电路中设置多个输出晶体管，利用多个输出晶体管一起向像素驱动电路输出扫描信号，不仅可以降低单个输出晶体管的输出要求，而且可以提高栅极驱动电路整体的输出能力。本公开通过采用纵向布局多个时钟信号线，多个时钟信号线均沿着与数据信号线平行的方向延伸，多个时钟信号线之间不需要通过横向连接线相互连接，不仅避免了时钟信号线与数据信号线交叠，消除了数据信号线噪声，而且降低了时钟信号线的总体负载，因而最大限度地提高了显示品质和显示质量。本公开通过在栅极电路区设置2级栅极驱动电路，在像素电路区设置2个单元行，且2个单元行中的像素驱动电路镜像对称，同时通过设置多个输出晶体管的输出电极与像素驱动电路的第一扫描信号线连接，利用像素驱动电路的第一扫描信号线作为栅极驱动电路的输出连接线，所形成的2个单元行2级栅极驱动电路结构布局合理，连接结构简单，像素驱动电路和栅极驱动电路的占用空间小，有利于实现高PPI显示。本公开的制备工艺可以很好地与现有制备工艺兼容，工艺实现简单，易于实施，生产效率高，生产成本低，良品率高。

本公开前述所示结构及其制备过程仅仅是一种示例性说明，在示例性实施方式中，可以根据实际需要变更相应结构以及增加或减少构图工艺，本公开在此不做限定。

本公开示例性实施例还提供一种显示基板的制备方法，以制作上述示例性实施例提供的显示基板。在示例性实施方式中，所述显示基板沿着第二方向交替设置的多个像素电路区和多个栅极电路区；所述制备方法可以包括：

在所述像素电路区形成至少一个单元行，在所述栅极电路区形成至少一级栅极驱动电路；所述单元行包括沿着第一方向依次设置的多个电路单元，至少一个电路单元包括像素驱动电路以及与所述像素驱动电路连接的数据信号线和扫描信号线，至少一个栅极电路区包括至少一级栅极驱动电路，所述栅极驱动电路包括至少一个输出晶体管和与所述输出晶体管连接的时钟信号线，所述数据信号线在显示基板平面上的正投影与所述时钟信号线在显示基板平面上的正投影没有交叠，所述第一方向和第二方向交叉。

本公开示例性实施例还提供一种显示装置，显示装置包括前述的显示基板。显示装置可以为：手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件，本发明实施例并不以此为限。

虽然本公开所揭露的实施方式如上，但所述的内容仅为便于理解本公开而采用的实施方式，并非用以限定本发明。任何所属领域内的技术人员，在不脱离本公开所揭露的精神和范围的前提下，可以在实施的形式及细节上进行任何的修改与变化，但本发明的专利保护范围，仍须以所附的权利要求书所界定的范围为准。

Claims (16)

1.一种显示基板，其特征在于，包括沿着第二方向交替设置的多个像素电路区和多个栅极电路区，至少一个像素电路区包括至少一个单元行，所述单元行包括沿着第一方向依次设置的多个电路单元，至少一个电路单元包括像素驱动电路以及与所述像素驱动电路连接的数据信号线和扫描信号线，至少一个栅极电路区包括至少一级栅极驱动电路，所述栅极驱动电路包括至少一个输出晶体管和与所述输出晶体管连接的时钟信号线，所述数据信号线在显示基板平面上的正投影与所述时钟信号线在显示基板平面上的正投影没有交叠，所述第一方向和第二方向交叉。

2.根据权利要求1所述的显示基板，其特征在于，至少一个栅极电路区中，所述栅极驱动电路包括多个晶体管和与所述多个晶体管对应连接的多条时钟信号线，多条时钟信号线在显示基板平面上的正投影没有交叠且相互之间没有连接。

3.根据权利要求1所述的显示基板，其特征在于，至少一个像素电路区包括沿着所述第二方向依次设置的k个单元行，至少一个栅极电路区包括沿着所述第二方向依次设置的k级栅极驱动电路，k为大于或等于2的正整数。

4.根据权利要求1所述的显示基板，其特征在于，至少一个栅极电路区包括沿着所述第二方向依次设置的第n级栅极驱动电路和第n+1级栅极驱动电路，所述第n级栅极驱动电路远离所述第n+1级栅极驱动电路一侧的像素电路区至少包括第n单元行，所述第n+1级栅极驱动电路远离所述第n级栅极驱动电路一侧的像素电路区至少包括第n+1单元行，所述第n级栅极驱动电路被配置为驱动所述第n单元行的像素驱动电路，所述第n+1级栅极驱动电路被配置为驱动所述第n+1单元行的像素驱动电路，n为大于或等于1的正整数。

5.根据权利要求4所述的显示基板，其特征在于，所述第n单元行中的像素驱动电路与所述第n+1单元行中的像素驱动电路相对于第一基准线镜像对称，所述第一基准线为在第二方向上平分所述栅极电路区且沿着所述第一方向延伸的直线。

6.根据权利要求1所述的显示基板，其特征在于，至少一个像素电路区包括沿着所述第二方向依次设置的第m单元行和第m+1单元行，所述第m单元行远离所述第m+1单元行一侧的栅极电路区至少包括第m级栅极驱动电路，所述第m+1单元行远离所述第m单元行一侧的栅极电路区至少包括第m+1级栅极驱动电路，所述第m级栅极驱动电路被配置为驱动所述第m单元行的像素驱动电路，所述第m+1级栅极驱动电路被配置为驱动所述第m+1单元行的像素驱动电路，m为大于或等于2的正整数。

7.根据权利要求6所述的显示基板，其特征在于，所述第m单元行中的像素驱动电路与所述第m+1单元行中的像素驱动电路相对于第二基准线镜像对称，所述第二基准线为在第二方向上平分所述像素电路区且沿着所述第一方向延伸的直线。

8.根据权利要求1至7任一项所述的显示基板，其特征在于，至少一个栅极驱动电路包括沿着所述第一方向依次设置的第一输出晶体管组、第二输出晶体管组和第三输出晶体管组，所述第一输出晶体管组与输入时钟信号的第一引线连接，所述第二输出晶体管组与输入时钟信号的第二引线连接，所述第三输出晶体管组与输入时钟信号的第三引线连接，所述第一引线、第二引线和第三引线在显示基板平面上的正投影没有交叠且相互之间没有连接。

9.根据权利要求8所述的显示基板，其特征在于，所述第一输出晶体管组包括两个第一输出晶体管，两个第一输出晶体管相对于所述第一引线镜像对称；所述第二输出晶体管组包括两个第二输出晶体，两个第二输出晶体相对于所述第二引线镜像对称；所述第三输出晶体管组包括两个第三输出晶体管，两个第三输出晶体管相对于所述第三引线镜像对称。

10.根据权利要求9所述的显示基板，其特征在于，所述第一输出晶体管、第二输出晶体管和第三输出晶体管的结构和尺寸相同。

11.根据权利要求8所述的显示基板，其特征在于，至少一个栅极电路区包括沿着所述第二方向依次设置的第n级栅极驱动电路和第n+1级栅极驱动电路；所述第n级栅极驱动电路中，第一输出晶体管组的输入端与输入第一时钟信号的第一时钟第一引线连接，所述第二输出晶体管组的输入端与输入第一时钟信号的第一时钟第二引线连接，所述第三输出晶体管组的输入端与输入第一时钟信号的第一时钟第三引线连接；所述第n+1级栅极驱动电路中，第一输出晶体管组的输入端与输入第二时钟信号的第二时钟第一引线连接，所述第二输出晶体管组的输入端与输入第二时钟信号的第二时钟第二引线连接，所述第三输出晶体管组的输入端与输入第二时钟信号的第二时钟第三引线连接。

12.根据权利要求11所述的显示基板，其特征在于，所述第n+1级栅极驱动电路的第一输出晶体管组设置在所述第n级栅极驱动电路的第一输出晶体管组第一方向的一侧，所述第n级栅极驱动电路的第二输出晶体管组设置在所述第n+1级栅极驱动电路的第一输出晶体管组第一方向的一侧，所述第n+1级栅极驱动电路的第二输出晶体管组设置在所述第n级栅极驱动电路的第二输出晶体管组第一方向的一侧，所述第n级栅极驱动电路的第三输出晶体管组设置在所述第n+1级栅极驱动电路的第二输出晶体管组第一方向的一侧，所述第n+1级栅极驱动电路的第三输出晶体管组设置在所述第n级栅极驱动电路的第三输出晶体管组第一方向的一侧。

13.根据权利要求11所述的显示基板，其特征在于，所述第n级栅极驱动电路中，所述第一输出晶体管组、第二输出晶体管组和第三输出晶体管组的输出端均与所述像素电路区中第n单元行的扫描信号线连接；所述第n+1级栅极驱动电路中，所述第一输出晶体管组、第二输出晶体管组和第三输出晶体管组的输出端均与所述像素电路区中第n+1单元行的扫描信号线连接。

14.根据权利要求1至7任一项所述的显示基板，其特征在于，在垂直于显示基板的平面上，所述显示基板包括在基底上依次设置的多个导电层，所述数据信号线和所述时钟信号线同层设置。

15.一种显示装置，其特征在于，包括如权利要求1至14任一项所述的显示基板。

16.一种显示基板的制备方法，其特征在于，所述显示基板包括沿着第二方向交替设置的多个像素电路区和多个栅极电路区；所述制备方法包括：

在所述像素电路区形成至少一个单元行，在所述栅极电路区形成至少一级栅极驱动电路；所述单元行包括沿着第一方向依次设置的多个电路单元，至少一个电路单元包括像素驱动电路以及与所述像素驱动电路连接的数据信号线和扫描信号线，至少一个栅极电路区包括至少一级栅极驱动电路，所述栅极驱动电路包括至少一个输出晶体管和与所述输出晶体管连接的时钟信号线，所述数据信号线在显示基板平面上的正投影与所述时钟信号线在显示基板平面上的正投影没有交叠，所述第一方向和第二方向交叉。

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