[go: up one dir, main page]

CN114078957A - 一种混合栅场效应管及制备方法、开关电路 - Google Patents

一种混合栅场效应管及制备方法、开关电路 Download PDF

Info

Publication number
CN114078957A
CN114078957A CN202010795268.4A CN202010795268A CN114078957A CN 114078957 A CN114078957 A CN 114078957A CN 202010795268 A CN202010795268 A CN 202010795268A CN 114078957 A CN114078957 A CN 114078957A
Authority
CN
China
Prior art keywords
layer
gate
structural
field effect
effect transistor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202010795268.4A
Other languages
English (en)
Inventor
罗睿宏
黄伯宁
孙辉
蒋其梦
包琦龙
陈智斌
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Huawei Technologies Co Ltd
Original Assignee
Huawei Technologies Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Huawei Technologies Co Ltd filed Critical Huawei Technologies Co Ltd
Priority to CN202010795268.4A priority Critical patent/CN114078957A/zh
Priority to JP2023509537A priority patent/JP7571935B2/ja
Priority to EP21855413.7A priority patent/EP4187614A4/en
Priority to PCT/CN2021/110379 priority patent/WO2022033360A1/zh
Publication of CN114078957A publication Critical patent/CN114078957A/zh
Priority to US18/166,391 priority patent/US20230187523A1/en
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
    • H10D64/311—Gate electrodes for field-effect devices
    • H10D64/411—Gate electrodes for field-effect devices for FETs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H01L23/3171—Partial encapsulation or coating the coating being directly applied to the semiconductor body, e.g. passivation layer
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/015—Manufacture or treatment of FETs having heterojunction interface channels or heterojunction gate electrodes, e.g. HEMT
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/40—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels
    • H10D30/47—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels having 2D charge carrier gas channels, e.g. nanoribbon FETs or high electron mobility transistors [HEMT]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/40—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels
    • H10D30/47—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels having 2D charge carrier gas channels, e.g. nanoribbon FETs or high electron mobility transistors [HEMT]
    • H10D30/471—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT]
    • H10D30/475—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT] having wider bandgap layer formed on top of lower bandgap active layer, e.g. undoped barrier HEMTs such as i-AlGaN/GaN HEMTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6729—Thin-film transistors [TFT] characterised by the electrodes
    • H10D30/6737—Thin-film transistors [TFT] characterised by the electrodes characterised by the electrode materials
    • H10D30/6738—Schottky barrier electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/674—Thin-film transistors [TFT] characterised by the active materials
    • H10D30/675—Group III-V materials, Group II-VI materials, Group IV-VI materials, selenium or tellurium
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/124—Shapes, relative sizes or dispositions of the regions of semiconductor bodies or of junctions between the regions
    • H10D62/126—Top-view geometrical layouts of the regions or the junctions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
    • H10D62/343—Gate regions of field-effect devices having PN junction gates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/82—Heterojunctions
    • H10D62/824—Heterojunctions comprising only Group III-V materials heterojunctions, e.g. GaN/AlGaN heterojunctions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/85—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group III-V materials, e.g. GaAs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/85—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group III-V materials, e.g. GaAs
    • H10D62/8503—Nitride Group III-V materials, e.g. AlN or GaN
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/01—Manufacture or treatment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/60—Electrodes characterised by their materials
    • H10D64/62—Electrodes ohmically coupled to a semiconductor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/60—Electrodes characterised by their materials
    • H10D64/64—Electrodes comprising a Schottky barrier to a semiconductor

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Manufacturing & Machinery (AREA)

Abstract

本申请提供了一种混合栅场效应管及制备方法、开关电路，混合栅场效应管包括沟道层，以及与沟道层层叠设置的源极、漏极和栅极结构。栅极结构采用混合栅结构，其由两种材质制备而成。栅极结构包括第一结构层和第二结构层。第二结构层包裹第一结构层，第一结构层为N型氮化镓层或本征氮化镓层；第二结构层为P型氮化镓层。栅极金属层设置在栅极结构背离沟道层的一侧，且栅极金属层与第一结构层可通过欧姆接触。由上述描述可看出，通过栅极结构采用混合栅结构的方式，栅极结构采用两种不同材料制备而成，且位于混合栅中间位置的材料可与栅极金属层实现欧姆接触，从而改善了栅极金属层与栅极结构连接的可靠性，进而提高了混合栅场效应管的可靠性。

Description

一种混合栅场效应管及制备方法、开关电路
技术领域
本申请涉及到通信技术领域，尤其涉及到一种混合栅场效应管及制备方法、开关电路。
背景技术
场效应管作为电路开关的元器件被广泛应用在各种场景中，而GaN(氮化镓)系材料的场效应管因其材料特性，具有高迁移率，高化学稳定性，能作为更高频的开关应用。
GaN场效应管是通过控制沟道的二维电子气通断来达到开关目的。GaN场效应管通常分为2类，一类为常开型场效应管，又称耗尽型场效应管；另一类为常关型场效应管，又称增强型场效应管。但出于用电系统的安全性考虑，一般要求开关器件为常关型器件，目前实现常关型的路线有好几种。
现有技术提供的GaN场效应管包括源极、漏极、栅极结构及栅极金属层。在使用时，通过栅极金属层给栅极结构供电，并通过栅极结构控制源极和漏极的导通。但是栅极金属层与栅极结构一般为肖特基接触，而肖特基结长期热电子轰击会导致失效，造成GaN场效应管的可靠性较低。
发明内容
本申请提供了一种混合栅场效应管及制备方法、开关电路，旨在改善混合栅场效应管的可靠性。
第一方面，提供了一种混合栅场效应管，混合栅场效应管应用于开关电路，作为开关电路的主要器件，用于控制开关电路的打开以及关闭。混合栅场效应管包括沟道层，以及与沟道层层叠设置的源极、漏极和栅极结构。其中，源极、漏极和栅极结构同层设置，且栅极结构位于源极和漏极之间。在本申请中，栅极结构采用混合栅结构，其由两种材质制备而成。具体的，栅极结构包括第一结构层和第二结构层。其中，第一结构层和第二结构层同层设置，第一结构层和第二结构层分别与沟道层连接。另外在设置时，第二结构层包裹第一结构层。第一结构层位于栅极结构的中间，第二结构层位于栅极结构的外围。在本申请中，所述第一结构层为N型氮化镓层或本征氮化镓层；所述第二结构层为P型氮化镓层。混合栅场效应管还包括栅极金属层，栅极金属层设置在栅极结构背离沟道层的一侧，且栅极金属层与第一结构层可通过欧姆接触。由上述描述可看出，通过栅极结构采用混合栅结构的方式，栅极结构采用两种不同材料制备而成，且位于混合栅中间位置的材料可与栅极金属层实现欧姆接触，从而改善了栅极金属层与栅极结构连接的可靠性，进而提高了混合栅场效应管的可靠性。
在一个具体的可实施方案中，所述沟道层包括层叠的氮化镓层和铝镓氮势垒层；所述源极、漏极和所述栅极结构设置在所述铝镓氮势垒层。通过氮化镓层和铝镓氮势垒层在两者之间形成沟道。
在一个具体的可实施方案中，还包括衬底，以及设置在所述衬底上的缓冲层；所述氮化镓层形成在所述缓冲层。通过设置在的缓冲层可使得氮化镓层承载在衬底。
在一个具体的可实施方案中，所述衬底的材料可为硅、蓝宝石、碳化硅或氮化镓体材料。可通过不同的材料制备衬底。
在一个具体的可实施方案中，还包括钝化层，所述钝化层与所述铝镓氮势垒层层叠设置；所述源极、漏极和所述栅极结构穿过所述钝化层，并外露在所述钝化层外。通过钝化层保护混合栅场效应管的结构层。
在一个具体的可实施方案中，所述第一结构层为圆柱形、方柱形、或者椭圆形柱。第一结构层的形状可选择不同的形状。
在一个具体的可实施方案中，所述第一结构层的个数可为至少一个。示例性的，第一结构层可为一个、两个、三个等不同的个数。
在一个具体的可实施方案中，第一结构层的个数为多个时，多个第一结构层可呈单排排列、阵列排列或者其他排列方式。
在一个具体的可实施方案中，所述栅极金属层与所述第二结构层之间采用肖特基接触。栅极金属层分别通过两种不同的连接方式与栅极结构的第一结构层和第二结构层连接。
第二方面，提供了一种混合栅场效应管的制备方法，该方法包括以下步骤：
在沟道层上形成第一结构层和第二结构层；其中，所述第一结构层和第二结构层同层设置，且所述第二结构层包裹所述第一结构层；所述第一结构层和所述第二结构层组成栅极结构；
在所述沟道层上形成源极和漏极。
由上述描述可看出，通过栅极结构采用混合栅结构的方式，栅极结构采用两种不同材料制备而成，且位于混合栅中间位置的材料可与栅极金属层实现欧姆接触，从而改善了栅极金属层与栅极结构连接的可靠性，进而提高了混合栅场效应管的可靠性。
在一个具体的可实施方案中，所述在沟道层上形成第一结构层和第二结构层具体为：在所述沟道层上形成刻蚀层；在所述刻蚀层刻蚀环形孔；在所述环形孔内形成第二结构层；在所述刻蚀层刻蚀通孔，所述第二结构层的内侧壁为所述通孔的侧壁；在所述通孔内形成第一结构层，且所述第二结构层包裹所述第一结构层；刻蚀掉所述刻蚀层剩余部分。通过刻蚀的方式形成栅极结构。
在一个具体的可实施方案中，所述在沟道层上形成第一结构层和第二结构层具体为：在所述沟道层上形成刻蚀层；在所述刻蚀层刻蚀通孔；在通孔内形成第一结构层；在所述刻蚀层刻蚀环形孔，所述第一结构层的外侧壁外露在所述环形孔；在所述环形孔内形成第二结构层，且所述第二结构层包裹所述第一结构层；刻蚀掉所述刻蚀层剩余部分。通过刻蚀的方式形成栅极结构。
在一个具体的可实施方案中，所述在沟道层上形成第一结构层和第二结构层具体为：在所述沟道层上形成与所述第一结构层的材料相同的材料层；刻蚀所述材料层形成所述第一结构层；通过离子注入形成所述第二结构层，且所述第二结构层包裹所述第一结构层。通过离子注入的方式形成栅极结构。
在一个具体的可实施方案中，所述在沟道层上形成第一结构层和第二结构层具体为：在所述沟道层上形成与所述第二结构层的材料相同的材料层；刻蚀所述材料层形成所述第二结构层；通过离子注入形成所述第一结构层，且所述第二结构层包裹所述第一结构层。通过离子注入的方式形成栅极结构。
在一个具体的可实施方案中，还包括：在衬底上形成缓冲层；在所述缓冲层形成所述沟道层。
第三方面，提供了一种开关电路，该开关电路包括主板以及设置在所述主板的上述任一项所述的混合栅场效应管。由上述描述可看出，通过栅极结构采用混合栅结构的方式，栅极结构采用两种不同材料制备而成，且位于混合栅中间位置的材料可与栅极金属层实现欧姆接触，从而改善了栅极金属层与栅极结构连接的可靠性，进而提高了混合栅场效应管的可靠性。
附图说明
图1为本申请实施例提供的混合栅场效应管的结构示意图；
图2为本申请实施例提供的混合栅场效应管的栅极结构的俯视图；
图3为本申请实施例提供的混合栅场效应管的栅极结构的另一俯视图；
图4为本申请实施例提供的混合栅场效应管的栅极结构的另一俯视图；
图5a～图5g为本申请实施例提供的混合栅场效应管的制备流程图；
图6a～图6g为本申请实施例提供的混合栅场效应管的另一制备流程图；
图7a～图7d为本申请实施例提供的混合栅场效应管的制备流程图；
图8a～图8d为本申请实施例提供的混合栅场效应管的另一制备流程图。
具体实施方式
下面将结合附图对本申请实施例作进一步描述。
首先说明一下本申请实施例提供的混合栅场效应管，场效应管作为电路开关的元器件被广泛应用在各种场景中，GaN(氮化镓)系材料的场效应管因其材料特性，具有高迁移率，高化学稳定性，能作为更高频的开关应用，因此广泛应用于高频电路开关中。
GaN场效应管是通过控制沟道的二维电子气通断来达到开关目的。GaN场效应管通常分为2类，一类为常开型场效应管，又称耗尽型场效应管；另一类为常关型场效应管，又称增强型场效应管。但出于用电系统的安全性考虑，一般要求开关器件为常关型器件，目前实现常关型的路线有好几种。但是目前的GaN场效应管通常采用栅极金属与栅极结构之间通常采用肖特基结的方式连接，但是肖特基结长期热电子轰击会导致失效，可靠性较低。为此本申请实施例提供了一种用于改善场效应管可靠性的混合栅场效应管，下面结合具体的附图以及实施例对其进行详细描述。
图1示出了本申请实施例提供的混合栅场效应管的结构层示意图。本申请实施例提供的混合栅场效应管包括层叠设置的多结构层。为方便描述，以图1所示的混合栅场效应管的放置方向为参考方向。混合栅场效应管包含沿方向a依次排列的衬底10、缓冲层20、沟道层30、以及源漏极50结构层。下面结合具体的附图对上述结构层进行详细的说明。
衬底10为混合栅场效应管的基本部件，用于承载混合栅场效应管的各个功能层。在具体设置时，衬底10可采用不同材料制备而成，只需具有一定的支撑强度即可。示例性的，衬底10可采用硅、蓝宝石、碳化硅或氮化镓等不同的材料制备而成的结构层。可通过不同的材料制备衬底10。
作为一个可选的方案，衬底10可选用矩形的结构层。但是应理解，本申请实施例提供的衬底10的形状不仅限于矩形结构，还可采用其他的形状，如椭圆、多边形等不同的形状，只需具有足够的面积承载混合栅场效应管的其他功能层即可。
缓冲层20设置在衬底10上，具体可通过化学气相沉积、外延生长等工艺形成在衬底10的表面。缓冲层20作为一个可选的结构层。在设置时可根据需要设定缓冲层20。如当衬底10可直接承载沟道层30时，可不设置缓冲层20，沟道层30可直接形成在衬底10；当沟道层30与衬底10的材质冲突时，沟道层30无法直接形成在衬底10时，则设置缓冲层20将衬底10与沟道层30隔离。此时，缓冲层20作为沟道层30的承载层。在缓冲层20承载沟道层30时，一方面可作为承载沟道的结构层，另一方面，缓冲层20还具有一定的弹性形变性能，通过缓冲层20可保护设置在其表面的沟道层30，提高本申请实施例提供的混合栅场效应管的可靠性以及安全性。
作为一个可选的方案，缓冲层20可采用梯度铝镓氮、超晶格、低温铝氮等不同的材质制备而成的结构层。在具体制备混合栅场效应管时，可根据需要选择不同的材质制备缓冲层20。
沟道层30为混合栅场效应管的功能层，用于形成混合栅场效应管的二维电子气。作为一个可选的方案，沟道层30包含有沿方向a层叠的氮化镓层32和铝镓氮势垒层31。在氮化镓层32和铝镓氮势垒层31的接触面可形成沟道，二维电子气位于氮化镓层32和铝镓氮势垒层31的接触面。
在具体设置沟道层30时，氮化镓层32可设置在缓冲层20，如可采用刻蚀或者离子注射的工艺直接成型在缓冲层20。在衬底10可直接承载沟道层30时，氮化镓层32可采用刻蚀或者离子注射等工艺直接制备在衬底10。铝镓氮势垒层31设置在氮化镓层32背离衬底10的表面，在制备时，也可采用上述的刻蚀或者离子注射等工艺制备而成。
除上述结构外，沟道层30还可采用其他结构，如沟道层30包括有三层结构，分别为氮化镓层、铝镓氮势垒层以及位于氮化镓层和铝镓氮势垒层之间的铝氮层。通过三层结构也可形成沟道。
源漏极层为混合栅场效应管的功能层，其包含源极40、漏极50和栅极结构层60。如图1中所示，源极40、栅极结构层60和漏极50同层设置在沟道层30，并与沟道层30电连接。其中，源极40和漏极50分别用于连接外部电路，栅极结构层60用于控制沟道的开合。在栅极结构层60控制沟道导通时，混合栅场效应管处于闭合状态，源极40和漏极50连接的电路可导通；在栅极结构层60控制沟道断开时，混合栅场效应管处于断开状态，源极40和漏极50连接的电路断开连接。
栅极结构层60、源极40和漏极50分别与铝镓氮势垒层31连接，源极40和漏极50可通过铝镓氮势垒层31与沟道连通。而栅极结构层60可通过铝镓氮势垒层31与沟道连接，并可吸收位于沟道中的电子。在栅极结构层60控制沟道导通时，电子位于沟道中，源极40和漏极50可通过沟道中的电子导通；在栅极结构层60控制沟道断开时，电子被栅极结构层60吸收，沟道中没有自由电子，源极40和漏极50断开。
在具体设置源极40、漏极50和栅极结构层60时，栅极结构层60位于源极40和漏极50之间，并将源极40和漏极50分隔开。应理解，在具体设置栅极结构层60、漏极50和源极40时，栅极结构层60与源极40和漏极50之间间隔有间隙，以保证栅极结构层60、源极40和漏极50之间电隔离。
本申请实施例提供的栅极结构层60采用混合栅结构，其由两种材质组成。示例性的，栅极结构层60包括第一结构层62和第二结构层61。其中，第一结构层62和第二结构层61同层设置，第一结构层62和第二结构层61分别与沟道层30连接。在本申请实施例中，第一结构层62和第二结构层61采用不同的材料制备而成，其中，第一结构层62为N型氮化镓层或本征氮化镓层，第二结构层61为P型氮化镓层。则组成混合栅结构的材质可为：P型氮化镓+N型氮化镓；或者P型氮化镓+本征氮化镓。在具体制备时，可根据需要选择任意一种组合制备混合栅结构。
混合栅场效应管还包括栅极金属层70，栅极金属层70用于与栅极结构层60连接，并用于给栅极结构层60施加控制沟道开合的控制电压。
继续参考图1，栅极金属层70与栅极结构层60叠设置，并位于栅极结构层60背离沟道层30的表面。为方便描述，将栅极结构层60背离沟道层30的表面称为栅极结构层60的顶面。在栅极结构层60的顶面，第一结构层62外露在第二结构层61外，即栅极结构层60的顶面由第一结构层62的表面和第二结构层61的表面组成。在栅极结构层60与栅极金属连接时，栅极结构层60的顶面为栅极结构层60与栅极金属层70连接的表面。在与栅极结构层60连接时，栅极金属层70至少与第一结构层62通过欧姆接触。栅极金属层70可采用铜、铝等常见的导电金属材质制备而成，第一结构层62在采用N型氮化镓层或本征氮化镓层时，栅极金属层70可直接与N型氮化镓层或本征氮化镓层等半导体材质欧姆接触，金属与半导体形成欧姆接触是指在接触处是一个纯电阻，而且该电阻越小越好，使得组件操作时，大部分的电压施加在活动区而不在接触面。另外，欧姆接触不存在长期热电子轰击的情况，可靠性较高。通过栅极金属层70与栅极结构层60之间采用欧姆接触，改善了栅极金属层70与栅极结构层60连接的可靠性，进而提高了混合栅场效应管的可靠性。
上述栅极金属层70至少与第一结构层62通过欧姆接触包括但不限定以下两种具体的连接方式：
1)栅极金属层70仅与第一结构层62欧姆接触。通过栅极金属层70与第一结构层62之间的欧姆接触，使得栅极金属层70的电流可更好的施加到第一结构层62。
2)栅极金属层70与第一结构层62欧姆接触，栅极金属层70与第二结构层61之间采用肖特基接触。栅极金属层70分别通过两种不同的连接方式与栅极结构层60的第一结构层62和第二结构层61连接。栅极金属层70虽然分别与第一结构层62和第二结构层61采用不同的方式接触以实现电连接，但是由于肖特基接触的电阻较高，电压仍通过欧姆接触施加到栅极结构层60。
混合栅场效应管还包括钝化层80，钝化层80用以保护混合栅长效应管中的各个功能层。在设置时，钝化层80与铝镓氮势垒层31层叠设置。应理解，为保证源极40、漏极50及栅极结构层60可与外部电路以及控制电路连接，在设置上述几个结构时，源极40、漏极50和栅极结构层60穿过钝化层80，并外露在钝化层80外。源极40、漏极50及栅极结构层60外露的部分可用于与外部电路和控制电路连接。
作为一个可选的方案，钝化层80可采用氮化硅、氧化铝、硅氧氮或者其他常见的材质制备而成。
应理解，钝化层80为混合栅场效应管的一个可选的结构层。在混合栅场效应管的应用环境比较安全时，可不设置钝化层80。
具体制备第一结构层62和第二结构层61时，第一结构层62位于栅极结构层60的中间位置，第二结构层61位于栅极结构层60的外围，且第二结构层61包裹第一结构层62。但第一结构层62可选用不同的形状结构，下面结合附图对第一结构层62和第二结构层61的具体结构形式进行说明。
参考图2，图2示出了栅极结构层的俯视图。第二结构层61包裹第一结构层62，第一结构层62位于栅极结构层60的中间，第二结构层61位于栅极结构层60的外围。其中，第一结构层62的个数为两个，每个第一结构层62为矩形结构。在具体设置两个第一结构层62时，两个第一结构层62之间间隔排列，每个第一结构层62的周围均环绕有第二结构层61。
参考图3，图3示出了另一栅极结构层的俯视图。第二结构层61包裹第一结构层62，第一结构层62位于栅极结构层60的中间，第二结构层61位于栅极结构层60的外围。其中，第一结构层62的个数为两个，每个第一结构层62为圆形结构。在具体设置两个第一结构层62时，两个第一结构层62之间间隔排列，每个第一结构层62的周围均环绕有第二结构层61。
参考图4，图4示出了另一栅极结构层60的俯视图。第二结构层61包裹第一结构层62，第一结构层62位于栅极结构层60的中间，第二结构层61位于栅极结构层60的外围。其中，第一结构层62的个数为两个，其中一个第一结构层62为圆形，另外一个第一结构层62为矩形。在具体设置两个第一结构层62时，两个第一结构层62之间间隔排列，每个第一结构层62的周围均环绕有第二结构层61。
由图2、图3及图4可看出，本申请实施例提供的第一结构层62可采用横截面为不同形状的柱状结构。图2、图3及图4仅仅具体示例了第一结构层62的几种具体的横截面形状，本申请实施例提供的第一结构层62的横截面还可选用其他形状，在此不作具体限定。
应理解，在本申请实施例中，不限定第一结构层62的个数，处可以采用如图2、图3或图4中所示的两个第一结构层62外，还可采用如一个、三个、四个等不同个数的第一结构层62，具体第一结构层62的个数可根据需要设定。
另外，在第一结构层62采用多个时，第一结构层62的排布在本申请实施例中也不具体限定，第一结构层62可采用单排排列、阵列排列、三角形排列或者X形排列、圆形排列等不同的排布方式。只需保证能与栅极金属层70实现欧姆接触即可。
作为一个可选的方案，第一结构层62的横截面积占栅极结构60横截面积的比例介于5％～50％之间。示例性的，第一结构层62的横截面积占栅极结构60横截面积的比例可以为5％、10％、15％、25％、30％、35％、50％等任意的比例。应理解，在第一结构层62为多个时，第一结构层62的横截面积指代所有第一结构层62横截面积之和。
通过上述描述可看出，本申请实施例提供的混合栅场效应管通过采用第一结构层62和第二结构层61组成混合栅场效应管的栅极结构层60，使得栅极金属层70可通过电阻比较小的欧姆接触方式与栅极结构层60连接，改善了混合栅场效应管的可靠性。
为方便理解本申请实施例提供的混合栅场效应管，下面结合附图详细说明其制备方法。在本申请实施例中，混合栅场效应管可采用不同的制备方法制备而成，下面逐一进行说明。
首先参考图5a～图5g，图5a～图5g示出了一种混合栅场效应管的具体制备方法。该方法包括以下步骤：
步骤001：在沟道层上形成刻蚀层。
参考图5a，衬底10、缓冲层20、氮化镓层32、铝镓氮势垒层31通过外延生长、沉积等工艺层叠形成。在铝镓氮势垒层31形成刻蚀层100时，可采用如采用涂覆或者沉积的方式直接形成在铝镓氮势垒层31。应理解，刻蚀层100的厚度应不小于栅极结构层60的厚度。
步骤002：在刻蚀层刻蚀环形孔。
参考图5b，通过刻蚀工艺在刻蚀层100形成环形孔101，且环形孔101穿透刻蚀层100，使得铝镓氮势垒层31外露在环形孔101中。该环形孔101的形状与第二结构层61的形状匹配，并用于在环形孔101中形成第二结构层61。另外，环形孔101内的实体结构(残留的刻蚀层100)与第一结构层62的形状匹配，以便形成第二结构层61给第一结构层62留出空间。
步骤003：在环形孔内形成第二结构层。
参考图5c，通过外延生长、沉积的方式在环形孔101内形成第二结构层61。形成的第二结构层61与铝镓氮势垒层31接触。
步骤004：在刻蚀层刻蚀通孔。
参考图5d，将第二结构层61外围的刻蚀层100刻蚀掉，仅保留位于第二结构层61内的刻蚀层。参考图5e，形成新的刻蚀层200，新形成的刻蚀层200覆盖第二结构层61及原刻蚀层200残留的结构。在新形成的刻蚀层200内刻蚀形成通孔201，通孔201位于第二结构层61，且第二结构层61的内侧壁作为通孔201的侧壁，铝镓氮势垒层31的顶面作为通孔201的底壁。
步骤005：在通孔内形成第一结构层。
参考图5f，在通孔内通过外延生长或者沉积的方式形成第一结构层62。其中，第一结构层62分别与第二结构层61及铝镓氮势垒层31接触。
另外，在形成第一结构层62时，由于新形成的刻蚀层覆盖了第二结构层61，因此成型的第一结构层62不会覆盖到第二结构层61。制备后，第一结构层62和第二结构层61同层设置，且第二结构层61包裹第一结构层62。
在形成第一结构层62后，刻蚀掉刻蚀层剩余部分，使得第一结构层62和第二结构层61组成的栅极结构层60外露。
步骤006：在沟道层上形成其他层结构。
参考图5g，在沟道层30上形成源极40和漏极50，具体可通过沉积或者外延生长等工艺在铝镓氮势垒层31上形成源极40和漏极50。
首先制备钝化层80，刻蚀钝化层80形成源极40、漏极50和栅极金属层70对应的通孔，在通孔内分别形成栅极金属层70、源极40和漏极50。其中，形成的栅极金属层70与第一结构层62欧姆接触，与第二结构层61肖特基接触。
通过上述制备工艺可看出，可通过刻蚀及沉积的工艺形成栅极结构层60，另外通过采用第一结构层62和第二结构层61组成混合栅场效应管的栅极结构层60，使得栅极金属层70可通过电阻比较小的欧姆接触方式与栅极结构层60连接，改善了混合栅场效应管的可靠性。
参考图6a～图6g，图6a～图6g示出了另一种混合栅场效应管的具体制备方法。该方法包括以下步骤：
步骤001：在沟道层上形成刻蚀层。
参考图6a，衬底10、缓冲层20、氮化镓层32、铝镓氮势垒层31通过外延生长、沉积等工艺层叠形成。在铝镓氮势垒层31形成刻蚀层100时，可采用如采用涂覆或者沉积的方式直接形成在铝镓氮势垒层31。应理解，刻蚀层100的厚度应不小于栅极结构层60的厚度。
步骤002：在刻蚀层刻蚀通孔。
参考图6b，通过刻蚀工艺在刻蚀层100形成通孔103，通孔103穿透刻蚀层100，使得铝镓氮势垒层31外露在通孔103中。该通孔103的形状与第一结构层62的形状匹配，并用于在通孔103中形成第一结构层62。
步骤003：在通孔内形成第一结构层。
参考图6c，通过外延生长、沉积的方式在通孔103内形成第一结构层62。形成的第一结构层62与铝镓氮势垒层31接触。
步骤004：在刻蚀层刻蚀环形孔。
参考图6d，将第一结构层62周边的刻蚀层100刻蚀掉形成环形孔104。其中，第一结构层62的外侧壁外露在环形孔104中，以便后续制备的第二结构层61能与第一结构层62接触。
步骤005：在环形孔内形成第二结构层。
参考图6e，在环形孔104内通过外延生长或者沉积的方式形成第二结构层61。其中，第二结构层61分别与第一结构层62及铝镓氮势垒层31接触。
参考图6f，在形成第二结构层61后，刻蚀掉刻蚀层100剩余部分，使得第一结构层62和第二结构层61组成的栅极结构层60外露。
步骤006：在沟道层上形成其他层结构。
参考图6g，在沟道层30上形成源极40和漏极50，具体可通过沉积或者外延生长等工艺在铝镓氮势垒层31上形成源极40和漏极50。
首先制备钝化层80，刻蚀钝化层80形成源极40、漏极50和栅极金属层70对应的通孔103，在通孔103内分别形成栅极金属层70、源极40和漏极50。其中，形成的栅极金属层70与第一结构层62欧姆接触，与第二结构层61肖特基接触。
通过上述制备工艺可看出，可通过刻蚀及沉积的工艺形成栅极结构层60，另外通过采用第一结构层62和第二结构层61组成混合栅场效应管的栅极结构层60，使得栅极金属层70可通过电阻比较小的欧姆接触方式与栅极结构层60连接，改善了混合栅场效应管的可靠性。
参考图7a～图7d，图7a～图7d示出了另一种混合栅场效应管的具体制备方法。该方法包括以下步骤：
步骤001：在沟道层上形成与第二结构层的材料相同的材料层。
参考图7a，衬底10、缓冲层20、氮化镓层32、铝镓氮势垒层31通过外延生长、沉积等工艺层叠形成。在铝镓氮势垒层31形成材料层300时，可采用如采用外延生长或者沉积的方式直接形成在铝镓氮势垒层31。应理解，材料层300的厚度应不小于栅极结构层60的厚度。
步骤002：刻蚀材料层形成第二结构层。
参考图7b，通过刻蚀材料层300形成与栅极结构层60相同大小的第二结构层61。
步骤003：通过离子注入形成第一结构层。
参考图7c，通过在第二结构层61中采用离子注入反型离子的方式形成第一结构层62，在第二结构层61中注入反型离子的部分作为第一结构层62，未注入反型离子的部分作为栅极结构层60的第二结构层61。其中，第二结构层61包裹第一结构层62，形成第一结构层62的形状可参考图2～图4中的相关描述。
步骤004：在沟道层上形成其他层结构。
参考图7d，在沟道层30上形成源极40和漏极50，具体可通过沉积或者外延生长等工艺在铝镓氮势垒层31上形成源极40和漏极50。
首先制备钝化层80，刻蚀钝化层80形成源极40、漏极50和栅极金属层70对应的通孔，在通孔内分别形成栅极金属层70、源极40和漏极50。其中，形成的栅极金属层70与第一结构层62欧姆接触，与第二结构层61肖特基接触。
通过上述制备工艺可看出，可通过离子注入工艺形成栅极结构层60，另外通过采用第一结构层62和第二结构层61组成混合栅场效应管的栅极结构层60，使得栅极金属层70可通过电阻比较小的欧姆接触方式与栅极结构层60连接，改善了混合栅场效应管的可靠性。
参考图8a～图8d，图8a～图8d示出了另一种混合栅场效应管的具体制备方法。该方法包括以下步骤：
步骤001：在沟道层上形成与第一结构层的材料相同的材料层。
参考图8a，衬底10、缓冲层20、氮化镓层32、铝镓氮势垒层31通过外延生长、沉积等工艺层叠形成。在铝镓氮势垒层31形成材料层400时，可采用如采用外延生长或者沉积的方式直接形成在铝镓氮势垒层31。应理解，材料层400的厚度应不小于栅极结构层60的厚度。
步骤002：刻蚀材料层形成第一结构层。
参考图8b，通过刻蚀材料层400形成与栅极结构层60相同大小的第一结构层62。
步骤003：通过离子注入形成第二结构层。
参考图8c，通过在第一结构层62中采用离子注入反型离子的方式形成第二结构层61，在第一结构层62中注入反型离子的部分作为第二结构层61，未注入反型离子的部分作为栅极结构层60的第一结构层62。其中，第二结构层61包裹第一结构层62，形成第一结构层62的形状可参考图2～图4中的相关描述。
步骤004：在沟道层上形成其他层结构。
参考图8d，在沟道层30上形成源极40和漏极50，具体可通过沉积或者外延生长等工艺在铝镓氮势垒层31上形成源极40和漏极50。
首先制备钝化层80，刻蚀钝化层80形成源极40、漏极50和栅极金属层70对应的通孔，在通孔内分别形成栅极金属层70、源极40和漏极50。其中，形成的栅极金属层70与第一结构层62欧姆接触，与第二结构层61肖特基接触。
通过上述制备工艺可看出，可通过离子注入工艺形成栅极结构层60，另外通过采用第一结构层62和第二结构层61组成混合栅场效应管的栅极结构层60，使得栅极金属层70可通过电阻比较小的欧姆接触方式与栅极结构层60连接，改善了混合栅场效应管的可靠性。
通过上述描述可看出，本申请实施例提供的混合栅场效应管可采用不同的方式制备而成，且形成的混合栅场效应管通过采用第一结构层62和第二结构层61组成混合栅场效应管的栅极结构层60，使得栅极金属层70可通过电阻比较小的欧姆接触方式与栅极结构层60连接，改善了混合栅场效应管的可靠性。
本申请实施例还提供了一种开关电路，该开关电路可为AC-DC转换电路、高电压转换电路或者半桥整流电路中的开关电路。开关电路包括主板以及设置在主板的上述任一项的混合栅场效应管。由上述描述可看出，通过栅极结构层60采用混合栅结构的方式，栅极结构层60采用两种不同材料制备而成，且位于混合栅中间位置的材料可与栅极金属层70实现欧姆接触，从而改善了栅极金属层70与栅极结构层60连接的可靠性，进而提高了混合栅场效应管的可靠性。
显然，本领域的技术人员可以对本申请进行各种改动和变型而不脱离本申请的精神和范围。这样，倘若本申请的这些修改和变型属于本申请权利要求及其等同技术的范围之内，则本申请也意图包含这些改动和变型在内。

Claims (14)

1.一种混合栅场效应管，其特征在于，包括：沟道层、与所述沟道层层叠设置的源极、漏极和栅极结构；其中，所述源极、漏极和栅极结构同层设置；
所述栅极结构包括同层设置的第一结构层和第二结构层，所述第二结构层包裹所述第一结构层；其中，所述第一结构层为N型氮化镓层或本征氮化镓层；所述第二结构层为P型氮化镓层；
所述混合栅场效应管还包括栅极金属层，所述栅极金属层至少与所述第一结构层欧姆接触。
2.如权利要求1所述的混合栅场效应管，其特征在于，所述沟道层包括层叠的氮化镓层和铝镓氮势垒层；
所述源极、漏极和所述栅极结构设置在所述铝镓氮势垒层。
3.如权利要求2所述的混合栅场效应管，其特征在于，还包括衬底，以及设置在所述衬底上的缓冲层；
所述氮化镓层形成在所述缓冲层。
4.如权利要求3所述的混合栅场效应管，其特征在于，所述衬底的材料可为硅、蓝宝石、碳化硅或氮化镓体材料。
5.如权利要求2～4任一项所述的混合栅场效应管，其特征在于，还包括钝化层，所述钝化层与所述铝镓氮势垒层层叠设置；
所述源极、漏极和所述栅极结构穿过所述钝化层，并外露在所述钝化层外。
6.如权利要求1～5任一项所述的混合栅场效应管，其特征在于，所述第一结构层为圆柱形、方柱形、或者椭圆形柱。
7.如权利要求1～6任一项所述的混合栅场效应管，其特征在于，所述栅极金属层与所述第二结构层之间采用肖特基接触。
8.一种混合栅场效应管的制备方法，其特征在于，该方法包括以下步骤：
在沟道层上形成第一结构层和第二结构层；其中，所述第一结构层和第二结构层同层设置，且所述第二结构层包裹所述第一结构层；所述第一结构层和所述第二结构层组成栅极结构；
在所述沟道层上形成源极和漏极。
9.如权利要求8所述的制备方法，其特征在于，所述在沟道层上形成第一结构层和第二结构层具体为：
在所述沟道层上形成刻蚀层；
在所述刻蚀层刻蚀环形孔；
在所述环形孔内形成第二结构层；
在所述刻蚀层刻蚀通孔，所述第二结构层的内侧壁为所述通孔的侧壁；
在所述通孔内形成第一结构层，且所述第二结构层包裹所述第一结构层；
刻蚀掉所述刻蚀层剩余部分。
10.如权利要求8所述的制备方法，其特征在于，所述在沟道层上形成第一结构层和第二结构层具体为：
在所述沟道层上形成刻蚀层；
在所述刻蚀层刻蚀通孔；
在通孔内形成第一结构层；
在所述刻蚀层刻蚀环形孔，所述第一结构层的外侧壁外露在所述环形孔；
在所述环形孔内形成第二结构层，且所述第二结构层包裹所述第一结构层；
刻蚀掉所述刻蚀层剩余部分。
11.如权利要求8所述的制备方法，其特征在于，所述在沟道层上形成第一结构层和第二结构层具体为：
在所述沟道层上形成与所述第一结构层的材料相同的材料层；
刻蚀所述材料层形成所述第一结构层；
通过离子注入形成所述第二结构层，且所述第二结构层包裹所述第一结构层。
12.如权利要求8所述的制备方法，其特征在于，所述在沟道层上形成第一结构层和第二结构层具体为：
在所述沟道层上形成与所述第二结构层的材料相同的材料层；
刻蚀所述材料层形成所述第二结构层；
通过离子注入形成所述第一结构层，且所述第二结构层包裹所述第一结构层。
13.如权利要求7～12任一项所述的制备方法，其特征在于，还包括：
在衬底上形成缓冲层；
在所述缓冲层形成所述沟道层。
14.一种开关电路，其特征在于，包括主板以及设置在所述主板的如权利要求1～7任一项所述的混合栅场效应管。
CN202010795268.4A 2020-08-10 2020-08-10 一种混合栅场效应管及制备方法、开关电路 Pending CN114078957A (zh)

Priority Applications (5)

Application Number Priority Date Filing Date Title
CN202010795268.4A CN114078957A (zh) 2020-08-10 2020-08-10 一种混合栅场效应管及制备方法、开关电路
JP2023509537A JP7571935B2 (ja) 2020-08-10 2021-08-03 ハイブリッドゲート電界効果トランジスタ、ハイブリッドゲート電界効果トランジスタを製造する方法、及びスイッチ回路
EP21855413.7A EP4187614A4 (en) 2020-08-10 2021-08-03 HYBRID GATE FIELD EFFECT TRANSISTOR AND METHOD FOR MANUFACTURING SAME, AND SWITCH CIRCUIT
PCT/CN2021/110379 WO2022033360A1 (zh) 2020-08-10 2021-08-03 一种混合栅场效应管及制备方法、开关电路
US18/166,391 US20230187523A1 (en) 2020-08-10 2023-02-08 Hybrid gate field effect transistor, method for preparing hybrid gate field effect transistor, and switch circuit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202010795268.4A CN114078957A (zh) 2020-08-10 2020-08-10 一种混合栅场效应管及制备方法、开关电路

Publications (1)

Publication Number Publication Date
CN114078957A true CN114078957A (zh) 2022-02-22

Family

ID=80247686

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202010795268.4A Pending CN114078957A (zh) 2020-08-10 2020-08-10 一种混合栅场效应管及制备方法、开关电路

Country Status (5)

Country Link
US (1) US20230187523A1 (zh)
EP (1) EP4187614A4 (zh)
JP (1) JP7571935B2 (zh)
CN (1) CN114078957A (zh)
WO (1) WO2022033360A1 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN117374103A (zh) * 2023-12-07 2024-01-09 英诺赛科(苏州)半导体有限公司 一种半导体装置及其制造方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5161235A (en) * 1990-02-20 1992-11-03 University Of Virginia Alumni Patents Foundation Field-effect compound semiconductive transistor with GaAs gate to increase barrier height and reduce turn-on threshold
US20110147837A1 (en) * 2009-12-23 2011-06-23 Hafez Walid M Dual work function gate structures
US8604486B2 (en) 2011-06-10 2013-12-10 International Rectifier Corporation Enhancement mode group III-V high electron mobility transistor (HEMT) and method for fabrication
US9564389B2 (en) * 2014-03-18 2017-02-07 Infineon Technologies Americas Corp. Semiconductor package with integrated die paddles for power stage
JP6591169B2 (ja) 2015-02-04 2019-10-16 株式会社東芝 半導体装置及びその製造方法
JP6222174B2 (ja) * 2015-06-26 2017-11-01 トヨタ自動車株式会社 窒化物半導体装置
JP2020017551A (ja) 2016-11-15 2020-01-30 株式会社桑田 蓄電モジュールおよび蓄電モジュール急速充電システム
CN106783962A (zh) * 2017-01-11 2017-05-31 西安电子科技大学 一种p‑GaN增强型AlGaN/GaN高电子迁移率晶体管
WO2018230136A1 (ja) * 2017-06-13 2018-12-20 パナソニックＩｐマネジメント株式会社 窒化物半導体装置及びその製造方法
JP7065329B2 (ja) 2018-09-27 2022-05-12 パナソニックＩｐマネジメント株式会社 窒化物半導体装置及びその製造方法
CN109742142A (zh) * 2018-12-07 2019-05-10 北京大学深圳研究生院 一种GaN基HEMT器件及其制备方法
CN110299407A (zh) * 2019-06-29 2019-10-01 厦门市三安集成电路有限公司 功率器件及其制备方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN117374103A (zh) * 2023-12-07 2024-01-09 英诺赛科(苏州)半导体有限公司 一种半导体装置及其制造方法
CN117374103B (zh) * 2023-12-07 2024-03-08 英诺赛科(苏州)半导体有限公司 一种半导体装置及其制造方法

Also Published As

Publication number Publication date
EP4187614A4 (en) 2024-01-24
EP4187614A1 (en) 2023-05-31
JP2023537095A (ja) 2023-08-30
WO2022033360A1 (zh) 2022-02-17
JP7571935B2 (ja) 2024-10-23
US20230187523A1 (en) 2023-06-15

Similar Documents

Publication Publication Date Title
JP4812292B2 (ja) トレンチ構造を有するｉｉｉ族窒化物半導体装置
US10446542B1 (en) GaN structures
US11270993B2 (en) MOSFET device of silicon carbide having an integrated diode and manufacturing process thereof
US11854926B2 (en) Semiconductor device with a passivation layer and method for producing thereof
JP6280796B2 (ja) ショットキーダイオードおよび高電子移動度トランジスタを備えた半導体デバイスの製造方法
CN101273458B (zh) 增强模式ⅲ族氮化物场效应晶体管
US20130087803A1 (en) Monolithically integrated hemt and schottky diode
US20230420537A1 (en) Field effect transistor, preparation method thereof, and switch circuit
TWI702722B (zh) 半導體裝置及半導體裝置之製造方法
JP2007519231A (ja) Ｉｉｉ族窒化物素子の不動態化およびその方法
JP2013058662A (ja) 半導体装置および半導体装置の製造方法
JP2008251772A (ja) 半導体装置
JP6847007B2 (ja) 半導体装置およびその製造方法
JP2010040814A5 (zh)
US20080142845A1 (en) HEMT including MIS structure
WO2015166754A1 (ja) 半導体装置
CN115911100B (zh) 横向双扩散场效应晶体管、制作方法、芯片及电路
US20230187523A1 (en) Hybrid gate field effect transistor, method for preparing hybrid gate field effect transistor, and switch circuit
US10615079B2 (en) Semiconductor device and method for manufacturing the same
JP6679036B1 (ja) ダイオード、ダイオードの製造方法および電気機器
JP5415806B2 (ja) 電界効果トランジスタ
CN106158984A (zh) 二极管元件及其制造方法
CN206003772U (zh) 一种半导体器件
JPH09153609A (ja) 縦型絶縁ゲート電界効果トランジスタ
CN220065708U (zh) 一种具有复合栅结构的功率器件

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination