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CN114050159B - 存储器件及其制作方法 - Google Patents

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CN114050159B
CN114050159B CN202111342580.9A CN202111342580A CN114050159B CN 114050159 B CN114050159 B CN 114050159B CN 202111342580 A CN202111342580 A CN 202111342580A CN 114050159 B CN114050159 B CN 114050159B
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Abstract

本发明提供存储器件及其制作方法，采用热处理工艺，使位于接触窗口上方的部分厚度的半浮栅材料层的材质由多晶硅转化为单晶硅；转化的区域定义为类凸体。本发明另辟蹊径，采用热处理方法形成类凸体，避免了常规刻蚀形成凸体工艺中，由于多晶硅层与衬底蚀刻选择比很小，很难控制刻蚀工艺精度，导致的半浮栅晶体管失效。本发明半浮栅材料层和漏区仅仅通过类凸体相连，漏电路径的面积仅为可精确控制的类凸体的物理宽度；类凸体中的内建势垒可以阻止半浮栅材料层和漏区之间在非工作状态的载流子扩散。从而，将大大减少半浮栅中存贮电荷的泄漏，提高了存储信息的稳定性。

Description

存储器件及其制作方法
技术领域
本发明涉及半导体技术领域，尤其涉及存储器件及其制作方法。
背景技术
半导体存储器被用于各种电子领域。其中，非易失存储器可以在断电的情况下长期保存数据。半浮栅晶体管是一种主流的非易失存储器。半浮栅晶体管利用隧穿场效应晶体管(Tunneling Field-Effect Transistor，TFET)的量子隧穿效应以及pn结二极管来替代传统的氧化硅擦写窗口，实现对浮栅的充放电，可以大大降低晶体管的工作电压，并且提高了晶体管的工作速度，实现低电压下更快速的数据写入与擦除，便于满足芯片低功耗的需求。
图1a和图1b是一种现有半浮栅晶体管的剖面结构示意图。参照图1a，衬底11内靠上部分形成有掺杂区N，衬底11内形成有U型沟槽，U型沟槽两侧的掺杂区N分别配置成源区12和漏区13。U型沟槽的表面形成有绝缘层14，多晶硅层15填充U型沟槽且覆盖衬底11的上表面，多晶硅层15的上表面形成有图形化的光阻16。参照图1b，半浮栅形成工艺中，多晶硅层15与衬底11的接触窗口多采取蚀刻的方式，一并刻蚀多晶硅层15及部分厚度的衬底11以形成凸体T。具体的，以图形化的光阻16为掩膜，刻蚀多晶硅层15和部分厚度的衬底11，剩余的多晶硅层作为半浮栅15’，半浮栅15’在靠近漏区13的一侧会与未被刻蚀的衬底11部分接触，并与漏区13形成pn结接触。刻蚀终止面以上未被刻蚀的衬底11部分称为凸体T(虚线框部分)。
具有凸体T的半浮栅晶体管是一种较佳的结构；但是，一并刻蚀多晶硅层15及部分厚度的衬底11形成凸体T的过程中，由于多晶硅层15与衬底11蚀刻选择比很小，实际应用中很难控制工艺精度，若刻蚀不足则图形化的光阻16未覆盖的两侧会有多晶硅层15在衬底11上残留；刻蚀过量，会导致刻蚀终止面(剩余的衬底上表面)低于掺杂区N的下表面，刻蚀不足与刻蚀过量都会让半浮栅晶体管失效。
发明内容
本发明提供一种存储器件及其制作方法，采用热处理方法形成类凸体，避免了常规刻蚀形成凸体工艺中，由于多晶硅层与衬底蚀刻选择比很小，很难控制刻蚀工艺精度，导致的半浮栅晶体管失效。
本发明提供一种存储器件的制作方法，包括：
提供衬底，其包括存储单元区，所述存储单元区的所述衬底上表面一侧预设有共用源区、位于所述共用源区两侧的第一漏区和第二漏区；
在所述存储单元区的所述衬底上形成栅极绝缘层，所述栅极绝缘层中形成有暴露出所述衬底的第一接触窗口和第二接触窗口，所述第一接触窗口位于所述共用源区和所述第一漏区之间，所述第二接触窗口位于所述共用源区和所述第二漏区之间；
形成半浮栅材料层，所述半浮栅材料层覆盖所述第一接触窗口和所述第二接触窗口暴露出的所述衬底，还覆盖位于所述第一接触窗口和所述第二接触窗口之间的所述栅极绝缘层；所述半浮栅材料层的材质为多晶硅；
执行热处理工艺，使位于所述第一接触窗口和所述第二接触窗口上方的部分厚度的所述半浮栅材料层的材质由所述多晶硅转化为单晶硅；转化的区域定义为类凸体。
进一步地，所述热处理的温度范围为1000℃～1200℃。
进一步地，所述衬底还包括外围区，所述外围区分布有有源区；所述热处理工艺包括热氧化工艺，在所述外围区的所述有源区的所述衬底表面生长栅氧化层。
进一步地，执行所述热氧化工艺之后还包括：
采用等离子体氮化工艺向所述栅氧化层中掺杂氮；以及
采用高温退火工艺稳定所述氮掺杂及修复所述栅氧化层中的等离子体损伤。
进一步地，提供所述衬底包括：在所述衬底中掺杂第二掺杂类型的离子形成阱区；在所述阱区中掺杂第一掺杂类型的离子形成掺杂区，所述掺杂区从所述阱区内部延伸至所述衬底的上表面，所述共用源区和所述第一漏区和所述第二漏区均形成于所述掺杂区的顶部；
形成半浮栅材料层包括，在所述半浮栅材料层中掺杂所述第二掺杂类型的离子。
进一步地，在形成所述栅极绝缘层之前，还包括在所述共用源区和所述第一漏区之间的衬底中形成第一沟槽，并在所述共用源区和所述第二漏区之间的衬底中形成第二沟槽；所述第一接触窗口位于所述第一漏区和所述第一沟槽之间，所述第二接触窗口位于所述第二漏区和所述第二沟槽之间。
进一步地，在形成所述栅极绝缘层和所述浮栅材料层之后，所述栅极绝缘层还覆盖所述第一沟槽和所述第二沟槽的内表面，所述浮栅材料层覆盖所述栅极绝缘层并填充所述第一沟槽和所述第二沟槽。
进一步地，形成所述半浮栅材料层之后，执行热处理工艺之前，还包括：
形成栅间介质层，所述栅间介质层至少覆盖所述浮栅材料层的上表面和侧表面。
进一步地，执行热处理工艺之后，还包括：
形成控制栅材料层，所述控制栅材料层覆盖所述栅间介质层；
刻蚀所述共用源区的所述控制栅材料层、所述栅间介质层和所述浮栅材料层，以及刻蚀所述第一漏区和所述第二漏区的所述控制栅材料层；剩余的所述控制栅材料层、所述栅间介质层以及所述浮栅材料层在所述第一漏区和所述共用源区之间的部分构成第一栅极叠层，在所述第二漏区和所述共用源区之间的部分构成第二栅极叠层；以及，
在所述第一栅极叠层和所述第二栅极叠层的侧壁形成侧墙，并进行离子注入，对应于所述共用源区在所述衬底中形成共用源极，对应于所述第一漏区在所述衬底中形成第一漏极，对应于所述第二漏区在所述衬底中形成第二漏极。
本发明还提供另一种存储器件的制作方法，其特征在于，包括：
提供衬底，其包括存储单元区，所述存储单元区的所述衬底上表面一侧预设有源区和漏区；
在所述存储单元区的所述衬底上形成栅极绝缘层，所述栅极绝缘层中形成有暴露出所述衬底的接触窗口，所述接触窗口靠近所述漏区一侧；
形成半浮栅材料层，所述半浮栅材料层覆盖所述接触窗口暴露出的所述衬底，还覆盖位于所述接触窗口和所述源区之间的所述栅极绝缘层；所述半浮栅材料层的材质为多晶硅；
执行热处理工艺，使位于所述接触窗口上方的部分厚度的所述半浮栅材料层的材质由所述多晶硅转化为单晶硅；转化的区域定义为类凸体。
进一步地，所述衬底还包括外围区，所述外围区分布有有源区；所述热处理工艺包括热氧化工艺，在所述外围区的所述有源区的所述衬底表面生长栅氧化层。
进一步地，形成所述半浮栅材料层之后，执行所述热处理工艺之前，还包括：
形成栅间介质层，所述栅间介质层至少覆盖所述浮栅材料层的上表面和侧表面。
进一步地，执行热处理工艺之后，还包括：
形成控制栅材料层，所述控制栅材料层覆盖所述栅间介质层和位于所述栅间介质层两侧的所述栅极绝缘层；
刻蚀所述源区和所述漏区的所述控制栅材料层；剩余的所述控制栅材料层、栅间介质层以及浮栅材料层构成栅极叠层；以及，
在所述栅极叠层的侧壁形成侧墙，并进行离子注入，对应于所述源区在所述衬底中形成源极，对应于所述漏区在所述衬底中形成漏极。
本发明提供一种存储器件，其特征在于，包括：
衬底，其包括存储单元区，所述存储单元区的所述衬底上表面一侧预设有源区和漏区；
所述存储单元区的所述衬底上形成有栅极绝缘层，所述栅极绝缘层中形成有暴露出所述衬底的接触窗口，所述接触窗口靠近所述漏区一侧；
半浮栅材料层，所述半浮栅材料层覆盖所述接触窗口暴露出的所述衬底，还覆盖位于所述接触窗口和所述源区之间的所述栅极绝缘层；所述半浮栅材料层的材质为多晶硅；
类凸体，所述类凸体位于所述接触窗口上方的部分厚度的所述半浮栅材料层中，所述类凸体的材质为由所述多晶硅转化成的单晶硅。
进一步地，所述存储器件包括半浮栅晶体管；所述半浮栅晶体管包括：所述源区、所述漏区、位于所述接触窗口上方的所述类凸体、半浮栅、栅间介质层和控制栅。
进一步地，相邻的两个所述半浮栅晶体管共用源区。
进一步地，所述衬底还包括外围区，所述外围区分布有有源区，所述有源区的所述衬底表面生长有栅氧化层。
与现有技术相比，本发明具有如下有益效果：
1、本发明提供的存储器件及其制作方法，采用热处理工艺，使位于接触窗口上方的部分厚度的半浮栅材料层的材质由所述多晶硅转化为单晶硅；转化的区域定义为类凸体。现有存储器件中，凸体为衬底的一部分，半浮栅(多晶硅层)与凸体二者是不同个体叠加在一起。本发明采用热处理方法在半浮栅材料层自身本体上形成类凸体，类凸体作为半浮栅材料层自身本体的一部分，亦即半浮栅材料层和类凸体为一体结构，与现有存储器件半浮栅与凸体为不同个体堆叠在一起的结构不相同。省去了(图1a和图1b)中一并刻蚀多晶硅层及部分厚度的衬底以形成凸体的刻蚀步骤，避免了由于多晶硅层与衬底蚀刻选择比很小，很难控制刻蚀工艺精度，导致的半浮栅晶体管失效。
本发明另辟蹊径，采用热处理方法形成类凸体，半浮栅材料层和漏区通过类凸体相连，漏电路径的面积仅为可精确控制的类凸体的物理宽度；类凸体中的内建势垒可以阻止半浮栅材料层和漏区之间在非工作状态的载流子扩散。从而，将大大减少半浮栅中存贮电荷的泄漏，提高了存储信息的稳定性。避免了由于多晶硅层与衬底蚀刻选择比很小，很难控制刻蚀工艺精度，导致的半浮栅晶体管失效。
2、位于所述第一接触窗口上方的所述类凸体作为竖直隧穿场效应晶体管的沟道连接半浮栅材料层和漏区，占用半导体衬底面积小，有利于芯片集成密度的提高；在工艺制作过程中，类凸体的宽度还可进一步降低，减小器件对半导体衬底面积的需求，为器件芯片的集成密度提高提供了优化空间。
附图说明
图1a是一种现有半浮栅晶体管的剖面示意图。
图1b是一种现有半浮栅晶体管形成凸体后的剖面示意图。
图2是本实施例的一种存储器件的制作方法流程图。
图3a是本实施例的存储器件的制作方法形成第一沟槽和第二沟槽后的剖面示意图。
图3b是本实施例的存储器件的制作方法形成第一沟槽和第二沟槽后的俯视图。
图4是本实施例的存储器件的制作方法形成第二绝缘层后的剖面图。
图5是本实施例的存储器件的制作方法形成底部抗反射层和图形化的光阻后的剖面图。
图6是本实施例的存储器件的制作方法形成第一接触窗口和第二接触窗口后的剖面图。
图7是本实施例的存储器件的制作方法形成浮栅材料原始层后的剖面图。
图8是本实施例的存储器件的制作方法形成半浮栅材料层后的剖面图。
图9是本实施例的存储器件的制作方法形成栅间介质层后的剖面图。
图10是本实施例的存储器件的制作方法形成类凸体后的剖面图。
图11是本实施例的存储器件的制作方法外围区未形成栅氧化层的剖面图。
图12是本实施例的存储器件的制作方法外围区形成栅氧化层后的剖面图。
图13是本实施例的存储器件的制作方法形成控制栅材料层后的剖面图。
图14是本实施例的存储器件的制作方法形成独立分开的半浮栅晶体管后的剖面图。
图15是本实施例的存储器件的制作方法形成U型沟道器件剖面图。
图16是本实施例的存储器件的制作方法形成平面沟道器件剖面图。
图17是本实施例的另一种存储器件的制作方法中形成浮栅材料原始层后的示意图；
图18是本实施例的另一种存储器件的制作方法中形成浮栅材料层后的示意图；
图19是本实施例的另一种存储器件的制作方法中形成类凸体后的示意图；
图20是本实施例的另一种存储器件的制作方法形成U型沟道器件剖面图。
图21是本实施例的另一种存储器件的制作方法形成平面沟道器件剖面图。
附图标记说明：
20-半浮栅晶体管；200-衬底；200a-第一接触窗口；200b-第二接触窗口；201-共用源极；203-第一漏极；204-第二漏极；205-掺杂区；211a-第一绝缘层；211b-第二绝缘层；211-栅极绝缘层；213-底部抗反射层；215-光阻；
220-第一半浮栅；221a-浮栅材料原始层；221b-浮栅材料层；230-栅间介质层；231-氧化硅层；232-氮化硅层；235-栅氧化层；240-第一控制栅；241-控制栅材料层；30-第一沟槽；40-第二沟槽；300-第一栅极叠层；400-第二栅极叠层；SP-侧墙；Ⅰ-共用源区；Ⅱ-第一漏区；Ⅲ-第二漏区；
V-源区；IV-漏区；200c-接触窗口；271-浮栅材料原始层；260-栅间介质层；261-氧化硅层；262-氮化硅层；263-源极；264-漏极；270-浮栅材料层；281-控制栅材料层；280-控制栅。
具体实施方式
以下结合附图和具体实施例对本发明的存储器件的制作方法作进一步详细说明。根据下面的说明，本发明的优点和特征将更清楚。应当理解，说明书的附图均采用了非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
需要说明的是，下文中的术语“第一”、“第二”等用于在类似要素之间进行区分，且未必是用于描述特定次序或时间顺序。要理解，在适当情况下，如此使用的这些术语可替换，例如可使得本文所述的本发明实施例能够不同于本文所述的或所示的其它顺序来操作。类似的，如果本文所述的方法包括一系列步骤，且本文所呈现的这些步骤的顺序并非必须是可执行这些步骤的唯一顺序，且一些所述的步骤可被省略和/或一些本文未描述的其它步骤可被添加到该方法。应当理解的是，空间相对术语旨在包含除了器件在图中所描述的方位之外的在使用或操作中的不同方位。例如，如果附图中的结构被倒置或者以其它不同方式定位(如旋转)，示例性术语“在……上”也可以包括“在……下”和其它方位关系。
本实施例的存储器件的制作方法，如图2所示，包括以下步骤：
S1、提供衬底，其包括存储单元区，所述存储单元区的所述衬底上表面一侧预设有共用源区、位于所述共用源区两侧的第一漏区和第二漏区；
S2、在所述存储单元区的所述衬底上形成栅极绝缘层，所述栅极绝缘层中形成有暴露出所述衬底的第一接触窗口和第二接触窗口，所述第一接触窗口位于所述共用源区和所述第一漏区之间，所述第二接触窗口位于所述共用源区和所述第二漏区之间；
S3、形成半浮栅材料层，所述半浮栅材料层覆盖所述第一接触窗口和所述第二接触窗口暴露出的所述衬底，还覆盖位于所述第一接触窗口和所述第二接触窗口之间的所述栅极绝缘层；所述半浮栅材料层的材质为多晶硅；
S4、执行热处理工艺，使位于所述第一接触窗口和所述第二接触窗口上方的部分厚度的所述半浮栅材料层的材质由所述多晶硅转化为单晶硅；转化的区域定义为类凸体。
以下结合图3a至图16详细介绍本实施例的存储器件及其制作方法。
图15是采用本实施例的制作方法制成的U型沟道的存储器件的剖面结构示意图。图16是采用本实施例的制作方法制成的平面沟道的存储器件的剖面结构示意图。参照图15和图16，所述存储器件可包括至少一个半浮栅晶体管，并且，所述存储器件还可以包括其它类型的存储元件以及逻辑元件等。一实施例中，所述存储器件包括两个相邻的半浮栅晶体管，这两个相邻的半浮栅晶体管具有不同的漏区并共用同一源区，该设置有助于缩小全部半浮栅晶体管在衬底上占用的面积，提高存储器件的集成密度。本实施例中，两个相邻的半浮栅晶体管的结构对称。
本实施例以包括共用源区的两个半浮栅晶体管的存储器件的制作为例具体说明。共用源区的两个半浮栅晶体管分别称为第一半浮栅晶体管和第二半浮栅晶体管，第一半浮栅晶体管和第二半浮栅晶体管通过相同的工序形成。
如图3a和图3b所示，提供衬底200，所述衬底靠近其上表面一侧预设有共用源区Ⅰ、位于所述共用源区两侧的第一漏区Ⅱ和第二漏区Ⅲ。用来形成第一半浮栅晶体管和第二半浮栅晶体管的共用的源区的位置称为共用源区Ⅰ，第一漏区Ⅱ用来形成第一半浮栅晶体管的漏区，第二漏区Ⅲ用来形成第二半浮栅晶体管的漏区，后续形成的第一半浮栅晶体管中的半浮栅称为第一半浮栅，后续形成的第二半浮栅晶体管中的半浮栅称为第二半浮栅。衬底200例如为单晶硅、多晶硅或者绝缘体上硅。衬底200可以整体为第二掺杂类型或者形成有第二掺杂类型的阱区。可选的，衬底200中具有第二掺杂类型的阱区(例如为p阱，Pwell)，所述阱区内还形成有具有第一掺杂类型且从内部延伸至衬底200上表面的掺杂区205，半浮栅晶体管的源区和漏区形成于掺杂区205的顶部。衬底200的上表面形成第一绝缘层211a。
本实施例的存储器件有沟槽和无沟槽均是可以的，有沟槽的对应于U型沟道存储器件，无沟槽的对应于平面沟道存储器件。图3a示出了有沟槽的情形。在所述共用源区Ⅰ和所述第一漏区Ⅱ之间的衬底中形成第一沟槽30，并在所述共用源区Ⅰ和所述第二漏区Ⅲ之间的衬底中形成第二沟槽40。第一沟槽30和第二沟槽40可通过在衬底200表面沉积硬掩模并通过光刻及刻蚀工艺形成。刻蚀绝缘层211a和部分厚度的衬底200形成第一沟槽30和第二沟槽40。第一沟槽30和第二沟槽40的深度约本实施例所述第一沟槽30的深度和所述第二沟槽40的深度均大于所述掺杂区205的深度，即以衬底200的上表面f1为基准，第一沟槽30的底面和所述第二沟槽40的底面与掺杂区205的底部相比更远离衬底的上表面f1。
继续参照图3a和3b，平行于衬底200的平面内定义相互垂直的第一方向(例如X方向)和第二方向(例如Y方向)，垂直于衬底200所在平面的方向定义为Z方向(器件厚度方向)。衬底200上可以为已形成有隔离结构(如浅沟槽隔离，STI)以及有源区AA。浅沟槽隔离STI和有源区AA可沿第一方向(例如X方向)交替排列。第一漏区Ⅱ、第一沟槽30、共用源区Ⅰ、第二沟槽40和第二漏区Ⅲ沿第二方向(例如Y方向)依次分布。此外，可认为衬底中完成了阱注入、其它离子注入及退火等步骤，衬底200中已形成有第二掺杂类型的阱区(本实施例例如是P阱)以及从所述阱区内延伸至衬底200上表面的掺杂区205。
如图4和图5所示，形成至少覆盖第一沟槽30和第二沟槽40的第二绝缘层211b。第一绝缘层211a可以在第二绝缘层211b沉积之前去掉。示例性的，第二绝缘层211b还可覆盖位于衬底上表面的第一绝缘层211a。位于衬底上表面的第一绝缘层211a和/或第二绝缘层211b作为栅极绝缘层211。栅极绝缘层211用于隔离衬底200和后续形成的浮栅材料层221，覆盖在衬底上表面的栅极绝缘层211在对浮栅材料层221进行图形化时还能够起到刻蚀阻挡作用。栅极绝缘层211的材料可包括氧化硅、氮化硅和氮氧化硅中的至少一种，可采用热氧化、化学气相沉积(CVD)、原子层沉积等方法制作。
刻蚀栅极绝缘层形成第一接触窗口和第二接触窗口。如图5所示，形成底部抗反射层(BARC)213和图形化的光阻215。底部抗反射层(BARC)213填充第一沟槽30和第二沟槽40且在衬底上方形成一定厚度覆盖栅极绝缘层211。图形化的光阻215位于底部抗反射层(BARC)213的上表面。图形化的光阻215具有对应于第一接触窗口和第二接触窗口的开口。
如图5和图6所示，以图形化的光阻215作为掩模，依次干法刻蚀底部抗反射层213以及下方栅极绝缘层211，暴露出衬底200，形成第一接触窗口200a和第二接触窗口200b。干法刻蚀，工艺可控，可精确形成第一接触窗口200a和第二接触窗口200b。具体的，所述第一接触窗口200a位于所述第一漏区Ⅱ和所述第一沟槽30之间，所述第二接触窗口200b位于所述第二漏区Ⅲ和所述第二沟槽40之间。最后去除图形化的光阻215、底部抗反射层(BARC)213。该光刻及刻蚀过程可以在确保对需要保留的图形进行保护的同时，避免由底部抗反射层(BARC)213和光阻215构成的掩模材料倒塌。
如图7所示，在衬底200上形成浮栅材料原始层221a(原始状态)，浮栅材料原始层221a覆盖栅极绝缘层211以及被第一接触窗口200a和第二接触窗口200b露出的衬底200上表面。本实施例的浮栅材料原始层221a例如填满上述第一沟槽30和第二沟槽40。一些实施例中，衬底上未形成第一沟槽和第二沟槽，则浮栅材料原始层221a均位于衬底上方。所述浮栅材料原始层221a用于形成第一半浮栅晶体管和第二半浮栅晶体管的半浮栅。浮栅材料原始层221a具有第二掺杂类型。本实施例中，浮栅材料原始层221a的材料例如为p型掺杂的多晶硅，其中p型掺杂物可以在沉积工艺中通过掺杂气体引入，也可以在沉积多晶硅之后通过离子注入引入。示例的，可以通过CVD工艺沉积多晶硅达一定厚度，然后进行p型离子注入及退火接着通过化学机械研磨(CMP)使多晶硅的上表面平坦并达到所需的厚度，例如，位于衬底200上表面以上的浮栅材料原始层221a的厚度约
如图8所示，刻蚀浮栅材料原始层221a，以去除所述浮栅材料原始层221a的位于所述第一接触窗口200a与所述第一漏区Ⅱ之间的区域以及位于所述第二接触窗口200b与所述第二漏区Ⅲ之间的区域。剩余的栅材料原始层称之为半浮栅材料层221b(中间状态),半浮栅材料层221b覆盖所述第一接触窗口200a和所述第二接触窗口200b暴露出的所述衬底200，还覆盖位于所述第一接触窗口200a和所述第二接触窗口200b之间的所述栅极绝缘层211；所述半浮栅材料层221b的材质为多晶硅。半浮栅材料层221b靠近第一漏区Ⅱ的边界落入第一接触窗口200a范围内，半浮栅材料层221靠近第二漏区Ⅲ的边界落入第二接触窗口200b范围内。较佳的，半浮栅材料层221b与第二接触窗口200b二者靠近第二漏区Ⅲ的一侧趋于接近或对齐，半浮栅材料层221与第一接触窗口200a二者靠近第一漏区Ⅱ的一侧趋于接近或对齐。可以采用干法或湿法刻蚀刻蚀浮栅材料原始层221a形成半浮栅材料层221b。
应当理解，若是在形成接触窗口时不保留接触窗口与漏区之间的栅极绝缘层211，则会使得在刻蚀浮栅材料原始层221a时没有刻蚀停止层，因浮栅材料原始层221a(例如多晶硅材质)与衬底200(例如硅材质)之间刻蚀选择比低，进而造成严重的衬底损伤，进而影响半浮栅晶体管性能。本实施例中，在刻蚀浮栅材料原始层221a时，位于第一漏区Ⅱ和第一接触窗口200a之间以及第二漏区Ⅲ和第二接触窗口200b之间的栅极绝缘层211可以作为刻蚀阻挡层，避免刻蚀过程损伤衬底200表面。优选的，可以采用“终点探测(End PT)+过刻蚀(Over Etch)”的干法刻蚀模式刻蚀浮栅材料原始层221a，以确保去除范围内的半浮栅材料被去除干净。
如图9所示，形成栅间介质层230，所述栅间介质层230至少覆盖半浮栅材料层221b的上表面和侧表面。可选的，还可还覆盖第一接触窗口200a与第一漏区Ⅱ之间的栅极绝缘层211上表面，且还可覆盖第二接触窗口200b与第二漏区Ⅲ之间的栅极绝缘层211上表面。栅间介质层230的材料可采用氧化硅、氮化硅、氮氧化硅等介质材料，所述栅间介质层230可采用单层结构或者两层以上的多层结构(例如ONO结构)。示例的，栅间介质层230包括叠加的氧化硅层231和氮化硅层232(即ON结构)。
如图9和图10所示，执行热处理工艺，使位于所述第一接触窗口200a和所述第二接触窗口200b上方的部分厚度的所述半浮栅材料层221b的材质由所述多晶硅转化为单晶硅；转化的区域定义为类凸体T2。在热处理高温作用下，衬底200中的掺杂区205的第一掺杂类型的离子(例如N型)向半浮栅材料层221b多晶硅中扩散，半浮栅材料层221b多晶硅中为第二掺杂类型的离子(例如P型)，扩散形成PN结。所述热处理的温度范围为1000℃～1200℃。
该热处理工艺可以包括热氧化工艺，例如兼用外围区的栅氧化层形成过程中的热氧化工艺。热处理工艺不仅仅限于该热氧化工艺，或者可以包括高温退火或其他高温处理工艺。以下详细介绍兼用外围区的栅氧化层形成过程中的热氧化工艺使位于所述第一接触窗口200a和所述第二接触窗口200b上方的部分厚度的所述半浮栅材料层221b的材质由所述多晶硅转化为单晶硅。
参照图3b，图10、图11所示，本实施例的存储器件包括存储单元区C(cell)和外围区P(periphery)。存储单元区C(cell)沿第一方向(例如X方向)交替分布有浅沟槽隔离STI和有源区AA。外围区P沿第一方向(例如X方向)也交替分布有浅沟槽隔离STI和有源区AA。外围区P例如包括提供电压源、电流源以及读写操作的各种电路。
存储单元区C形成栅间介质层230的过程中，栅间介质层230也覆盖外围区P。存储单元区C内，所述栅间介质层230至少覆盖半浮栅材料层221b的上表面和侧表面，栅间介质层230包括叠加的氧化硅层231和氮化硅层232(即ON结构)。如图11所示，刻蚀去除外围区P的栅间介质层(未示出)过程中，外围区P的浅沟槽隔离STI顶部也被消耗少许厚度。外围区P内，相邻浅沟槽隔离STI之间的有源区AA的衬底表面被暴露。
如图12所示，在外围区P的有源区AA的衬底表面通过热氧化形成栅氧化层235，具体的，可在外围区P的低压(LV,Low Voltage)区和/或高压(HV,High Voltage)区的有源区AA的衬底表面形成栅氧化层235。
具体的，采用热氧化工艺形成栅氧化层235，所述热氧化工艺可采用原位水蒸汽氧化(In-Situ Steam Generation，ISSG)方法或快速热氧化(RTO)方法。可采用原位水蒸汽氧化方法(In-Situ Steam Generation，ISSG)在有源区AA的衬底表面生长栅氧化层，例如为氧化硅。所述原位水蒸汽氧化(ISSG)步骤包括N2O原位水蒸汽氧化步骤，其反应气体为N2O和H2，或O2原位水蒸汽氧化步骤，其反应气体为O2和H 2；原位水蒸汽氧化方法的温度范围为1000℃～1200℃。快速热氧化(RTO)的反应温度范围例如为1000℃～1200℃，通入氧气和氢气以形成栅氧化层235。快速热氧化(RTO)方式成长栅氧化层235，可缩减生长时间，且降低所需的热预算。
较佳的，执行热氧化工艺之后，还可采用等离子体氮化工艺向栅氧化层中掺杂氮，使栅氧化层中的部分氧原子由氮原子取代形成Si-N键，从而将所述栅氧化层调整为具有一定氮浓度的栅氧化层，例如为氮氧化硅，如此可以提高栅氧化层的介电常数。
等离子体氮化工艺包括去耦等离子体氮化(Decoupled Plasma Nitridation，DPN)，远程等离子体氮化(RPN)，或者垂直扩散设备的N2的氮化处理中的任意一种。N2在高温下会解离成N离子，从而对氧化层氮化处理。去耦等离子氮处理工艺的工艺条件例如为：等离子体处理功率为300W～600W；等离子体处理压强为10mTorr～30mTorr,等离子体处理气体为N2和He,其中N2流量为50sccm～120sccm,He流量为80sccm～150sccm。
采用高温退火工艺(Post Nitridation Anneal，PNA)稳定N掺杂及修复介质中的等离子体损伤，以形成已改善栅氧化膜界面态的栅氧化层235。主要通过PNA的高温退火工艺来修复ISSG热氧化方法生长栅氧化层过程中产生的Si-H键和S-O-H键以及Si-SiO界面附近发生的断裂键。高温退火工艺的温度范围例如为1000℃～1100℃，反应时间范围为5sec～120sec。
本实施例形成栅氧化层235的工艺中，在热氧化形成SiO栅氧化层后引入实时高温氮化工艺，以减少Si-SiO界面产生Si-H键和S-O-H键的数量，促进氧化膜内部结构的应力释放以减少界面附近发生断裂键的可能，同时，引入适量的氧化性气体以消除纯氮化处理对栅介质层造成的损伤缺陷，有效地减少栅氧化膜的界面态总电荷一个数量级或以上，并能有效地消除栅氧损伤缺陷。
在外围区P的栅氧化层形成过程中的热氧化高温作用下，存储单元区C也在热氧化高温氛围中，热量从接触窗口传递，接触窗口是多晶硅与单晶硅接触的地方，在高温下多晶会沿着单晶的晶向重结晶，表现为多晶转变为了单晶，并且在持续的热氧化高温作用下，重结晶向上延伸一定厚度，使位于所述第一接触窗口200a和所述第二接触窗口200b上方的部分厚度的所述半浮栅材料层221b的多晶硅融化成熔融状态，熔融状态下，多晶硅转为小晶粒状态，重新结晶，这些小晶粒(晶核)长成晶面取向相同的晶粒，形成单晶硅。
在本实施例中，多晶转变为单晶的区域没有特定要求，只要保证接触窗口处是单晶硅即可，并不是一定需要如刻蚀衬底形成的凸体T1形貌规整。转化的区域定义为类凸体T2，即类凸体T2区域材质由多晶硅转化为单晶硅，且类凸体T2区域内形成PN结。
本实施例中热氧化工艺包括在外围区的有源区的衬底表面生长栅氧化层，利用外围区生长栅氧化层的热氧化同时，使位于接触窗口上方的部分厚度的所述半浮栅材料层的材质由所述多晶硅转化为单晶硅；并没有增加额外的热氧化步骤，一举两得，节省了工艺成本。
如图13所示，形成控制栅材料层241，控制栅材料层241覆盖栅间介质层230。控制栅材料层241用于形成第一半浮栅晶体管和第二半浮栅晶体管的控制栅。可采用CVD等方法沉积一定厚度的多晶硅，并进行平坦化使多晶硅达到需要厚度，得到控制栅材料层241。控制栅材料层241可以是第一掺杂类型的多晶硅，本实施例中，控制栅材料层241例如为n型掺杂。
如图13和图14所示，刻蚀控制栅材料层241、栅间介质层230以及半浮栅材料层221b，形成独立分开的半浮栅晶体管。
具体的，刻蚀所述共用源区Ⅰ的控制栅材料层241、栅间介质层230以及半浮栅材料层221b，以及刻蚀所述第一漏区Ⅱ和所述第二漏区Ⅲ的控制栅材料层241；剩余的所述控制栅材料层241、栅间介质层230以及半浮栅材料层221b在所述第一漏区Ⅱ和所述共用源区Ⅰ之间的部分构成第一栅极叠层300，在所述第二漏区Ⅲ和所述共用源区Ⅰ之间的部分构成第二栅极叠层400。
第一栅极叠层300位于第一漏区Ⅱ和共用源区Ⅰ之间，用于形成第一半浮栅晶体管。第一栅极叠层300包括刻蚀半浮栅材料层221b得到的第一半浮栅220、刻蚀控制栅材料层241得到的第一控制栅240以及刻蚀栅间介质层230得到的第一栅间介质层。第二栅极叠层400位于第二漏区Ⅲ和共用源区Ⅰ之间，用于形成第二半浮栅晶体管，第二栅极叠层400包括刻蚀半浮栅材料层221b得到的第二半浮栅、刻蚀控制栅材料层241得到的第二控制栅以及刻蚀栅间介质层230得到的第二栅间介质层。可以采用光刻以及各向异性的干法刻蚀工艺形成上述第一栅极叠层300和第二栅极叠层400。在该干法刻蚀工艺中，为了避免对第一漏区Ⅱ、第二漏区Ⅲ的衬底200的损伤，通过调整刻蚀条件，可以使得该区域的栅极绝缘层211不完全去除。共用源区Ⅰ的栅极绝缘层211被露出。
如图15所示，形成半浮栅的侧墙SP；具体的，在所述第一栅极叠层300和所述第二栅极叠层400的侧壁形成侧墙SP，并进行离子注入及退火，以对应于所述共用源区Ⅰ在衬底200中形成一共用源极201，对应于所述第一漏区Ⅱ在衬底200中形成第一漏极203，对应于所述第二漏区Ⅲ在衬底200中形成第二漏极204。
具体的，可先保形地沉积介质材料，然后进行各向异性干法刻蚀，去除覆盖在第一控制栅和第二控制栅上表面以及半导体上表面的所述介质材料，保留覆盖在第一栅极叠层300和第二栅极叠层400侧面的介质材料作为侧墙。覆盖在第一栅极叠层300的漏区一侧的侧墙覆盖第一控制栅的侧面，覆盖在第一栅极叠层300的共用源区一侧的侧墙覆盖在第一控制栅、第一栅间介质层以及第一半浮栅的侧面，也即，第一半浮栅晶体管中，第一半浮栅的朝向源区的侧表面被侧墙覆盖以在朝向源区的一侧与外部隔离，第二半浮栅晶体管中的第二半浮栅同理。本实施例中，在进行离子注入及退火以形成所述共用源极、第一漏极和第二漏极时，所述离子注入例如是n型注入。
经过上述步骤，在衬底200上形成了第一半浮栅晶体管和第二半浮栅晶体管。
图16示出了采用本实施例的制作方法制成的无沟槽的存储器件的剖面结构示意图。图16与图15不同的是，第一半浮栅220仅形成于衬底220的上表面，不形成于沟槽中；相应的栅极绝缘层211仅形成于衬底220的上表面，也不覆盖沟槽的表面。
以下结合图17至图21详细介绍另一种存储器件的制作方法的各步骤。本实施例以单个半浮栅晶体管的存储器件的制作为例具体说明。
一种存储器件的制作方法，包括：
提供衬底，其包括存储单元区，所述存储单元区的所述衬底上表面一侧预设有源区和漏区；
在所述存储单元区的所述衬底上形成栅极绝缘层，所述栅极绝缘层中形成有暴露出所述衬底的接触窗口，所述接触窗口靠近所述漏区一侧；
形成半浮栅材料层，所述半浮栅材料层覆盖所述接触窗口暴露出的所述衬底，还覆盖位于所述接触窗口和所述源区之间的所述栅极绝缘层；所述半浮栅材料层的材质为多晶硅；
执行热处理工艺，使位于所述接触窗口上方的部分厚度的所述半浮栅材料层的材质由所述多晶硅转化为单晶硅；转化的区域定义为类凸体。
具体的，如图17所示，提供衬底200，其上表面一侧预设有源区V和漏区IV。本实施例的存储器件有沟槽和无沟槽均是可以的，有沟槽的对应于U型沟道存储器件，无沟槽的对应于平面沟道存储器件。图17种示出了有沟槽的U型沟道存储器件。在所述衬底200上形成栅极绝缘层211，所述栅极绝缘层211中形成有暴露出所述衬底200的接触窗口200c，接触窗口200c靠近所述漏区IV一侧。
在所述源区V和所述漏区IV之间形成覆盖所述衬底200和所述栅极绝缘层211的浮栅材料原始层271。
如图18所示，刻蚀浮栅材料原始层271，以去除浮栅材料原始层271位于所述源区V一侧的部分区域以及位于所述接触窗口200c与所述漏区IV之间的区域；刻蚀后剩余的浮栅材料原始层作为半浮栅晶体管的半浮栅材料层270，也是最终的半浮栅。半浮栅材料层270覆盖所述接触窗口200c暴露出的所述衬底200，还覆盖位于所述接触窗口200c和所述源区V之间的所述栅极绝缘层211；半浮栅材料层270的材质为多晶硅。
如图19所示，执行热处理工艺，使位于所述接触窗口上方的部分厚度的所述半浮栅材料层270的材质由所述多晶硅转化为单晶硅；转化的区域定义为类凸体T3。类凸体T3的热处理形成过程与上述类凸体T2的热处理形成过程相同，形貌相同，不再赘述。
形成栅间介质层260和控制栅材料层281，栅间介质层260覆盖半浮栅材料层270上表面和朝向漏区的侧表面，控制栅材料层281覆盖栅间介质层260。控制栅材料层281用于半浮栅晶体管的控制栅。所述栅间介质层260可采用单层结构或者两层以上的多层结构(例如ONO结构)。示例的，栅间介质层260包括叠加的氧化硅层261和氮化硅层262(即ON结构)。
如图19和图20所示，刻蚀控制栅材料层281和栅间介质层260。刻蚀所述源区V和所述漏区IV的控制栅材料层281，还刻蚀去除位于半浮栅材料层270靠近源区V一侧的侧壁上的栅间介质层260；剩余的控制栅材料层281作为半浮栅晶体管的控制栅280。在该干法刻蚀工艺中，为了避免对源区V和所述漏区IV的衬底200的损伤，通过调整刻蚀条件，可以使得该区域的栅极绝缘层211不完全去除，即，在刻蚀完成后，源区V和所述漏区IV的衬底200上可剩余有一定厚度的栅极绝缘层211。
形成半浮栅侧墙SP；具体的，半浮栅、栅间介质层260和控制栅280构成栅极叠层，在该栅极叠层的侧壁形成侧墙SP，并进行离子注入及退火，以对应于所述源区V在衬底200中形成源极263，对应于所述漏区IV在衬底200中形成漏极264。
图21示出了采用本实施例的制作方法制成的无沟槽的存储器件的剖面结构示意图。图21与图20不同的是，半浮栅270仅形成于衬底220的上表面，不形成于沟槽中；相应的栅极绝缘层211仅形成于衬底220的上表面，也不覆盖沟槽的表面。
本发明还提供一种存储器件，采用前述制作方法制成，如图15-16、20-21所示，存储器件包括：
衬底，其包括存储单元区，所述存储单元区的所述衬底上表面一侧预设有源区和漏区；
所述存储单元区的所述衬底上形成有栅极绝缘层，所述栅极绝缘层中形成有暴露出所述衬底的接触窗口，所述接触窗口靠近所述漏区一侧；
半浮栅材料层，所述半浮栅材料层覆盖所述接触窗口暴露出的所述衬底，还覆盖位于所述接触窗口和所述源区之间的所述栅极绝缘层；所述半浮栅材料层的材质为多晶硅；
类凸体，所述类凸体位于所述接触窗口上方的部分厚度的所述半浮栅材料层中，所述类凸体的材质为由所述多晶硅转化成的单晶硅。
具体的，所述存储器件包括半浮栅晶体管；所述半浮栅晶体管包括：所述漏区、所述源区、位于所述接触窗口上方的所述类凸体、半浮栅、栅间介质层和控制栅。
所述衬底包括：
阱区，所述阱区中掺杂有第二掺杂类型的离子；以及
掺杂区，所述掺杂区从所述阱区内部延伸至所述衬底的上表面，所述掺杂区中掺杂有第一掺杂类型的离子；所述源区和所述漏区均形成于所述掺杂区的顶部。
所述衬底还包括外围区，所述外围区分布有有源区，所述有源区的所述衬底表面生长有栅氧化层。
本实施例的一种存储器(如图15和图16所示)包括两个相邻的半浮栅晶体管，这两个相邻的半浮栅晶体管具有不同的漏区并共用同一源区；该共用源区且相邻的两个半浮栅晶体管作为第一重复单元，制作该存储器的晶圆上包括多个复制排列的第一重复单元。该设置有助于缩小全部半浮栅晶体管在衬底上占用的面积，提高存储器件的集成密度。本实施例中，两个相邻的半浮栅晶体管的结构对称。
本实施例的另一种存储器(如图20和图21所示)是以单个所述半浮栅晶体管为第二重复单元，制作该存储器的晶圆上包括多个复制排列的第二重复单元。
以下结合图10至图16详细介绍本实施例的一种存储器。
如图10和图11所示，本实施例的一种存储器，包括：
衬底200，其包括存储单元区C，所述存储单元区C的所述衬底上表面一侧预设有共用源区Ⅰ、位于所述共用源区Ⅰ两侧的第一漏区Ⅱ和第二漏区Ⅲ；
所述存储单元区C的所述衬底上形成有栅极绝缘层211，所述栅极绝缘层211中形成有暴露出所述衬底200的第一接触窗口和第二接触窗口，所述第一接触窗口位于所述共用源区Ⅰ和所述第一漏区Ⅱ之间，所述第二接触窗口位于所述共用源区Ⅰ和所述第二漏区Ⅲ之间；
半浮栅材料层211b，所述半浮栅材料层211b覆盖所述第一接触窗口和所述第二接触窗口暴露出的所述衬底200，还覆盖位于所述第一接触窗口和所述第二接触窗口之间的所述栅极绝缘层211；所述半浮栅材料层211b的材质为多晶硅；
类凸体T2，所述类凸体T2位于所述第一接触窗口和所述第二接触窗口上方的部分厚度的所述半浮栅材料层221b中，所述类凸体T2的材质为由所述多晶硅转化成的单晶硅。
具体的，所述衬底包括：阱区，所述阱区中掺杂有第二掺杂类型的离子；以及掺杂区205，所述掺杂区205从所述阱区内部延伸至所述衬底200的上表面，所述掺杂区205中掺杂有第一掺杂类型的离子；所述共用源区I和所述第一漏区II和所述第二漏区III均形成于所述掺杂区205的顶部。
所述存储器件还包括第一沟槽30和第二沟槽40，所述第一沟槽30位于所述共用源区I和所述第一漏区II之间的衬底中；所述第二沟槽40位于所述共用源区I和所述第二漏区III之间的衬底中；所述第一接触窗口位于所述第一漏区II和所述第一沟槽30之间，所述第二接触窗口位于所述第二漏区III和所述第二沟槽40之间。所述栅极绝缘层211还覆盖所述第一沟槽30和所述第二沟槽40的内表面，所述浮栅材料层211b覆盖所述栅极绝缘层211并填充所述第一沟槽30和所述第二沟槽40。
如图12所示，所述衬底还包括外围区P，所述外围区P分布有有源区AA，所述有源区AA的所述衬底表面生长有栅氧化层235。
如图14和图15所示，所述存储器件包括相邻的第一半浮栅晶体管和第二半浮栅晶体管；所述第一半浮栅晶体管包括：所述第一漏区II、位于所述第一接触窗口上方的所述类凸体T2、第一半浮栅220、第一栅间介质层230和第一控制栅240。第二半浮栅晶体管与第一半浮栅晶体管结构对称。第二半浮栅晶体管包括：所述第二漏区、位于所述第二接触窗口上方的所述类凸体、第二半浮栅、第二栅间介质层和第二控制栅。其中，如图13所示，所述半浮栅材料层221b去除位于所述共用源区I上方的部分，剩余的位于所述共用源区I两侧的部分分别为所述第一半浮栅220和所述第二半浮栅。
本发明实施例的半浮栅晶体管20中，第一半浮栅220作为电荷存储层，类凸体T2区域内所述掺杂区205的第一掺杂类型的离子从所述第一接触窗口向第一半浮栅220中扩散并形成PN结。第一半浮栅晶体管中，所述第一半浮栅220、位于所述第一接触窗口上方的所述类凸体T2、所述第一漏区II、所述第一栅间介质层230和所述第一控制栅240构成一个以控制栅为栅极的竖直隧穿场效应晶体管，位于所述第一接触窗口上方的所述类凸体T2作为所述竖直隧穿场效应晶体管的沟道连接所述第一半浮栅220和所述第一漏区II，所述第一控制栅240通过电场调控所述竖直隧穿场效应晶体管内电流的通与断。第二半浮栅晶体管与第一半浮栅晶体管的工作原理相同。
参照图15，所述存储器件包括半浮栅晶体管20，所述半浮栅晶体管20包括衬底200，衬底200的顶部形成有第一掺杂类型的共用源极201和第一漏极203，衬底200在共用源极201和第一漏极203之间的表面设置有半浮栅的第一接触窗口。半浮栅晶体管20还包括在共用源极201和第一漏极203之间的衬底200上形成的类凸体T2、第一半浮栅220、栅间介质层230和控制栅240。第一半浮栅220具有与所述第一掺杂类型相反的第二掺杂类型；类凸体T2位于第一接触窗口上方部分厚度的第一半浮栅220中，栅间介质层230覆盖第一半浮栅220的上表面和浮栅220靠近第一漏极203一侧的侧表面。控制栅240位于栅间介质层230上。
根据迁移电荷类型的不同，上述半浮栅晶体管可以为n型器件或p型器件。本实施例的所述半浮栅晶体管例如为n型器件，则上述的第一掺杂类型为n型，第二掺杂类型为p型。可以理解，将器件的掺杂导电类型进行n型和p型的互换可得到p型器件。n型的掺杂物例如为磷或砷，p型的掺杂物例如为硼或铟。
本发明实施例半浮栅晶体管(SFGT)采用TFET作为连接半浮栅器件中第一半浮栅和漏区的电荷注入或释放的通道。该SFGT通过类凸体T2侧壁(朝向漏区的侧壁)外覆盖的控制栅240来控制TFET的开关状态。以N型SFGT为例，SFGT的源区和漏区均为n型掺杂，半浮栅的多晶硅为p型掺杂，二者之间的类凸体T2作为TFET的沟道。当控制栅施加负偏压而漏区施加正偏压的时候，类凸体T2与栅介质层的表面会进入积累状态，大量的空穴聚集在表面，与漏区本身的高浓度电子形成符合带间隧穿的PN结，因此，竖直TFET开启，电子从类凸体T2隧穿至漏区，半浮栅中的正电荷数量增加，即写入逻辑“1”；当控制栅正偏而漏区反偏时，类凸体T2与漏区构成的二极管将进入正偏状态，半浮栅中的载流子将通过类凸体T2释放，存储电荷数量减少，即写入逻辑“0”。
通过竖直隧穿场效应晶体管对浮栅进行充电或放电，具有芯片集成密度更高、数据保持能力更强、数据读取速度更快的优点。
以下结合图20和图21详细介绍本实施例的另一种存储器。
如图20和图21所示，另一种存储器包括：
衬底200，其包括存储单元区，所述存储单元区的所述衬底上表面一侧预设有源区V和漏区IV；
所述存储单元区的所述衬底上形成有栅极绝缘层211，所述栅极绝缘层211中形成有暴露出所述衬底的接触窗口200c，所述接触窗口200c靠近所述漏区IV一侧；
半浮栅材料层270，所述半浮栅材料层270覆盖所述接触窗口200c暴露出的所述衬底200，还覆盖位于所述接触窗口200c和所述源区V之间的所述栅极绝缘层211；所述半浮栅材料层270的材质为多晶硅；
类凸体T3，所述类凸体T3位于所述接触窗口200c正
上方的部分厚度的所述半浮栅材料层270中，所述类凸体T3的材质为由所述多晶硅转化成的单晶硅。
所述存储器件包括半浮栅晶体管；所述半浮栅晶体管包括：所述漏区、位于所述接触窗口上方的所述类凸体T3、半浮栅、栅间介质层260和控制栅280。
图15中从共用源极201处划片(一分为二)后得到的存储器件与图20所示的存储器件的结构相同，因此图20所示器件结构和工作原理参照前述关于图15中器件的介绍，在此不再赘述。
现有存储器件中(如图1a和图1b)，凸体T1为衬底11的一部分，半浮栅(多晶硅层15)与凸体T1二者是不同个体叠加在一起。本实施例的存储器在半浮栅材料层自身本体上形成类凸体，类凸体作为半浮栅材料层自身本体的一部分，亦即半浮栅材料层和类凸体为一体结构；与现有存储器件半浮栅与凸体为不同个体堆叠在一起的结构不相同。省去了(图1a和图1b)中一并刻蚀多晶硅层及部分厚度的衬底以形成凸体的刻蚀步骤。避免了由于多晶硅层与衬底蚀刻选择比很小，很难控制刻蚀工艺精度，导致的半浮栅晶体管失效。
综上所述，本发明提供存储器件及其制作方法，采用热处理工艺，使位于接触窗口上方的部分厚度的半浮栅材料层的材质由多晶硅转化为单晶硅；转化的区域定义为类凸体。本发明另辟蹊径，采用热处理方法形成类凸体，避免了常规刻蚀形成凸体工艺中，由于多晶硅层与衬底蚀刻选择比很小，很难控制刻蚀工艺精度，导致的半浮栅晶体管失效。本发明半浮栅材料层和漏区通过类凸体相连，漏电路径的面积仅为可精确控制的类凸体的物理宽度；类凸体中的内建势垒可以阻止半浮栅材料层和漏区之间在非工作状态的载流子扩散。从而，将大大减少半浮栅中存贮电荷的泄漏，提高了存储信息的稳定性。
本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。对于实施例公开的器件而言，由于与实施例公开的方法相对应，所以描述的比较简单，相关之处参见方法部分说明即可。
上述描述仅是对本发明较佳实施例的描述，并非对本发明权利范围的任何限定，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。

Claims (17)

1.一种存储器件的制作方法，其特征在于，包括：
提供衬底，其包括存储单元区，所述存储单元区的所述衬底上表面一侧预设有共用源区、位于所述共用源区两侧的第一漏区和第二漏区；
在所述存储单元区的所述衬底上形成栅极绝缘层，所述栅极绝缘层中形成有暴露出所述衬底上表面的第一接触窗口和第二接触窗口，所述第一接触窗口位于所述共用源区和所述第一漏区之间，所述第二接触窗口位于所述共用源区和所述第二漏区之间；
形成半浮栅材料层，所述半浮栅材料层覆盖所述第一接触窗口和所述第二接触窗口暴露出的所述衬底，还覆盖位于所述第一接触窗口和所述第二接触窗口之间的所述栅极绝缘层；所述半浮栅材料层的材质为多晶硅；
执行热处理工艺，使位于所述第一接触窗口和所述第二接触窗口上方的部分厚度的所述半浮栅材料层的材质由所述多晶硅转化为单晶硅；转化的区域定义为类凸体，所述类凸体与所述衬底接触。
2.如权利要求1所述的存储器件的制作方法，其特征在于，所述热处理的温度范围为1000℃～1200℃。
3.如权利要求1所述的存储器件的制作方法，其特征在于，所述衬底还包括外围区，所述外围区分布有有源区；所述热处理工艺包括热氧化工艺，在所述外围区的所述有源区的所述衬底表面生长栅氧化层。
4.如权利要求3所述的存储器件的制作方法，其特征在于，执行所述热氧化工艺之后还包括：
采用等离子体氮化工艺向所述栅氧化层中掺杂氮；以及
采用高温退火工艺稳定所述氮掺杂及修复所述栅氧化层中的等离子体损伤。
5.如权利要求1所述的存储器件的制作方法，其特征在于，
提供所述衬底包括：在所述衬底中掺杂第二掺杂类型的离子形成阱区；在所述阱区中掺杂第一掺杂类型的离子形成掺杂区，所述掺杂区从所述阱区内部延伸至所述衬底的上表面，所述共用源区和所述第一漏区和所述第二漏区均形成于所述掺杂区的顶部；
形成半浮栅材料层包括，在所述半浮栅材料层中掺杂所述第二掺杂类型的离子。
6.如权利要求1所述的存储器件的制作方法，其特征在于，在形成所述栅极绝缘层之前，还包括在所述共用源区和所述第一漏区之间的衬底中形成第一沟槽，并在所述共用源区和所述第二漏区之间的衬底中形成第二沟槽；所述第一接触窗口位于所述第一漏区和所述第一沟槽之间，所述第二接触窗口位于所述第二漏区和所述第二沟槽之间。
7.如权利要求6所述的存储器件的制作方法，其特征在于，在形成所述栅极绝缘层和所述浮栅材料层之后，所述栅极绝缘层还覆盖所述第一沟槽和所述第二沟槽的内表面，所述浮栅材料层覆盖所述栅极绝缘层并填充所述第一沟槽和所述第二沟槽。
8.如权利要求1至7任意一项所述的存储器件的制作方法，其特征在于，形成所述半浮栅材料层之后，执行热处理工艺之前，还包括：
形成栅间介质层，所述栅间介质层至少覆盖所述浮栅材料层的上表面和侧表面。
9.如权利要求8所述的存储器件的制作方法，其特征在于，执行热处理工艺之后，还包括：
形成控制栅材料层，所述控制栅材料层覆盖所述栅间介质层；
刻蚀所述共用源区的所述控制栅材料层、所述栅间介质层和所述浮栅材料层，以及刻蚀所述第一漏区和所述第二漏区的所述控制栅材料层；剩余的所述控制栅材料层、所述栅间介质层以及所述浮栅材料层在所述第一漏区和所述共用源区之间的部分构成第一栅极叠层，在所述第二漏区和所述共用源区之间的部分构成第二栅极叠层；以及，
在所述第一栅极叠层和所述第二栅极叠层的侧壁形成侧墙，并进行离子注入，对应于所述共用源区在所述衬底中形成共用源极，对应于所述第一漏区在所述衬底中形成第一漏极，对应于所述第二漏区在所述衬底中形成第二漏极。
10.一种存储器件的制作方法，其特征在于，包括：
提供衬底，其包括存储单元区，所述存储单元区的所述衬底上表面一侧预设有源区和漏区；
在所述存储单元区的所述衬底上形成栅极绝缘层，所述栅极绝缘层中形成有暴露出所述衬底上表面的接触窗口，所述接触窗口靠近所述漏区一侧；
形成半浮栅材料层，所述半浮栅材料层覆盖所述接触窗口暴露出的所述衬底，还覆盖位于所述接触窗口和所述源区之间的所述栅极绝缘层；所述半浮栅材料层的材质为多晶硅；
执行热处理工艺，使位于所述接触窗口上方的部分厚度的所述半浮栅材料层的材质由所述多晶硅转化为单晶硅；转化的区域定义为类凸体，所述类凸体与所述衬底接触。
11.如权利要求10所述的存储器件的制作方法，其特征在于，所述衬底还包括外围区，所述外围区分布有有源区；所述热处理工艺包括热氧化工艺，在所述外围区的所述有源区的所述衬底表面生长栅氧化层。
12.如权利要求10-11任一项所述的存储器件的制作方法，其特征在于，形成所述半浮栅材料层之后，执行所述热处理工艺之前，还包括：
形成栅间介质层，所述栅间介质层至少覆盖所述浮栅材料层的上表面和侧表面。
13.如权利要求12所述的存储器件的制作方法，其特征在于，执行热处理工艺之后，还包括：
形成控制栅材料层，所述控制栅材料层覆盖所述栅间介质层和位于所述栅间介质层两侧的所述栅极绝缘层；
刻蚀所述源区和所述漏区的所述控制栅材料层；剩余的所述控制栅材料层、栅间介质层以及浮栅材料层构成栅极叠层；以及，
在所述栅极叠层的侧壁形成侧墙，并进行离子注入，对应于所述源区在所述衬底中形成源极，对应于所述漏区在所述衬底中形成漏极。
14.一种存储器件，其特征在于，包括：
衬底，其包括存储单元区，所述存储单元区的所述衬底上表面一侧预设有源区和漏区；
所述存储单元区的所述衬底上形成有栅极绝缘层，所述栅极绝缘层中形成有暴露出所述衬底上表面的接触窗口，所述接触窗口靠近所述漏区一侧；
半浮栅材料层，所述半浮栅材料层覆盖所述接触窗口暴露出的所述衬底，还覆盖位于所述接触窗口和所述源区之间的所述栅极绝缘层；所述半浮栅材料层的材质为多晶硅；
类凸体，所述类凸体位于所述接触窗口上方的部分厚度的所述半浮栅材料层中，所述类凸体与所述衬底接触，所述类凸体的材质为由所述多晶硅经热处理工艺转化成的单晶硅。
15.如权利要求14所述的存储器件，其特征在于，所述存储器件包括半浮栅晶体管；所述半浮栅晶体管包括：所述源区、所述漏区、位于所述接触窗口上方的所述类凸体、半浮栅、栅间介质层和控制栅。
16.如权利要求15所述的存储器件，其特征在于，相邻的两个所述半浮栅晶体管共用源区。
17.如权利要求14所述的存储器件，其特征在于，所述衬底还包括外围区，所述外围区分布有有源区，所述有源区的所述衬底表面生长有栅氧化层。
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