[go: up one dir, main page]

CN114026688A - 半导体器件及半导体器件的制造方法 - Google Patents

半导体器件及半导体器件的制造方法 Download PDF

Info

Publication number
CN114026688A
CN114026688A CN202080042916.7A CN202080042916A CN114026688A CN 114026688 A CN114026688 A CN 114026688A CN 202080042916 A CN202080042916 A CN 202080042916A CN 114026688 A CN114026688 A CN 114026688A
Authority
CN
China
Prior art keywords
insulating film
dielectric constant
semiconductor device
low dielectric
constant region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202080042916.7A
Other languages
English (en)
Inventor
二木贵史
永井宪次
上入佐卓
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Semiconductor Solutions Corp
Original Assignee
Sony Semiconductor Solutions Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Semiconductor Solutions Corp filed Critical Sony Semiconductor Solutions Corp
Publication of CN114026688A publication Critical patent/CN114026688A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/601—Insulated-gate field-effect transistors [IGFET] having lightly-doped drain or source extensions, e.g. LDD IGFETs or DDD IGFETs 
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/7682—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing the dielectric comprising air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76831—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers in via holes or trenches, e.g. non-conductive sidewall liners
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body (electrodes)
    • H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body (electrodes) consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Layout of the interconnection structure
    • H01L23/5283—Cross-sectional geometry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials
    • H01L23/53295—Stacked insulating layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/031—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT]
    • H10D30/0321—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT] comprising silicon, e.g. amorphous silicon or polysilicon
    • H10D30/0323—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT] comprising silicon, e.g. amorphous silicon or polysilicon comprising monocrystalline silicon
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/674—Thin-film transistors [TFT] characterised by the active materials
    • H10D30/6741—Group IV materials, e.g. germanium or silicon carbide
    • H10D30/6743—Silicon
    • H10D30/6744—Monocrystalline silicon
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/23—Electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. sources, drains, anodes or cathodes
    • H10D64/251—Source or drain electrodes for field-effect devices
    • H10D64/257—Source or drain electrodes for field-effect devices for lateral devices wherein the source or drain electrodes are characterised by top-view geometrical layouts, e.g. interdigitated, semi-circular, annular or L-shaped electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/23—Electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. sources, drains, anodes or cathodes
    • H10D64/251—Source or drain electrodes for field-effect devices
    • H10D64/258—Source or drain electrodes for field-effect devices characterised by the relative positions of the source or drain electrodes with respect to the gate electrode
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/01—Manufacture or treatment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/201—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates the substrates comprising an insulating layer on a semiconductor body, e.g. SOI

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

根据本公开实施例的半导体器件设置有：第一低介电常数区域，在半导体层的平面内方向上布置在各个第一金属之间的区域中，并且在半导体层的分层方向上低于第一金属的下表面；以及第二低介电常数区域，在平面内方向上被布置在接触塞和栅电极之间的区域中，并且在分层方向上低于第一低介电常数区域，其中，第二低介电常数区域在平面视图中的至少一部分与第一低介电常数区域的至少一部分不同。

Description

半导体器件及半导体器件的制造方法
技术领域
本公开涉及半导体器件以及半导体器件的制造方法。
背景技术
移动通信终端(诸如移动电话)的前端配备有处理射频(Radio Frequency：RF)电信号的射频开关(RF-SW)。
在这样的射频开关中，为了减少通过该射频开关的电信号的损失，希望减小场效应晶体管(Field Effect Transistor：FET)在导通状态下的电阻(也称为导通电阻)和FET在关断状态下的电容(也称为关断电容)。也就是说，在射频开关中，希望减小导通电阻与关断电容的乘积(Ron*Coff)，并且已经进行了各种研究(例如，参见专利文献1)。
现有技术文献
专利文献
专利文献1：日本未经审查专利申请公开第2015-207640号
发明内容
因此，在用于射频开关的半导体器件(诸如场效应晶体管)中，希望减小导通电阻与关断电容的乘积。
因此，希望提供一种能够进一步减小关断电容的半导体器件以及该半导体器件的制造方法。
根据本公开的一个实施例的半导体器件包括：栅电极；半导体层，包括源极区域和漏极区域，该源极区域和该漏极区域之间设置有栅电极；接触塞，设置在源极区域和漏极区域上；第一金属，堆叠在各个接触塞上；第一低介电常数区域，被设置于在半导体层的平面内方向上位于第一金属之间、并且在半导体层的堆叠方向上位于第一金属的下表面之下的至少任何区域中；以及第二低介电常数区域，被设置于在平面内方向上位于接触塞和栅电极之间、并且在堆叠方向上位于第一低介电常数区域之下的至少任何区域中。第二低介电常数区域被设置在与设置有第一低介电常数区域的平面区域至少部分不同的平面区域中。
根据本公开的一个实施例的半导体器件的制造方法包括：在半导体层的上表面侧形成栅电极的步骤；在半导体层中形成源极区域和漏极区域的步骤，在源极区域和漏极区域之间设置有栅电极；在源极区域和漏极区域中的每一个上形成接触塞的步骤；将第一金属堆叠在各个接触塞上的步骤；形成第一低介电常数区域的步骤，该第一低介电常数区域处于在半导体层的平面内方向上位于第一金属之间、并且在半导体层的堆叠方向上位于第一金属的下表面之下的至少任何区域中；以及形成第二低介电常数区域的步骤，该第二低介电常数区域处于在平面内方向上位于接触塞和栅电极之间、并且在堆叠方向上位于第一低介电常数区域之下的至少任何区域中。第二低介电常数区域形成在与形成第一低介电常数区域的平面区域至少部分不同的平面区域中。
在根据本公开的一个实施例的半导体器件和半导体器件的制造方法中，第一低介电常数区域被设置于在半导体层的平面内方向上位于第一金属之间并且在半导体层的堆叠方向上位于第一金属的下表面之下的至少任何区域中；第二低介电常数区域被设置于在平面内方向上位于接触塞和栅电极之间并且在堆叠方向上位于第一低介电常数区域之下的至少任何区域中。这使得可以减小接触塞和栅电极之间的空间的介电常数。
附图说明
图1是示出输入/输出端口的数量为1到10的射频开关的配置的示意图。
图2是示出输入/输出端口的数量为一对一的射频开关的配置的示意图。
图3是示出图2所示的射频开关的等效电路的电路图。
图4是示出图2所示的射频开关处于导通状态的情况下的等效电路的电路图。
图5是示出图2所示的射频开关处于关断状态的情况下的等效电路的电路图。
图6是根据本公开的第一实施例的半导体器件的总体配置的平面图。
图7是根据本实施例的半导体器件沿图6中的线VII-VII的截面配置的纵向截面图。
图8是典型场效应晶体管的划分为元件的关断电容的示意性纵向截面图。
图9是根据比较例的半导体器件的堆叠结构的纵向截面图。
图10是示出对图7所示的半导体器件和根据图9所示的比较例的半导体器件的外部成分Cex的量值进行仿真的结果的曲线图。
图11是示出图7所示的半导体器件中的第一低介电常数区域和第二低介电常数区域与多层布线部之间在Z堆叠方向上的位置关系的示意图。
图12是示出图7所示的半导体器件中的第一低介电常数区域和第二低介电常数区域与多层布线部之间在XY平面内方向上的位置关系的示意图。
图13是沿图12中的线XV-XV的截面配置的纵向截面图。
图14是沿图12中的线XVIA-XVIB的截面配置的纵向截面图。
图15是沿图12中的线XVIIB-XVIIC的截面配置的纵向截面图。
图16是沿图12中的线XVIIIC-XVIIID的截面配置的纵向截面图。
图17是根据实施例的制造半导体器件的步骤的纵向截面图。
图18是根据实施例的制造半导体器件的步骤的纵向截面图。
图19是根据实施例的制造半导体器件的步骤的纵向截面图。
图20是根据实施例的制造半导体器件的步骤的纵向截面图。
图21是根据实施例的制造半导体器件的步骤的纵向截面图。
图22是根据实施例的制造半导体器件的步骤的纵向截面图。
图23是根据实施例的制造半导体器件的步骤的纵向截面图。
图24是根据实施例的制造半导体器件的步骤的纵向截面图。
图25是根据实施例的制造半导体器件的步骤的纵向截面图。
图26是根据实施例的制造半导体器件的步骤的纵向截面图。
图27是根据实施例的制造半导体器件的步骤的纵向截面图。
图28是根据实施例的制造半导体器件的步骤的纵向截面图。
图29是根据实施例的制造半导体器件的步骤的纵向截面图。
图30是根据本公开的第二实施例的半导体器件的截面配置的纵向截面图。
图31是根据本公开的第三实施例的半导体器件的截面配置的纵向截面图。
图32是根据本公开的第四实施例的半导体器件的截面配置的纵向截面图。
图33是根据本公开的第五实施例的半导体器件的截面配置的纵向截面图。
图34是根据本公开的第六实施例的半导体器件的截面配置的纵向截面图。
图35是根据本公开的第七实施例的半导体器件的截面配置的纵向截面图。
图36是示出应用了根据本公开的第一至第七实施例的半导体器件的无线通信设备的配置示例的示意图。
具体实施方式
在下方，参考附图详细给出本公开的实施例的描述。下方描述的实施例是本公开的特定示例，并且根据本公开的技术不应限于以下实施例。此外，本公开的附图中示出的每个部件的布置、尺寸、尺寸比等不限于附图中示出的那些。
需要注意的是，按照以下顺序给出描述。
1.第一实施例
1.1.射频开关的配置
1.2.半导体器件配置
1.3.半导体器件的制造方法
2.第二实施例
3.第三实施例
4.第四实施例
5.第五实施例
6.第六实施例
7.第七实施例
8.应用示例
<1.第一实施例>
(1.1.射频开关的配置)
首先，参照图1至图5，将描述根据本公开的第一实施例的包括半导体器件的射频开关的配置。图1是示出输入/输出端口的数量为1对10的射频开关的配置的示意图，以及图2是示出输入/输出端口的数量为一对一的射频开关的配置的示意图。
射频开关是一种主要用于射频(Radio Frequency：RF)频段信号处理的电子元件。例如，射频开关用于诸如移动电话的移动信息终端的前端等。射频开关可以采用各种配置，诸如SPST(单极单掷：单极单掷)、SPDT(单极双掷：单极双掷)、SP3T、……、以及SPNT(N为实数)，这取决于输入/输出端口的数量。
例如，图1中所示的射频开关1是SP10T开关的示例。射频开关1(SP10T开关)，例如包括：耦接到天线ANT的一个极点、以及十个触点，并且能够从十个触点中控制要耦接的触点。此外，图2所示的射频开关1A是SPST开关的示例。射频开关1A(SPST开关)，例如包括耦接到天线ANT的一个极、以及一个触点，并且能够控制一个触点的导通/关断。
注意，射频开关也可以采用除图1和图2所示的配置之外的配置。具体地，通过组合图2所示的SPST开关的电路，射频开关可以采用各种配置。
现在，图3至图5示出了图2所示的射频开关1A的等效电路。图3是示出图2所示的射频开关1A的等效电路的电路图。图4是示出图2所示的射频开关1A处于导通状态的情况下的等效电路的电路图，以及图5是示出图2所示的射频开关1A处于关断状态的情况下的等效电路的电路图。
如图3所示，射频开关1A(SPST)例如包括：耦接到天线ANT的第一端口Port1、在输出侧的第二端口Port2、第一开关装置FET1、以及第二开关装置FET2。第一交换装置FET1被设置在第一端口Port1与地面之间，以及第二交换装置FET2被设置在第一端口Port1与第二端口Port2之间。
这样的射频开关1A能够通过经由电阻器向第一开关器件FET1和第二开关器件FET2的栅极施加控制电压Vc1和Vc2来控制开关的导通状态或关断状态。
如图4所示，当射频开关1A处于导通状态时，第二开关器件FET2处于导通状态，而第一开关器件FET1处于非导通状态。此外，如图5所示，当射频开关1A处于关断状态时，第一开关器件FET1处于导通状态，而第二开关器件FET2处于非导通状态。
第一开关器件FET1和第二开关器件FET2在导通状态下等效于电阻器，在非导通状态下等效于电容器。因此，在第一开关器件FET1和第二开关器件FET2中，在导通状态下生成称为导通电阻的电阻，并且在非导通状态下生成称为关断电容的电容。
这里，第一开关器件FET1和第二开关器件FET2的导通电阻和关断电容可以通过使用场效应晶体管的单位长度的Ron[Ωmm]和Coff[fF/mm]以及场效应晶体管的栅极宽度Wg1和Wg2[mm]分别表示为Ron/Wg1、Ron/Wg2、Coff*Wg1、以及Coff*Wg2。即，在场效应晶体管中，导通电阻与栅极宽度Wg1和Wg2成反比，关断电容与栅极宽度Wg1和Wg2成正比。
因此，在场效应晶体管中，在增加栅极宽度Wg以减少导通电阻引起的损耗的情况下，由于关断电容引起的损耗增加。此外，尽管场效应晶体管的导通电阻不依赖于信号频率，但关断电容随着信号频率的增加而增加。因此，在处理射频信号的射频开关中，由于关断电容引起的损耗进一步增加。
因此，为了减少射频开关中使用的场效应晶体管的损耗，重要的是减小单位长度的Ron与Coff，即，减小Ron*Coff(乘积)。
根据本公开的技术是针对上述情况做出的。根据本公开的技术减小了半导体器件(诸如场效应晶体管)的寄生电容，从而减小了场效应晶体管的导通电阻和关断电容。根据本公开的技术可以适当地用于被设置在处理射频信号的电子设备中的射频开关等。
(1.2.半导体器件的配置)
接下来，参考图6和图7，将描述根据本公开的第一实施例的半导体器件的配置。图6是根据本实施例的半导体器件的总体配置的平面图。
如图6所示，根据本实施例的半导体器件10例如包括：被设置在未示出的半导体层上的栅电极20、源电极30S、以及漏电极30D。注意，栅电极20在图6中被阴影化。
半导体器件10例如是用于高频器件的场效应晶体管，配置包括在图3所示的射频开关1A中的第一开关器件FET1或第二开关器件FET2。
栅电极20被设置具有多指结构，该多指结构包括在一个方向上延伸的多个指状部21和将多个指状部21彼此连接的连接部22。为了降低损耗，射频开关中使用的场效应晶体管的栅极宽度Wg比逻辑电路等中使用的场效应晶体管的栅极宽度Wg大，例如栅极宽度Wg是几百微米到几毫米。此外，指状部21的长度(指长)L21诸如为几十微米。注意，连接部22耦接到未示出的栅触点。
在下方的描述中，栅电极20的指状部21延伸的方向被称为Y方向。此外，与Y方向正交并且连接部22在与Y方向正交中延伸的方向被称为X方向。此外，与X方向和Y方向都正交的方向(即，与未示出的半导体层的平面垂直的方向)被称为Z方向。
与栅电极20一样，源电极30S包括：在一个方向(例如，Y方向)上延伸的指状部31S；以及连接多个指状部31S并且耦接到未示出源极触点的连接部32S。
与栅电极20一样，漏电极30D包括：在一个方向(例如，Y方向)上延伸的指状部31D；以及连接多个指状部31D并且耦接到未示出的漏极触点的连接部32D。
栅电极20的指状部21、源电极30S的指状部31S、以及漏电极30D的指状部31D安装在由引入的导电型杂质激活的有源区域AA内。具体地说，源电极30S的指状部31S和漏电极30D的指状部31D交替地布置在栅电极20的指状部21之间。另一方面，栅电极20的连接部22、源电极30S的连接部32S、以及漏电极30D的连接部32D被安装在有源区域AA外部的器件隔离区域(未示出)中。
现在，参照图7，将描述根据本实施例的半导体器件10的截面配置。图7是沿图6中的线VII-VII的截面配置的纵向截面图。图7示出了截面配置包括：栅电极20的一个指状部21、源电极30S的指状部31S、以及漏电极30D的指状部31D，该漏电极30D安装在指状部21的两侧。
如图7所示，半导体器件10例如包括：上述栅电极20、半导体层50、接触塞60S、60D、包括上述源电极30S和漏电极30D的第一金属M1、第一低介电常数区域70、以及第二低介电常数区域71。
栅电极20经由栅极绝缘膜23被设置在半导体层50上。栅电极20可以包括例如厚度为100nm至200nm的多晶硅。栅极绝缘膜23可以包括例如厚度为5nm至15nm的氧化硅(SiOx)。
半导体层50可以包括诸如硅(Si)之类的半导体。在半导体层50中，源极区域50S以及漏极区域50D包括被设置在栅电极20的两侧第一导电型(n+)硅。此外，在源极区域50S和漏极区域50D的表面侧，设置了低电阻区域51S和51D，该低电阻区域51S和51D包括具有较高浓度的第一导电型(n++)硅或硅化物，以连接到接触塞60S、60D。此外，在源极区域50S和栅电极20之间以及漏极区域50D和栅电极20之间设置包括低浓度第一导电型(n-)硅的延伸区域52S和52D。
这里，半导体层50经由例如掩埋氧化膜54被设置在支撑衬底53上。支撑衬底53例如可以包括高电阻硅(Si)衬底，并且掩埋氧化膜54例如可以包含氧化硅(SiOx)。这样支撑衬底53、掩埋氧化膜54和半导体层50可以配置所谓的SOI(隔离体上的硅)衬底55。
虽然以上描述了SOI衬底55的支撑衬底53是高电阻硅衬底的情况，但根据本公开的技术不限于上述示例。支撑衬底53可以是蓝宝石衬底。在这种情况下，SOI衬底55可以配置所谓的SOS(蓝宝石上硅)衬底。由于蓝宝石衬底具有绝缘性，在SOS衬底上形成的场效应晶体管表现出更接近于基于化合物(例如GaAs)的场效应晶体管的特征。此外，根据本公开的技术不限于支撑衬底53是SOI衬底或SOS衬底的情况，并且类似地适用于支撑衬底53是块状衬底的情况。
接触塞60S、60D被设置在源极区域50S和漏极区域50D的表面上的低电阻区域51S和51D上。接触塞60S、60D可以通过例如从半导体层50侧依次堆叠钛(Ti)层、氮化钛(TiN)层、以及钨(W)层而构成。注意，提供钛层是为了减小接触塞60S、60D与下层中的低电阻区域51S和51D之间的接触电阻。此外，氮化钛层被设置为阻挡金属，这可以抑制硅等从半导体层50向钨层的扩散。
第一金属M1例如包括：源电极30S，其被设置在接触塞60S上；以及漏电极30D，其被设置在接触塞60D上。第一金属M1例如可以包括厚度为500nm至1000nm的铝(Al)。
第一低介电常数区域70例如被设置在至少任何区域中，该区域是在半导体层50的XY平面内方向上的第一金属M1之间并且在半导体层50的Z堆叠方向上的第一金属M1的下表面的下方。具体地说，第一低介电常数区域70被设置在半导体层50的XY平面内方向上的源电极30S和漏电极30D之间，并且在半导体层50的Z堆叠方向上的第一金属M1的下表面的下方与栅电极20上方的区域中。
此外，第一低介电常数区域70可以在Z堆叠方向上连续地被设置到更高于上述区域的区域。具体地说，第一低介电常数区域70还可以被设置在半导体层50的XY平面内方向上的第一金属M1之间以及Z堆叠方向上的第一金属M1的下表面和上表面之间的区域中。此外，第一低介电常数区域70还可以被设置在半导体层50的XY平面内方向上的第一金属M1之间和Z堆叠方向上的第一金属M1的上表面上方的区域中。
第二低介电常数区域71被设置在至少任何区域中，该区域是在半导体层50的XY平面内方向上的接触塞60S、60D中的每一个与栅电极20之间并且在半导体层50的Z堆叠方向上的第一低介电常数区域70的下方。具体地说，第二低介电常数区域71被设置在半导体层50的XY平面内方向上的栅电极20的两个侧表面的侧面上。注意，第二低介电常数区域71可以被设置为与第一低介电常数区域70连续，或者可以被设置为与第一低介电常数区域70分开。
当从堆叠方向Z以平面视图看到半导体层50时，第二低介电常数区域71的至少一部分被设置在与设置有第一低介电常数区域70的区域不同的区域中。具体地说，第二低介电常数区域71的至少一部分被设置在半导体层50的XY平面内方向上设置有第一低介电常数区域70的区域的外围区域中。因此，在半导体器件10中，可以将第一低介电常数区域70和第二低介电常数区域71配置为更复杂的形状。
参考图8，这里将描述场效应晶体管的关断电容。图8是典型场效应晶体管11的划分为元件的关断电容的示意性纵向截面图。在图8中，与图7所示的半导体器件10的部件相对应的部件用相同的附图标记表示。
如图8所示，具有典型结构的场效应晶体管11的关断电容包括内部(intrinsic)成分Cin，Cin在源极区域50S和漏极区域50D、SOI衬底55等中生成；以及外部(extrinsic)成分Cex，Cex在栅电极20、接触塞60S、60D、第一金属M1等中生成。
内部成分Cin的示例包括：电容Cssub和Cdsub，其在源极区域50S或漏极区域50D与支撑衬底53之间生成；电容Csg和Cdg，其在源极区域50S或漏极区域50D与栅电极20之间生成；电容Cds，其在源极区域50S和漏极区域50D之间生成；电容Csb和Cdb，其在源极区域50S或漏极区域50D与半导体层50的下部(主体)之间生成；等等。
外部成分Cex的示例包括在栅电极20与接触塞60S、60D或第一金属M1之间的电容CgM、以及在第一金属M1之间生成的电容CMM1等。
为了减少这些关断电容，减少外部成分Cex是特别有效的。在根据本实施例的半导体器件10中，在上述区域中设置相对介电常数低于周围区域的第一低介电常数区域70和第二低介电常数区域71。这使得可以减小在栅电极20、接触塞60S、60D以及第一金属M1之间生成的关断电容的外部成分Cex。因此，通过更有效地减小外部成分Cex，半导体器件10可以减小导通电阻与关断电容的乘积(Ron*coff)。因此，应用于射频开关的半导体器件10还可以降低射频开关的损耗。
这里，图10示出了对于图7中示出的半导体器件10和根据图9中示出的比较示例的半导体器件12的关断电容的外部成分Cex的量值进行仿真的结果。
图9是根据比较例的半导体器件12的截面配置的纵向截面图。如图9所示，根据比较例的半导体器件12与根据本实施例的半导体器件10的不同之处在于，在半导体层50的XY平面内方向上的每个接触塞60S、60D与栅电极20之间并且在半导体层50的Z堆叠方向上的第一低介电常数区域70下方未设置第二低介电常数区域。即，根据比较例的半导体器件12与根据本实施例的半导体器件10的不同之处在于，尽管设置了类似的第一低介电常数区域70，但在半导体层50的XY平面内方向上的栅电极20的两侧未设置第二低介电常数区域71。
图10示出了作为示例的根据本实施例的半导体器件10中的外部成分Cex的仿真结果，并且示出了作为比较示例的根据比较示例的半导体器件12中的外部成分Cex的仿真结果。如图10所示，结果表明，相对于比较例中的外部成分Cex的量值，示例中的外部成分Cex的量值减小。因此，结果表明，根据本实施例的半导体器件10能够通过进一步设置第二低介电常数区域71来进一步减小关断电容。
这里，返回到图7，将重新开始对根据本实施例的半导体器件10的配置的描述。
图7所示的半导体器件10还包括：被设置在半导体层50上以覆盖栅电极20的至少一层或多层绝缘膜80；以及从至少一层或多层绝缘膜80的上表面朝向栅电极20的上表面设置的开口P。
在从堆叠方向Z以平面视图查看至少一层或多层绝缘膜80的情况下，开口P被设置在与栅电极20相对应的平面区域中。由于开口P被设置在源电极30S和漏电极30D之间，因此开口P的开口宽度WP例如为约100nm至约1000nm。
第一低介电常数区域70优选地被设置在这样的开口P内。此外，第二低介电常数区域71优选地被设置为与开口P在空间上连续，并且与开口P内设置的第一低介电常数区域70在空间上连续。第一低介电常数区域70和第二低介电常数区域71可以被设置为使得区域的中心在X方向或Y方向上相互匹配，或者可以被设置在相互独立的区域中。
至少一层或多层绝缘膜80优选地包括多个绝缘膜，该多个绝缘膜包括具有不同蚀刻速率的材料。因此，通过使用绝缘膜之间的蚀刻速率的差，至少一层或多层绝缘膜80使得能够在后述的制造步骤中以高精度控制开口P的蚀刻停止位置。
具体地说，至少一层或多层绝缘膜80可以包括：第一绝缘膜81、第二绝缘膜82、以及第三绝缘膜83。
第一绝缘膜81设置成覆盖栅电极20的表面(即，栅电极20的上表面和侧表面)和半导体层50的上表面。
第二绝缘膜82设置成覆盖第一绝缘膜81的表面。注意，在栅电极20的表面(即，栅电极20的上表面和侧表面)上设置第一绝缘膜81时，第一绝缘膜81的表面上未设置第二绝缘膜82，并且将第一绝缘膜81暴露到第二低介电常数区域71。这是因为，在半导体器件10中，通过去除第二绝缘膜82，在第一绝缘膜81和第三绝缘膜83之间形成第二低介电常数区域71，如将在后面描述的制造步骤中描述的那样。
第三绝缘膜83被设置在第二绝缘膜82的表面和第一金属M1的下表面之间。第三绝缘膜83被设置为掩埋栅电极20，并且在第一绝缘膜81和第三绝缘膜83之间形成第二低介电常数区域71。
这里，第二绝缘膜82优选地包括具有与包括在第一绝缘膜81和第三绝缘膜83中的材料不同的蚀刻速率的材料。例如，第二绝缘膜82优选地包括氮化硅(SiN)膜，当第一绝缘膜81和第三绝缘膜83包括具有与氮化硅(SiN)不同的蚀刻速率的氧化硅(SiOx)膜。因此，在半导体器件10中，使第二绝缘膜82起蚀刻阻塞层的作用，可以容易地形成穿透第三绝缘膜83以到达第二绝缘膜82的上表面的开口P。此外，通过经由开口P执行各向同性蚀刻以选择性地去除第二绝缘膜82，使得可以容易地在开口P下方形成第二低介电常数区域71。
此外，至少一层或多层绝缘膜80还可以包括第四绝缘膜84。具体地，第四绝缘膜84可以被设置以覆盖第三绝缘膜83的上表面和第一金属M1的表面(即，第一金属M1的上表面和侧表面)。在这种情况下，开口P从第四绝缘膜84的上表面设置，以穿透第四绝缘膜84和第三绝缘膜83。第四绝缘膜84例如可以包含氧化硅(SiOx)膜。
此外，至少一层或多层绝缘膜80还可以包括第五绝缘膜85。具体地说，第五绝缘膜85可以被设置在第四绝缘膜84上，并且可以阻塞开口P的上部。第五绝缘膜85例如可以包含氧化硅(SiOx)膜。
此外，根据需要，可以在第五绝缘膜85的上层中设置例如由氧化硅(SiOx)膜构成的第六绝缘膜86。
在根据本实施例的半导体器件10中，可以在开口P内的至少一部分中设置气隙AG(气隙)作为第一低介电常数区域70。例如，第一低介电常数区域70的气隙AG可以被设置为与第二低介电常数区域71在空间上连续，第二低介电常数区域71类似地形成为第一低介电常数区域70下方的气隙AG。
只要第一低介电常数区域70和第二低介电常数区域71的相对介电常数低于包括在第三绝缘膜83和第四绝缘膜84中的氧化硅(SiOx：相对介电常数3.9)膜的相对介电常数，第一低介电常数区域70和第二低介电常数区域71就在区域内的配置上没有特别限制。例如，第一低介电常数区域70和第二低介电常数区域71可以被配置为使得气隙AG内包含空气(相对介电常数1.0)，或者可以被配置为使得气隙AG内是真空。此外，第一低介电常数区域70和第二低介电常数区域71可以通过用低介电常数材料填充气隙AG内的部分或全部而构成。注意，低介电常数材料是指例如相对介电常数为3或更小的电介质材料。
在第一低介电常数区域70和第二低介电常数区域71由气隙AG构成的情况下，通过第五绝缘膜85阻塞气隙AG的上部，从而气隙AG被第五绝缘膜85气密地密封。注意，当气隙AG被阻塞时，第五绝缘膜85的部分可以进入气隙AG内。在这种情况下，第五绝缘膜85覆盖开口P的侧表面或底表面的一部分。
在XY平面内方向上，形成第一低介电常数区域70和第二低介电常数区域71的宽度没有特别限制。注意，形成第一低介电常数区域70的宽度例如可以小于被设置在栅电极20的表面上的第一绝缘膜81在沿堆叠方向Z截取的一个截面上的宽度。具体地，第一低介电常数区域70的宽度W70可以小于覆盖栅电极20的上表面和侧表面的第一绝缘膜81的宽度W81。
在第二绝缘膜82形成在栅电极20的上表面和侧表面的第一绝缘膜81的表面上的情况下，第一低介电常数区域70的宽度W70可以小于覆盖栅电极20的上表面和侧表面的第一绝缘膜81和第二绝缘膜82的宽度。此外，在第一绝缘膜81未形成在栅电极20的上表面和侧表面上的情况下，第一低介电常数区域70的宽度W70可以小于栅电极20的宽度。
此外，形成第二低介电常数区域71的宽度可以大于被设置在栅电极20的表面上的第一绝缘膜81在沿堆叠方向Z截取的一个截面上的宽度。具体地说，第二低介电常数区域71的宽度W71可以大于覆盖栅电极20的上表面和侧表面的第一绝缘膜81的宽度W81，并且小于接触塞60S、60D之间的宽度。
在第二绝缘膜82形成在栅电极20的上表面和侧表面的第一绝缘膜81的表面上的情况下，第二低介电常数区域71的宽度W71可以大于覆盖栅电极20的上表面和侧表面的第一绝缘膜81和第二绝缘膜82的宽度。此外，在第一绝缘膜81未形成在栅电极20的上表面和侧表面上的情况下，第二低介电常数区域71的宽度W71可以大于栅电极20的宽度。
此外，参照图11和图12，将对根据本实施例的半导体器件10中的第一低介电常数区域70和第二低介电常数区域71与多层布线部90之间的位置关系进行描述。多层布线部90设置有用于传输从半导体器件10的电极取出的信号的布线。
图11是示出图7所示的半导体器件10中的第一低介电常数区域70和第二低介电常数区域71与多层布线部90在Z堆叠方向上的位置关系的示意图。
如图11所示，多层布线部90例如包括第一布线层91和第二布线层92。第一布线层91例如被设置在与包括源电极30S和漏电极30D的第一金属M1相同的层中。第二布线层92被设置在第一布线层91的上方，并且例如经由接触塞93耦接到第一布线层91。
半导体器件10中的第一低介电常数区域70和第二低介电常数区域71被设置在通过将导电型杂质引入半导体层50而激活的有源区域AA的器件区域AA1内。另一方面，多层布线部90被设置在布线区域AA2内，该布线区域AA2在有源区域AA的内部并且在器件区域AA1的外部。器件区域AA1和布线区域AA2通过例如通过浅沟槽隔离(STI)方法形成的器件隔离层100彼此隔离。
注意，第一低介电常数区域70和第二低介电常数区域71可以不被设置在多层布线部90的第一布线层91的布线之间和第二布线层92的布线之间。即，第一低介电常数区域70和第二低介电常数区域71至少被设置在半导体器件10中的有源区域AA的器件区域AA1中。
图12是示出图7所示的半导体器件10中的第一低介电常数区域70和第二低介电常数区域71与多层布线部90之间在XY平面内方向上的位置关系的示意图。
如图12所示，半导体器件10、第一低介电常数区域70、以及第二低介电常数区域71被设置在有源区域AA内。另一方面，在有源区域AA外的器件隔离区域AB中，代替半导体层50，在整个表面上设置由STI方法形成的器件隔离层100，并且设置栅触点GC。
更具体地说，有源区域AA设置有栅电极20的指状部21、源电极30S的指状部31S、以及漏电极30D的指状部31D。
栅电极20的指状部21设置成沿一个方向(例如，Y方向)延伸。源源电极30S的指状部31S和漏电极30D的指状部31D被设置在栅电极20的指状部21的两侧，以沿与栅电极20的指状部21的延伸方向平行的方向延伸。
接触塞60S、60D被设置在源电极30S的指状部31S和漏电极30D的指状部31D的下方，以沿与栅电极20的指状部21的延伸方向平行的方向延伸。
第一低介电常数区域70被设置在栅电极20的指状部21的上方，以沿与栅电极20的指状部21的延伸方向平行的方向延伸。此外，第二低介电常数区域71被设置在栅电极20的指状部21的一侧，以沿与栅电极20的指状部21的延伸方向平行的方向延伸。即，当从Z堆叠方向以平面视图看到半导体层50时，第一低介电常数区域70设置在XY平面内方向上与栅电极20的指状部21重叠的区域中，第二低介电常数区域71设置在XY平面内方向上在栅电极20的指状部21的两侧的区域中。
器件隔离区域AB具有栅电极20的连接部22、源电极30S的连接部32S、以及漏电极30D的连接部32D。
栅电极20的连接部22耦接到栅触点GC。此外，源电极30S的连接部32S耦接到未示出的源极触点，漏电极30D的连接部32D耦接到未示出的漏极触点。
这里，将参照图13至图16描述图12中所示的配置在Z堆叠方向上的截面配置。图13是沿图12中的线XV-XV的截面配置的纵向截面图。图14是沿图12中的线XVIA-XVIB的截面配置的纵向截面图。图15是沿图12中的线XVIIB-XVIIC的截面配置的纵向截面图。图16是沿图12中的线XVIIIC-XVIIID的截面配置的纵向截面图。
如图12所示，栅触点GC可以通过在通过STI方法形成的器件隔离层100上依次设置栅电极20的连接部22、栅接触塞24、以及栅接触层25而构成。栅接触塞24具有类似于接触塞60S、60D的配置，并且被设置在与接触塞60S、60D相同的层中。栅接触层25具有与源电极30S和漏电极30D相似的配置，并且被设置在与包括源电极30S和漏电极30D的第一金属M1相同的层中。
如图12至图16所示，第一低介电常数区域70优选地被设置为避开栅触点GC。一个原因是因为在第一低介电常数区域70被设置在栅触点GC的连接部22上的情况下，难以在连接部22上设置栅接触塞24。此外，在栅触点GC的连接部22上未设置第一低介电常数区域70的情况下，类似地，也未设置第二低介电常数区域71。此外，与栅电极20一样，栅触点GC优选地被至少一层或多层绝缘膜80(即，第一绝缘膜81至第六绝缘膜86)覆盖。这允许通过至少一层或多层绝缘膜80保护栅触点GC，而不暴露栅触点GC，这使得可以保持栅触点GC的可靠性。
(1.3.半导体器件的制造方法)
现在，参照图17至图29，将描述根据本实施例的半导体器件10的制造方法。图17至图29是制造半导体器件10的各个步骤的纵向截面图。
首先，如图17所示，制备SOI衬底55，在衬底55中掩埋氧化膜54和半导体层50堆叠在支撑衬底53上。接下来，通过利用STI方法在SOI衬底55的半导体层50中形成器件隔离层100，在有源区域AA中限定器件区域AA1。
接着，如图18所示，经由栅极绝缘膜23在半导体层50上形成栅电极20。
具体地说，例如，在通过热氧化方法形成包含氧化硅膜的注入穿透膜之后，在有源区域AA上执行第二导电型杂质(例如，诸如硼(B)或铝(Al)的p型杂质)的阱注入和沟道注入，并且然后去除注入穿透膜。此后，通过热氧化法形成例如包含氧化硅的栅极绝缘膜23，厚度为约5nm至约15nm。
随后，通过化学气相沉积(CVD)方法，在半导体层50和栅极绝缘膜23上形成包括多晶硅的栅电极材料膜(未示出)，该栅电极材料膜的厚度为约100nm至约200nm。接下来，通过光刻和蚀刻处理形成的栅电极材料膜，以在半导体层50的上表面上形成栅电极20。
随后，如图19所示，通过使用栅电极20和未示出的偏置间隔物作为掩模，执行第一导电型杂质(例如，诸如砷(As)或磷(P)的n型杂质)的注入S/D IMPL。因此，在栅电极20的两侧的半导体层50中形成延伸区域52S和52D。接着，在栅电极20的两侧表面上形成未示出的侧壁，并且再次执行第一导电型杂质的注入S/D IMPL。这使得可以在半导体层50中在栅电极20的两侧形成源极区域50S和漏极区域50D。注意，在形成源极区域50S和漏极区域50D之后，侧壁被去除。
接着，如图20所示，例如通过CVD方法，在栅电极20的表面和半导体层50的上表面上形成包含氧化硅的第一绝缘膜81，该第一绝缘膜81厚度为约10nm至约100nm。
随后，如图21所示，例如通过CVD方法，在第一绝缘膜81的表面上形成厚度为约10nm至约100nm的第二绝缘膜82，该第二绝缘膜82包含具有与形成第一绝缘膜81的氧化硅不同的蚀刻速率的氮化硅。此后，例如通过CVD方法，在第二绝缘膜82上形成包含氧化硅的第三绝缘膜83，该第三绝缘膜83厚度为约500nm至约1500nm。
接着，如图22所示，通过光刻和蚀刻去除与源极区域50S和漏极区域50D相对应位置处的第三绝缘膜83、第二绝缘膜82、以及第一绝缘膜81。因此，形成暴露源极区域50S和漏极区域50D的接触孔H1。如图12所示，接触孔H1被设置为在与栅电极20的指状部21的延伸方向平行的方向上延伸。
随后，如图23所示，通过接触孔H1在源极区域50S和漏极区域50D上执行高浓度的第一导电型杂质(例如，诸如砷(As)或磷(P)的n型杂质)的注入Cnt IMPL。因此，在半导体层50中形成低电阻区域51S和51D。
接着，如图24所示，在接触孔H1中依次堆叠钛层、氮化钛层、以及钨层，以形成具有堆叠结构的接触塞60S、60D。这允许接触塞60S、60D经由低电阻区域51S和51D电耦接到源极区域50S和漏极区域50D。如图12所示，接触塞60S、60D被设置为在与栅电极20的指状部21的延伸方向平行的方向上延伸。
此后，如图25所示，在接触塞60S、60D上形成包含铝(Al)的源电极30S和漏电极30D，作为第一金属M1。如图12所示，源电极30S的指状部31S和漏电极30D的指状部31D被设置为在与栅电极20的指状部21的延伸方向平行的方向上延伸。
随后，如图26所示，例如通过CVD方法，在第三绝缘膜的上表面和第一金属M1的表面上形成包含氧化硅的第四绝缘膜84。
接着，如图27所示，形成穿透第四绝缘膜84和第三绝缘膜83并且使第二绝缘膜82暴露的开口P。
具体地说，首先，通过光刻来对低介电常数区域形成抗蚀剂65进行图案化。此后，通过使用图案化的低介电常数区域形成抗蚀剂65作为掩模，通过干法蚀刻除去第四绝缘膜84和第三绝缘膜83的一部分，以形成开口P。注意，形成开口P时的蚀刻是通过高度各向异性的干法蚀刻来执行的。使用这种高度各向异性蚀刻使得可以在期望区域中以高精度形成具有高深宽比的开口P。
这里，开口P被设置在半导体层50的XY平面内方向上的第一金属M1之间的区域中。具体地说，开口P被设置在源电极30S和漏电极30D之间的区域(即，栅电极20的上方)中。开口P的开口宽度WP例如为约100nm至约1000nm。在形成开口P时，开口P的蚀刻前进到包含氧化硅的第四绝缘膜84和第三绝缘膜83，停止在第二绝缘膜82的上表面，这是因为第二绝缘膜82起蚀刻阻止器的作用。在该步骤中形成的开口P内的气隙AG用作第一低介电常数区域70。
随后，如图28所示，经由开口P蚀刻第二绝缘膜82的一部分，留下低介电常数区域形成抗蚀剂65。因此，在栅电极20的侧面形成与被设置在第一金属M1之间的气隙AG连续的气隙AG。注意，在去除第二绝缘膜82的一部分时的蚀刻是通过各向同性干法蚀刻、湿蚀刻等执行的。使用这种各向同性蚀刻，可以有效地蚀刻被设置在栅电极20的上表面和侧表面上的第二绝缘膜82，并且在更宽的区域中形成气隙AG。
在该步骤中，通过去除第二绝缘膜82而形成的气隙AG用作第二低介电常数区域71。即，作为第一低介电常数区域70的气隙AG形成在栅电极20的上方，并且作为第二低介电常数区域71的气隙AG形成在栅电极20的侧面。因此，半导体器件10可以进一步减小关断电容的外部成分。
接着，如图29所示，在剥离低介电常数区域形成抗蚀剂65之后，在填充气隙AG内的能力低的条件下，通过例如CVD方法在第四绝缘膜84上形成包含氧化硅的第五绝缘膜85。在这种条件下的CVD方法中，第五绝缘膜85在悬垂在开口P的上部的同时沉积。因此，在开口P内部被第五绝缘膜85填充之前，开口P的上部被第五绝缘膜85阻塞。因此，在开口P内形成气密地密封的气隙AG。此时，开口P的侧表面和覆盖栅电极20的第一绝缘膜81的上表面可以被进入开口P内的第五绝缘膜85覆盖。
气隙AG用作第一低介电常数区域70和第二低介电常数区域71，因为这些区域的相对介电常数低于形成第三绝缘膜83、第四绝缘膜84、以及第五绝缘膜85的氧化硅(相对介电常数3.9)。气隙AG内可以是真空，也可以存在空气(相对介电常数1.0)。可替代地，气隙AG内可以填充相对介电常数低于形成第三绝缘膜83、第四绝缘膜84、以及第五绝缘膜85的氧化硅(相对介电常数3.9)的材料。
通过上述步骤，在与第一低介电常数区域70和第二低介电常数区域71相对应的区域中设置气隙AG，第一低介电常数区域70包括至少任何区域，该区域是在XY平面内方向上位于第一金属M1之间并且在Z堆叠方法中位于第一金属M1的下表面之下；第二低介电常数区域71包括至少任何区域，该区域是在XY平面内方向上位于接触塞60S、60D与栅电极20之间并且在Z堆叠方法中位于第一低介电常数区域70下方。此时，第一低介电常数区域70的气隙AG和第二低介电常数区域71的气隙AG形成为彼此在空间上连续。
此后，根据需要在第五绝缘膜85上形成第六绝缘膜86。由此，形成图7所示的半导体器件10。注意，虽然未示出，但也可以通过与第一金属M1和第四绝缘膜84一样，在第五绝缘膜85上依次形成金属层和绝缘膜来形成第二金属M2，并且还可以形成第三金属M3。
如上所述，在半导体器件10中，在上述区域中设置第一低介电常数区域70和第二低介电常数区域71。这使得可以减小栅电极20与接触塞60S、60D或第一金属M1之间的电容CgM，以及在第一金属M1之间产生的电容CMM1。因此，半导体器件10能够减小关断电容的外部成分Cex。因此，半导体器件10使得可以减小导通电阻与关断电容的乘积(Ron*COFF)。这有助于减少损耗，损耗是射频开关的一个重要特征。
此外，在半导体器件10中，第一低介电常数区域70可以设置成在Z堆叠方向上进一步延伸到位于第一金属M1的下表面和上表面之间的区域以及位于第一金属M1的上表面上方的区域。在这种情况下，半导体器件10可以进一步减小栅电极20与接触塞60S、60D和第一金属M1之间的电容CgM，以及在第一金属M1之间产生的电容CMM1。
此外，半导体器件10优选地通过(在半导体层50上)设置至少一层或多层绝缘膜80而构造，该绝缘膜80包含具有不同蚀刻速率的材料的绝缘膜。因此，在半导体器件10中，利用绝缘膜之间的蚀刻速率的差，可以高精度地控制用于形成第一低介电常数区域70和第二低介电常数区域71的开口P的蚀刻停止位置。因此，根据本实施例，可以更稳定地并且具有更高的可靠性地制造半导体器件10。
注意，图7等的纵向截面图中所示的用第五绝缘膜85填充开口P的状态以及开口P的侧表面和第一绝缘膜81的上表面覆盖栅电极20的覆盖状态仅是示例，并不限制根据本实施例的半导体器件10的结构。
<2.第二实施例>
接下来，参照图30，将描述根据本公开的第二实施例的半导体器件的配置。图30是根据本实施例的半导体器件10A的截面配置的纵向截面图。与图7一样，图30示出了沿图6中的线VII-VII的截面配置。
如图30所示，根据本实施例的半导体器件10A与图7所示的半导体器件10的不同之处在于：半导体器件10A通过扩大经由开口P对第二绝缘膜82执行的各向同性蚀刻的范围，来扩大用作第一低介电常数区域70和第二低介电常数区域71的气隙AG。
具体地，在半导体器件10A中，除了去除第二绝缘膜82之外，可以通过还去除覆盖在栅电极20的上表面的第一绝缘膜81、以及在开口P的侧表面上的第三绝缘膜83和第四绝缘膜84，从而在更宽的范围内形成气隙AG。因此，半导体器件10A可以进一步减小关断电容的外部成分Cex，该外部成分Cex包括栅电极20与接触塞60S、60D或第一金属M1之间的电容CgM、以及在第一金属M1之间产生的电容CMM1等。
在根据本实施例的半导体器件10A中，由于开口P的开口宽度WP扩大，因此可以在开口P的侧表面和底表面(即，栅电极20的上表面)上沉积膜厚比图7所示的半导体器件10的膜厚更厚的第五绝缘膜85。此时，沉积在开口P的底表面上的第五绝缘膜85具有保护通过各向同性蚀刻暴露在开口P内的栅电极20的上表面的功能。
注意，也如第一实施例中所述，图30所示的用第五绝缘膜85填充开口P的状态以及开口P的侧表面和栅电极20的上表面的覆盖状态仅是示例，并不限制根据本实施例的半导体器件10A的结构。
<3.第三实施例>
现在，参考图31，将描述根据本公开的第三实施例的半导体器件的配置。图31是根据本实施例的半导体器件10B的截面配置的纵向截面图。与图7一样，图31示出了沿图6中的线VII-VII的截面配置。
如图31所示，在根据本实施例的半导体器件10B中，用作第二低介电常数区域71的气隙AG可以比图30所示的半导体器件10A中的气隙AG扩展，而用作第一低介电常数区域70的气隙AG的宽度W70与图7所示的半导体器件10中的气隙AG的宽度W70大致相同。
具体地，在半导体器件10B中，通过缩小用于形成开口P的低介电常数区域形成抗蚀剂65的开口宽度，形成具有较窄开口宽度WP的开口P。此外，在半导体器件10B中，通过开口P进行的第二开口82的各向同性蚀刻的范围扩大，以除了去除第二绝缘膜82之外，还去除覆盖栅电极20的上表面和侧表面的第一绝缘膜81，并且进一步去在除开口P的侧表面上的第三绝缘膜83和第四绝缘膜84。这使得可以在更宽的范围内形成气隙AG。
经由开口P对第一绝缘膜81、第二绝缘膜82、第三绝缘膜83、以及第四绝缘膜84执行长时间的各向同性蚀刻，以扩大气隙AG。因此，开口P的开口宽度WP在蚀刻前后之间变宽。在根据本实施例的半导体器件10B中，开口P形成为预先缩小开口宽度WP。由此，能够防止在形成气隙AG的蚀刻中，由于开口P的开口宽度WP过度加宽，第五绝缘膜85对开口P的上部的堵塞变得困难。
注意，在半导体器件10B中，通过控制蚀刻量以防止半导体层50暴露来执行用于形成气隙AG的各向同性蚀刻。具体地，通过将蚀刻量控制到被设置在半导体层50的上表面上的第一绝缘膜81未消失的程度来执行用于形成气隙AG的各向同性蚀刻。这里的一个原因是，在栅极绝缘膜23附近的半导体层50暴露或栅极绝缘膜23被侧蚀刻的情况下，栅极长度和阈值电压的变化会增加。
在半导体器件10B中，除了去除第二绝缘膜82之外，可以通过还去除覆盖在栅电极20的上表面和侧表面的第一绝缘膜81、以及在开口P的侧表面上的第三绝缘膜83和第四绝缘膜84，从而在更宽的范围内形成气隙AG。因此，半导体器件10B还可以减小关断电容的外部成分Cex，该外部成分Cex包括栅电极20与接触塞60S、60D或第一金属M1之间的电容CgM、以及在第一金属M1之间产生的电容CMM1等。
在根据本实施例的半导体器件10B中，由于开口P的开口宽度WP与图7所示的半导体器件10中的开口宽度WP基本相同，所以可以减小沉积在开口P的侧表面和底表面(即，栅电极20的上表面)上的第五绝缘膜85的膜厚。因此，在半导体器件10B中，可以抑制第五绝缘膜85过度填充用作第一低介电常数区域70和第二低介电常数区域71的气隙AG。
注意，也如第一实施例中所述，图31所示的用第五绝缘膜85填充开口P的状态以及开口P的侧表面和栅电极20的上表面的覆盖状态仅是示例，并不限制根据本实施例的半导体器件10B的结构。
<4.第四实施例>
接下来，参考图32，将描述根据本公开的第四实施例的半导体器件的配置。图32是根据本实施例的半导体器件10C的截面配置的纵向截面图。与图7一样，图32示出了沿图6中的线VII-VII的横截面配置。
如图32所示，根据本实施例的半导体器件10C与图7所示的半导体器件10的不同之处在于，通过用第五绝缘膜85填充开口P的部分，第一低介电常数区域70和第二低介电常数区域71彼此隔离，而不是空间上连续的。
具体地说，在半导体器件10C中，当形成阻塞开口P的上部的第五绝缘膜85时，在开口P高度可填充的条件下，通过CVD法形成第五绝缘膜85，第五绝缘膜85在开口P内被沉积得更多。因此，在半导体器件10C中，可以将沉积在开口P的侧表面和底表面(即，第一绝缘膜81的上表面)上的第五绝缘膜85组合，以将第一低介电常数区域70和第二低介电常数区域71彼此隔离。因此，第一低介电常数区域70被设置在栅电极20的上方，第二低介电常数区域71被设置在栅电极20的侧表面周围。
因此，即使采用根据本实施例的半导体器件10C的结构，半导体器件10C也可以与图7所示的半导体器件10一样，减小关断电容的外部成分Cex，该外部成分Cex包括栅电极20与接触塞60S、60D或第一金属M1之间的电容CgM、以及在第一金属M1之间产生的电容CMM1等。
注意，也如第一实施例中所述，图32所示的用第五绝缘膜85填充开口P的状态以及开口P的侧表面和第一绝缘膜81的上表面的覆盖状态仅是示例，并不限制根据本实施例的半导体器件10C的结构。
<5.第五实施例>
现在，参照图33，将描述根据本公开的第五实施例的半导体器件的配置。图33是根据本实施例的半导体器件10D的截面配置的纵向截面图。与图7一样，图33示出了沿图6中的线VII-VII的截面配置。
如图33所示，根据本实施例的半导体器件10D与图7所示的半导体器件10的不同之处在于，通过用第五绝缘膜85填充开口P，在对应于第一低介电常数区域70的区域中填充第五绝缘膜85。
具体地，在半导体器件10D中，当形成阻塞开口P的上部的第五开口85时，通过在开口P高度可填充的条件下通过CVD方法形成第五绝缘膜85，在开口P的从第一绝缘膜81的上表面到开口表面的区域中填充第五绝缘膜85。因此，在第一金属M1的下表面之下和第一绝缘膜81的上表面上方的开口P被第五绝缘膜85填充。然而，通过使用相对介电常数低于第三绝缘膜83和第四绝缘膜84的材料形成第五绝缘膜85，可以使上述区域起到第一低介电常数区域70的作用，如图7所示的半导体器件10中的那样。此外，第二低介电常数区域71包括气隙AG，该气隙AG在栅电极20的侧表面的周围。
因此，即使采用根据本实施例的半导体器件10D的配置，半导体器件10D也可以与图7所示的半导体器件10一样，减小关断电容的外部成分Cex，该外部成分Cex包括栅电极20与接触塞60S、60D或第一金属M1之间的电容CgM、以及在第一金属M1之间产生的电容CMM1等。
注意，也如第一实施例中所述，图33所示的用第五绝缘膜85填充开口P的状态仅是示例，并不限制根据本实施例的半导体器件10D的结构。
<6.第六实施例>
接下来，参考图34，将描述根据本公开的第六实施例的半导体器件的配置。图34是根据本实施例的半导体器件10E的截面配置的纵向截面图。与图7一样，图34示出了沿图6中的线VII-VII的截面配置。
如图34所示，根据本实施例的半导体器件10E与图33所示的半导体器件10D的不同之处在于通过施加具有流动性的材料来形成第五绝缘膜85。具体地说，在半导体器件10E中，通过施加SOG(旋涂玻璃)或有机树脂膜(这些是低介电膜)或粘合有机树脂膜来形成第五绝缘膜85，从而阻塞开口P的上部。由于SOG和有机树脂具有高流动性，所以与CVD方法相比，可以更容易地用第五绝缘膜85填充开口P的从开口表面到第一绝缘膜81的上表面的区域。
因此，在第一金属M1的下表面之下和第一绝缘膜81的上表面上方的开口P填充有第五绝缘膜85，该第五绝缘膜85包含SOG或有机树脂的，这些膜是低介电膜。因此，能够用作第一低介电常数区域70，如在图7所示的半导体器件10中。此外，第二低介电常数区域71包括气隙AG，该气隙AG在栅电极20的侧表面的周围。
因此，即使采用根据本实施例的半导体器件10E的配置，半导体器件10E也可以与图7所示的半导体器件10一样，减小关断电容的外部成分Cex，该外部成分Cex包括栅电极20与接触塞60S、60D或第一金属M1之间的电容CgM、以及在第一金属M1之间产生的电容CMM1等。
注意，也如第一实施例中所述，图34所示的用第五绝缘膜85填充开口P的状态仅是示例，并不限制根据本实施例的半导体器件10E的结构。
<7.第七实施例>
现在，参照图35，将描述根据本公开的第七实施例的半导体器件的配置。图35是根据本实施例的半导体器件10F的截面配置的纵向截面图。与图7一样，图35示出了沿图6中的线VII-VII的截面配置。
如图35所示，根据本实施例的半导体器件10F与图7所示的半导体器件10的不同之处在于：第二金属M2，被设置在第四绝缘膜84和第五绝缘膜85之间；以及第七绝缘膜87，还被设置在覆盖的第二金属M2的表面和第四绝缘膜84的上表面。
具体地，在半导体器件10F中，设置第四绝缘膜84以掩埋第一金属M1和被设置在第一金属M1的上表面上的接触塞61。此外，在第四绝缘膜84上设置经由接触塞61耦接到第一金属M1的第二金属M2，在第二金属M2的表面和第四绝缘膜的上表面上设置第七绝缘膜87。开口P从第七绝缘膜87的上表面形成，并且通过设置在第七绝缘膜87上的第五绝缘膜85，开口P的上部被阻塞。
第二金属M2、第七绝缘膜87、以及接触塞61中包括的材料分别与第一金属M1、第四绝缘膜84、以及接触塞60S、60D的材料基本相似，并且因此省略其说明。
在根据本实施例的半导体器件10F中，可以使包括气隙AG的第一低介电常数区域70也在第二金属M2之间延伸，该第二金属M2被设置在第一金属M1上。因此，半导体器件10F使得除了减小栅电极20与接触塞60S、60D或第一金属M1之间的电容CgM和在第一金属M1之间生成的电容CMM1之外，还可以减小栅电极20与第二金属M2之间的电容Cg和在第二金属M2之间生成的电容CMM2。因此，半导体器件10F能够减小包括这些电容的关断电容的外部成分Cex。
注意，也如第一实施例中所述，图35所示的用第五绝缘膜85填充开口P的状态以及开口P的侧表面和第一绝缘膜81的上表面的覆盖状态仅是示例，并不限制根据本实施例的半导体器件10F的结构。
<8.应用示例>
此外，参考图36，将给出关于作为根据本公开的第一至第七实施例的半导体器件的应用示例的无线通信设备的配置的描述。图36是示出无线通信设备的配置的示例的示意图。
如图36所示，无线通信设备3例如包括：天线ANT、射频开关1、高功率放大器HPA、射频集成电路RFIC(射频集成电路)、基带单元BB、语音输出单元MIC、数据输出单元DT、以及接口单元I/F(例如，无线LAN(无线局域网：W-LAN)、蓝牙(注册商标)等)。无线通信设备3例如是用于具有多种功能的移动电话系统中的射频模块，诸如语音和数据通信以及LAN(局部网络)连接。
射频开关1包括根据第一至第七实施例的半导体器件10和10A至10F中的任何一个。
在从无线通信设备3的发送系统向天线ANT输出发送信号的情况下(即，在发送中)，无线通信设备3经由射频集成电路RFIC、高功率放大器HPA和射频开关1向天线ANT输出从基带单元BB输出的发送信号。
另一方面，在将天线ANT接收的接收信号输入到无线通信设备3的接收系统的情况下(即，在接收中)，无线通信设备3经由射频开关1和射频集成电路RFIC将接收信号输入到基带单元BB。由基带单元BB处理的接收信号从诸如语音输出单元MIC、数据输出单元DT或接口单元I/F的输出单元输出。
虽然以上已经参考第一至第七实施例描述了根据本公开的技术，但是根据本公开的技术不限于上述实施例，并且可以进行各种修改。
例如，尽管上述实施例假设第一导电型杂质是n型杂质，诸如砷(As)或磷(P)，并且第二导电型杂质是p型杂质，诸如硼(B)或铝(Al)，但这些导电类型可以相反。即，第一导电型杂质可以是p型杂质，诸如硼(B)或铝(Al)，并且第二导电型杂质可以是n型杂质，诸如砷(As)或磷(P)。
例如，作为根据本公开的技术的实施例，上述实施例具体描述了射频开关1、半导体器件10(诸如场效应晶体管)、以及无线通信设备3的配置。然而，这些配置不限于包括所有所示部件的那些配置，并且还可以用其他部件替换一些部件。
此外，虽然上述实施例描述了将半导体器件10应用于无线通信设备3的射频开关1的示例，但是除了射频开关(RF-SW)之外，半导体器件10也可应用于诸如PA(功率放大器)的另一高频器件。
此外，上述实施例中描述的各层的形状、材料、以及厚度或成膜方法等不限于上述，可以是另一种形状、材料、以及厚度，或者可以是另一种成膜方法。
并不是实施例中描述的所有配置和操作作为本公开的配置和操作都是必需的。例如，在实施例中的部件中，在详述本公开的最通用概念的独立权利要求中未描述的部件应被理解为可选部件。
本说明书和所附权利要求中使用的术语应解释为“非限制性”术语。例如，“包括”或“包含”一词应解释为“不限于被描述为包括内容”。“具有”一词应解释为“不限于被描述为具有的东西”。此外，对本领域技术人员来说，显而易见的是，在不脱离所附权利要求的范围的情况下，可以对本公开的实施例进行修改。
本规范中使用的术语包括仅为便于描述而使用的术语，并不限制配置和操作。例如，诸如“右”、“左”、“上”和“下”等术语仅指示所参考的绘图上的方向。此外，术语“内”和“外”分别表示朝向感兴趣部件的中心的方向和远离感兴趣部件的中心的方向。这同样适用于与这些类似的术语和具有相同目的的术语。
应当注意，根据本公开的技术可以具有以下配置。根据具有以下配置的根据本公开的技术，可以减小场效应晶体管的关断电容。根据本公开的技术的效果不一定限于这里描述的效果，并且可以是本公开中描述的任何效果。
(1)一种半导体器件，包括：
栅电极；
半导体层，包括源极区域和漏极区域，在该源极区域和该漏极区域之间设置有栅电极；
接触塞，被设置在源极区域和漏极区域中的每一个上；
第一金属，堆叠在各个接触塞上；
第一低介电常数区域，被设置于在半导体层的平面内方向上位于第一金属之间、并且在半导体层的堆叠方向上位于第一金属的下表面之下的至少任何区域中；以及
第二低介电常数区域，被设置于在平面内方向上位于接触塞和栅电极之间、并且在堆叠方向上位于第一低介电常数区域之下的任何区域中，
其中，第二低介电常数区域被设置在与设置有第一低介电常数区域的平面区域至少部分不同的平面区域中。
(2)根据(1)的半导体器件，其中，第一低介电常数区域被设置为堆叠方向上进一步延伸到位于第一金属的上表面和下表面之间的至少任何区域。
(3)根据(2)的半导体器件，其中，第一低介电常数区域被设置为在堆叠方向上进一步延伸到位于第一金属的上表面上方的至少任何区域。
(4)根据(1)至(3)中任一项的半导体器件，其中，第二低介电常数区域被设置为与第一低介电常数区域连续。
(5)根据(4)的半导体器件，其中
第一低介电常数区域和第二低介电常数区域各自包括气隙，并且
包括在第一低介电常数区域中的气隙和包括在第二低介电常数区域中的气隙被设置为彼此连续。
(6)根据(1)至(5)中任一项的半导体器件，还包括：
一层或多层绝缘膜，被设置在半导体层上以覆盖栅电极；以及
开口，被设置在从该一层或多层绝缘膜的上表面起的对应于栅电极的平面区域中，其中，
第一低介电常数区域被设置在开口内。
(7)根据(6)的半导体器件，其中，一层或多层绝缘膜包括以具有不同蚀刻速率的材料分别形成的绝缘膜。
(8)根据(7)的半导体器件，其中，
一层或多层绝缘膜包括：
第一绝缘膜，覆盖栅电极的表面和半导体层的表面，
第二绝缘膜，覆盖第一绝缘膜的表面，以及
第三绝缘膜，被设置在第二绝缘膜的表面与第一金属的下表面之间，以及
第一绝缘膜包括具有与第二绝缘膜的材料不同的蚀刻速率的材料。
(9)根据(8)的半导体器件，其中，在沿堆叠方向的一个截面上，第一低介电常数区域的宽度小于被设置在栅电极的表面上的第一绝缘膜的宽度。
(10)根据(8)或(9)的半导体器件，其中，开口被设置为至少穿透栅电极上的第三绝缘膜。
(11)根据(10)的半导体器件，其中，开口被设置为进一步穿透栅电极上的第二绝缘膜、或者第二绝缘膜和第一绝缘膜。
(12)根据(10)或(11)的半导体器件，其中，
一层或多层绝缘膜还包括覆盖第三绝缘膜的上表面和第一金属的表面的第四绝缘膜，并且
开口从第四绝缘膜的上表面开始设置。
(13)根据(12)的半导体器件，其中
一层或多层绝缘膜还包括被设置在第四绝缘膜上的第五绝缘膜，并且
第五绝缘膜阻塞开口的上部。
(14)根据(13)的半导体器件，还包括被设置在第四绝缘膜和第五绝缘膜之间的第二金属，其中
一层或多层绝缘膜还包括覆盖第四绝缘膜的上表面和第二金属的表面的第七绝缘膜，并且
开口从第七绝缘膜的上表面开始设置。
(15)根据(13)或(14)的半导体器件，其中，第五绝缘膜覆盖开口的侧表面的至少一部分。
(16)根据(13)至(15)中任一项的半导体器件，其中，
第五绝缘膜包括具有比包括在第三绝缘膜和第四绝缘膜中的材料低的介电常数的材料，并且
第一低介电常数区域包括用第五绝缘膜填充的开口的至少一部分。
(17)根据(6)的半导体器件，其中
一层或多层绝缘膜包括
第一绝缘膜，覆盖栅电极的表面和半导体层的表面，
第二绝缘膜，覆盖第一绝缘膜的表面，
第三绝缘膜，被设置在第二绝缘膜的表面与第一金属的下表面之间，
第四绝缘膜，覆盖第三绝缘膜的上表面和第一金属的表面，以及
第五绝缘膜，被设置在第四绝缘膜上并且阻塞开口，并且
第二低介电常数区域在堆叠方向上包括气隙，该气隙被设置在具有第一绝缘膜、第二绝缘膜、以及第三绝缘膜中的至少任一者的区域中。
(18)根据(17)的半导体器件，其中，包括在第二低介电常数区域中的气隙暴露第一绝缘膜的至少一部分。
(19)根据(18)的半导体器件，其中，包括在第二低介电常数区域中的气隙暴露设置在半导体层的表面上的第一绝缘膜。
(20)根据(19)的半导体器件，其中，包括在第二低介电常数区域中的气隙进一步暴露栅电极的至少一部分。
(21)根据(17)至(20)中任一项的半导体器件，其中，包括在第二低介电常数区域中的气隙被设置为：与被设置为从第四绝缘膜的上表面开始、至少穿透栅电极上的第三绝缘膜的开口连续。
(22)根据(21)的半导体器件，其中，第五绝缘膜覆盖包括在第二低介电常数区域中的气隙的侧表面或底表面的至少一部分。
(23)根据(17)至(22)中任一项的半导体器件，其中，在沿堆叠方向的一个截面上，设置有第二低介电常数区域的区域的宽度大于被设置在栅电极的表面上的第一绝缘膜的宽度。
(24)根据(17)至(23)中任一项的半导体器件，其中，
第五绝缘膜包含具有比包含在第三绝缘膜和第四绝缘膜中的材料低的介电常数的材料，并且
第二低介电常数区域包括填充有第五绝缘膜的区域。
(25)根据(1)至(24)中任一项的半导体器件，其中，
栅电极被设置为在平面内方向上沿一个方向延伸，并且
接触塞、第一金属、第一低介电常数区域、以及第二低介电常数区域被设置为在平面内方向上在与栅电极的延伸方向平行的方向上延伸。
(26)根据(25)的半导体器件，其中，第一低介电常数区域和第二低介电常数区域被设置为在平面内方向上在与栅电极的延伸方向相交的方向上延伸。
(27)根据(1)至(26)中任一项的半导体器件，其中，
栅电极包括沿同一方向延伸的多个指状部和连接多个指状部的连接部，
第一低介电常数区域被设置在指状部的上方或连接部的至少一部分的上方，以及
第二低介电常数区域被设置在指状部的侧壁上或连接部的至少一部分的侧壁上。
(28)根据(1)至(27)中任一项的半导体器件，其中，半导体器件在平面内方向上设置有：
器件区域，包括源极区域和漏极区域；以及布线区域，该布线区域包括多层布线部，并且通过器件隔离层与器件区域隔开，以及
第一低介电常数区域和第二低介电常数区域被设置在器件区域中。
(29)根据(28)的半导体器件，其中，半导体器件在平面内方向上设置有：
有源区域，包括器件区域和布线区域；以及
器件隔离区域，该器件隔离区域包括器件隔离层，并且设置在有源区域的外部，
栅触点，耦接到栅电极，该栅触点被设置在器件隔离区域的器件隔离层上，并且
第一低介电常数区域和第二低介电常数区域被设置为避开栅触点。
(30)根据(1)至(29)中任一项的半导体器件，其中，半导体器件被用作高频器件的场效应晶体管。
(31)一种半导体器件的制造方法，该方法包括：
在半导体层的上表面侧形成栅电极的步骤；
在半导体层中形成源极区域和漏极区域的步骤，在源极区域和漏极区域之间设置有栅电极；
在源极区域和漏极区域中的每一个上形成接触塞的步骤；
将第一金属堆叠在各个接触塞上的步骤；
形成第一低介电常数区域的步骤，该第一低介电常数区域处于在半导体层的平面内方向上位于第一金属之间并且在半导体层的堆叠方向上位于第一金属的下表面之下的至少任何区域中；并且
形成第二低介电常数区域的步骤，该第二低介电常数区域处于在平面内方向上位于接触塞和栅电极之间并且在堆叠方向上位于第一低介电常数区域之下的至少任何区域中，
其中，第二低介电常数区域形成在与形成第一低介电常数区域的平面区域至少部分不同的平面区域中。
本申请要求于2019年6月20日向日本专利局提交的日本优先权专利申请第2019-114339号的权益，其全部内容通过引用并入本文。
本领域技术人员应当理解，根据设计要求和其它因素，只要它们在所附权利要求或其等价物的范围内，就可以发生各种修改、组合、子组合、以及改变。

Claims (31)

1.一种半导体器件，包括：
栅电极；
半导体层，包括源极区域和漏极区域，在所述源极区域和所述漏极区域之间设置有所述栅电极；
接触塞，设置在所述源极区域和所述漏极区域中的每一个区域上；
第一金属，堆叠在各个所述接触塞上；
第一低介电常数区域，被设置于在所述半导体层的平面内方向上位于所述第一金属之间、并且在所述半导体层的堆叠方向上位于所述第一金属的下表面之下的至少任何区域中；以及
第二低介电常数区域，被设置于在所述平面内方向上位于所述接触塞和所述栅电极之间、并且在所述堆叠方向上位于所述第一低介电常数区域之下的至少任何区域中，
其中，所述第二低介电常数区域被设置在与设置有所述第一低介电常数区域的平面区域至少部分不同的平面区域中。
2.根据权利要求1所述的半导体器件，其中，所述第一低介电常数区域被设置为在所述堆叠方向上进一步延伸到位于所述第一金属的上表面和所述下表面之间的至少任何区域。
3.根据权利要求2所述的半导体器件，其中，所述第一低介电常数区域被设置为在所述堆叠方向上进一步延伸到位于所述第一金属的所述上表面上方的至少任何区域。
4.根据权利要求1所述的半导体器件，其中，所述第二低介电常数区域被设置为与所述第一低介电常数区域连续。
5.根据权利要求4所述的半导体器件，其中，
所述第一低介电常数区域和所述第二低介电常数区域各自包括气隙，并且
包括在所述第一低介电常数区域中的所述气隙和包括在所述第二低介电常数区域中的所述气隙被设置为彼此连续。
6.根据权利要求1所述的半导体器件，还包括：
一层或多层绝缘膜，被设置在所述半导体层上以覆盖所述栅电极；以及
开口，被设置在从所述一层或多层绝缘膜的上表面起的对应于所述栅电极的平面区域中，其中，
所述第一低介电常数区域被设置在所述开口内。
7.根据权利要求6所述的半导体器件，其中，所述一层或多层绝缘膜包括以不同蚀刻速率的材料分别形成的绝缘膜。
8.根据权利要求7所述的半导体器件，其中，
所述一层或多层绝缘膜包括：
第一绝缘膜，覆盖所述栅电极的表面和所述半导体层的表面，
第二绝缘膜，覆盖所述第一绝缘膜的表面，以及
第三绝缘膜，被设置在所述第二绝缘膜的表面与所述第一金属的所述下表面之间，并且
所述第一绝缘膜包含具有与所述第二绝缘膜的材料不同的蚀刻速率的材料。
9.根据权利要求8所述的半导体器件，其中，在沿所述堆叠方向的一个截面上，所述第一低介电常数区域的宽度小于被设置在所述栅电极的所述表面上的所述第一绝缘膜的宽度。
10.根据权利要求8所述的半导体器件，其中，所述开口被设置为至少穿透所述栅电极上的所述第三绝缘膜。
11.根据权利要求10所述的半导体器件，其中，所述开口被设置为进一步穿透所述栅电极上的所述第二绝缘膜、或者所述第二绝缘膜和所述第一绝缘膜。
12.根据权利要求10所述的半导体器件，其中，
所述一层或多层绝缘膜还包括覆盖所述第三绝缘膜的上表面和所述第一金属的表面的第四绝缘膜，并且
所述开口从所述第四绝缘膜的上表面开始设置。
13.根据权利要求12所述的半导体器件，其中，
所述一层或多层绝缘膜还包括被设置在所述第四绝缘膜上的第五绝缘膜，并且
所述第五绝缘膜阻塞所述开口的上部。
14.根据权利要求13所述的半导体器件，还包括被设置在所述第四绝缘膜和所述第五绝缘膜之间的第二金属，其中，
所述一层或多层绝缘膜还包括覆盖所述第四绝缘膜的上表面和所述第二金属的表面的第七绝缘膜，并且
所述开口从所述第七绝缘膜的上表面开始设置。
15.根据权利要求13所述的半导体器件，其中，所述第五绝缘膜覆盖所述开口的侧表面的至少一部分。
16.根据权利要求13所述的半导体器件，其中，
所述第五绝缘膜包含介电常数比包含在所述第三绝缘膜和所述第四绝缘膜中的材料的介电常数低的材料，并且
所述第一低介电常数区域包括用所述第五绝缘膜填充的所述开口的至少一部分。
17.根据权利要求6所述的半导体器件，其中，
所述一层或多层绝缘膜包括：
第一绝缘膜，覆盖所述栅电极的表面和所述半导体层的表面，
第二绝缘膜，覆盖所述第一绝缘膜的表面，
第三绝缘膜，被设置在所述第二绝缘膜的表面与所述第一金属的所述下表面之间，
第四绝缘膜，覆盖所述第三绝缘膜的上表面和所述第一金属的表面，以及
第五绝缘膜，被设置在所述第四绝缘膜上并且阻塞所述开口，并且
所述第二低介电常数区域在堆叠方向上包括气隙，所述气隙被设置在具有所述第一绝缘膜、所述第二绝缘膜、以及所述第三绝缘膜中的至少任一者的区域中。
18.根据权利要求17所述的半导体器件，其中，包括在所述第二低介电常数区域中的所述气隙暴露所述第一绝缘膜的至少一部分。
19.根据权利要求18所述的半导体器件，其中，包括在所述第二低介电常数区域中的所述气隙暴露设置在所述半导体层的表面上的所述第一绝缘膜。
20.根据权利要求19所述的半导体器件，其中，包括在所述第二低介电常数区域中的所述气隙进一步暴露所述栅电极的至少一部分。
21.根据权利要求17所述的半导体器件，其中，包括在所述第二低介电常数区域中的所述气隙被设置为：与被设置为从所述第四绝缘膜的上表面开始、至少穿透所述栅电极上的所述第三绝缘膜的所述开口连续。
22.根据权利要求21所述的半导体器件，其中，所述第五绝缘膜覆盖包括在所述第二低介电常数区域中的所述气隙的侧表面或底表面的至少一部分。
23.根据权利要求17所述的半导体器件，其中，在沿所述堆叠方向的一个截面上，设置有所述第二低介电常数区域的区域的宽度大于被设置在所述栅电极的所述表面上的所述第一绝缘膜的宽度。
24.根据权利要求17所述的半导体器件，其中，
所述第五绝缘膜包含介电常数比包含在所述第三绝缘膜和所述第四绝缘膜中的材料的介电常数低的材料，并且
所述第二低介电常数区域包括填充有所述第五绝缘膜的区域。
25.根据权利要求1所述的半导体器件，其中，
所述栅电极被设置为在所述平面内方向上沿一个方向延伸，并且
所述接触塞、所述第一金属、所述第一低介电常数区域和所述第二低介电常数区域被设置为在所述平面内方向上在与所述栅电极的延伸方向平行的方向上延伸。
26.根据权利要求25所述的半导体器件，其中，所述第一低介电常数区域和所述第二低介电常数区域被设置为在所述平面内方向上在与所述栅电极的所述延伸方向相交的方向上延伸。
27.根据权利要求1所述的半导体器件，其中，
所述栅电极包括沿同一方向延伸的多个指状部和连接多个所述指状部的连接部，
所述第一低介电常数区域被设置在所述指状部的上方或所述连接部的至少一部分的上方，以及
所述第二低介电常数区域被设置在所述指状部的侧壁上或所述连接部的至少一部分的侧壁上。
28.根据权利要求1所述的半导体器件，其中，
所述半导体器件在所述平面内方向上设置有：
器件区域，包括所述源极区域和所述漏极区域；以及
布线区域，所述布线区域包括多层布线部，并且通过器件隔离层与所述器件区域隔开，并且
所述第一低介电常数区域和所述第二低介电常数区域被设置在所述器件区域中。
29.根据权利要求28所述的半导体器件，其中，
所述半导体器件在所述平面内方向上设置有：
有源区域，包括所述器件区域和所述布线区域；以及
器件隔离区域，所述器件隔离区域包括所述器件隔离层并且设置在所述有源区域的外部，
栅触点，耦接到所述栅电极，所述栅触点被设置在所述器件隔离区域的所述器件隔离层上，并且
所述第一低介电常数区域和所述第二低介电常数区域被设置为避开所述栅触点。
30.根据权利要求1所述的半导体器件，其中，所述半导体器件用作高频器件的场效应晶体管。
31.一种半导体器件的制造方法，所述制造方法包括：
在半导体层的上表面侧形成栅电极的步骤；
在所述半导体层中形成源极区域和漏极区域的步骤，在所述源极区域和所述漏极区域之间设置有所述栅电极；
在所述源极区域和所述漏极区域中的每一个区域上形成接触塞的步骤；
将第一金属堆叠在各个所述接触塞上的步骤；
形成第一低介电常数区域的步骤，所述第一低介电常数区域处于在所述半导体层的平面内方向上位于所述第一金属之间、并且在所述半导体层的堆叠方向上位于所述第一金属的下表面之下的至少任何区域中；以及
形成第二低介电常数区域的步骤，所述第二低介电常数区域处于在所述平面内方向上位于所述接触塞和所述栅电极之间、并且在所述堆叠方向上位于所述第一低介电常数区域之下的至少任何区域中，
其中，所述第二低介电常数区域形成在与形成所述第一低介电常数区域的平面区域至少部分不同的平面区域中。
CN202080042916.7A 2019-06-20 2020-06-09 半导体器件及半导体器件的制造方法 Pending CN114026688A (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2019114339 2019-06-20
JP2019-114339 2019-06-20
PCT/JP2020/022738 WO2020255805A1 (ja) 2019-06-20 2020-06-09 半導体装置、及び半導体装置の製造方法

Publications (1)

Publication Number Publication Date
CN114026688A true CN114026688A (zh) 2022-02-08

Family

ID=74040785

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202080042916.7A Pending CN114026688A (zh) 2019-06-20 2020-06-09 半导体器件及半导体器件的制造方法

Country Status (6)

Country Link
US (1) US20220359706A1 (zh)
JP (1) JP7568621B2 (zh)
CN (1) CN114026688A (zh)
DE (1) DE112020002933T5 (zh)
TW (1) TW202101675A (zh)
WO (1) WO2020255805A1 (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20230411208A1 (en) * 2022-06-21 2023-12-21 Globalfoundries Singapore Pte. Ltd. Air gap with inverted t-shaped lower portion extending through at least one metal layer, and related method

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09283757A (ja) * 1996-04-19 1997-10-31 Hitachi Ltd 電界効果トランジスタおよびその製造方法ならびに半導体集積回路装置およびその製造方法
JP2001111051A (ja) * 1999-10-13 2001-04-20 Sony Corp 半導体装置及びその製造方法
JP2002359369A (ja) 2001-06-01 2002-12-13 Sony Corp 半導体装置の製造方法
JP6295802B2 (ja) * 2014-04-18 2018-03-20 ソニー株式会社 高周波デバイス用電界効果トランジスタおよびその製造方法、ならびに高周波デバイス
US10211146B2 (en) * 2016-05-12 2019-02-19 Globalfoundries Inc. Air gap over transistor gate and related method
US10157778B2 (en) * 2016-05-31 2018-12-18 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure and manufacturing method thereof
US20180366553A1 (en) * 2017-06-15 2018-12-20 Globalfoundries Inc. Methods of forming an air gap adjacent a gate structure of a finfet device and the resulting devices
JP7027874B2 (ja) 2017-12-21 2022-03-02 トヨタ自動車株式会社 燃料電池用セパレータ及びその製造方法

Also Published As

Publication number Publication date
US20220359706A1 (en) 2022-11-10
JPWO2020255805A1 (zh) 2020-12-24
JP7568621B2 (ja) 2024-10-16
TW202101675A (zh) 2021-01-01
WO2020255805A1 (ja) 2020-12-24
DE112020002933T5 (de) 2022-02-24

Similar Documents

Publication Publication Date Title
US11810861B2 (en) Field-effect transistor, method of manufacturing the same, and radio-frequency device
JP2015207640A5 (ja) 電界効果トランジスタおよびその製造方法、ならびに高周波デバイス
TWI754360B (zh) 半導體裝置及半導體裝置之製造方法
US11296023B2 (en) Semiconductor device and method of fabricating the same
EP4170720A1 (en) Semiconductor device
JP7568621B2 (ja) 半導体装置、及び半導体装置の製造方法
JP6717404B2 (ja) 電界効果トランジスタおよび無線通信装置
US11881529B2 (en) Semiconductor device and method of fabricating the same
JP6516029B2 (ja) 電界効果トランジスタおよび無線通信装置
JP6930635B2 (ja) 電界効果トランジスタおよび無線通信装置

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination