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CN113994432A - 快闪存储器块报废策略 - Google Patents

快闪存储器块报废策略 Download PDF

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CN113994432A
CN113994432A CN201880064373.1A CN201880064373A CN113994432A CN 113994432 A CN113994432 A CN 113994432A CN 201880064373 A CN201880064373 A CN 201880064373A CN 113994432 A CN113994432 A CN 113994432A
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CN
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CN201880064373.1A
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H·R·桑吉迪
G·卡列洛
何德平
S·A·斯多勒
D·巴蒂斯
P·汤姆森
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Micron Technology Inc
Original Assignee
Micron Technology Inc
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Abstract

本文中揭示用于快闪存储器块报废策略的装置及技术。在实例实施例中，响应于在第一存储器块中遇到超过第一错误阈值的读取错误而解除所述第一存储器块的使用状态。将可复原数据从所述第一存储器块复制到第二存储器块。在多次反复中的每一者期间，擦除并编程所述第一存储器块，且读取所述第一存储器块的每一页面。响应于所述页面在所述多次反复期间都未展现超过第二错误阈值的读取错误，使所述第一存储器块返回到使用状态。

Description

快闪存储器块报废策略
优先权申请案
本申请案主张2017年8月30日申请的序列号为15/690,903的美国申请案的优先权的权益，所述申请案的全部内容以引用的方式并入本文中。
背景技术
存储器装置通常提供为计算机或其它电子装置中的内部半导体集成电路。存在许多不同类型的存储器，包含易失性存储器及非易失性存储器。
易失性存储器需要电力来维持其数据，且其包含随机存取存储器(RAM)、动态随机存取存储器(DRAM)或同步动态随机存取存储器(SDRAM)等。
非易失性存储器可在未被供电时保存所存储数据，且其包含快闪存储器、只读存储器(ROM)、电可擦除可编程ROM(EEPROM)、静态RAM(SRAM)、可擦除可编程ROM(EPROM)、电阻可变存储器(例如相变随机存取存储器(PCRAM)、电阻式随机存取存储器(RRAM)、磁阻式随机存取存储器(MRAM))或3D XPointTM存储器等。
利用快闪存储器作为广泛范围的电子应用的非易失性存储器。快闪存储器装置通常包含允许高存储器密度、高可靠性及低功率消耗的一或多个群组的单晶体管浮动栅极或电荷捕捉存储器单元。
两种常见类型的快闪存储器阵列架构包含以布置相应的基本存储器单元配置的逻辑形式命名的NAND架构及NOR架构。存储器阵列的存储器单元通常布置成矩阵。在实例中，阵列的行中的每一浮动栅极存储器单元的栅极耦合到存取线(例如，字线)。在NOR架构中，阵列的列中的每一存储器单元的漏极耦合到数据线(例如，位线)。在NAND架构中，阵列的串中的每一存储器单元的漏极在一起串联耦合(源极到漏极)于源极线与位线之间。
通过解码器存取NOR及NAND架构半导体存储器阵列两者，解码器通过选择耦合到其栅极的字线而激活特定存储器单元。在NOR架构半导体存储器阵列中，选定存储器单元一旦经激活便将其数据值放置于位线上，而引起不同电流流动，这取决于特定单元编程的状态。在NAND架构半导体存储器阵列中，将高偏压电压施加到漏极侧选择门(SGD)线。在指定通过电压(例如，Vpass)驱动耦合到每一群组的未选定存储器单元的栅极的字线以将每一群组的未选定存储器单元操作为传递晶体管(例如，以不受其存储数据值限制的方式传递电流)。接着，电流通过每一串联耦合的群组从源极线流动到位线，其仅受每一群组的选定存储器单元限制，而将选定存储器单元的当前编码数据值放置于位线上。
NOR或NAND架构半导体存储器阵列中的每一快闪存储器单元可个别或共同编程到一个或若干编程状态。举例来说，单电平单元(SLC)可表示两个编程状态(例如，1或0)中的一者，其表示一个数据位。
然而，快闪存储器单元也可表示两个以上编程状态中的一者，这允许在不增加存储器单元的数目的情况下制造较高密度存储器，这是因为每一单元可表示一个以上二进制数字(例如，一个以上位)。此类单元可被称为多状态存储器单元、多数字单元或多电平单元(MLC)。在某些实例中，MLC可指代每单元可存储两个数据位(例如，四个编程状态中的一者)的存储器单元，三电平单元(TLC)可指代每单元可存储三个数据位(例如，八个编程状态中的一者)的存储器单元，且四电平单元(QLC)可每单元存储四个数据位。MLC在本文中在其更广泛内容背景中使用而可指代每单元可存储一个以上数据位(即，可表示两个以上编程状态)的任何存储器单元。
传统存储器阵列是布置于半导体衬底的表面上的二维(2D)结构。为增加给定面积的存储器容量且降低成本，已减小个别存储器单元的大小。然而，个别存储器单元的大小缩减及因此2D存储器阵列的存储器密度存在技术限制。作为响应，正在发展三维(3D)存储器结构(例如3D NAND架构半导体存储器装置)以进一步增加存储器密度且降低存储器成本。
此类3D NAND装置往往包含串联耦合(例如，漏极到源极)于靠近源极的一或多个源极侧选择门(SGS)与靠近位线的一或多个漏极侧选择门(SGD)之间的存储单元的串。在实例中，SGS或SGD可包含一或多个场效应晶体管(FET)或金属氧化物半导体(MOS)结构装置等。在一些实例中，串将垂直延伸通过含有相应字线的多个垂直间隔的层级。半导体结构(例如，多晶硅结构)可在串存储单元附近延伸以形成用于串的存储单元的沟道。在垂直串的实例中，多晶硅结构可呈垂直延伸支柱的形式。在一些实例中，串可“折叠”且因此相对于U形支柱布置。在其它实例中，多个垂直结构可彼此堆叠以形成存储单元串的堆叠阵列。
存储器阵列或装置可组合在一起以形成存储器系统的存储容量(storagevolume)，例如固态硬盘(SSD)、通用快闪存储(UFSTM)装置、多媒体卡(MMC)固态存储装置、嵌入式MMC装置(eMMCTM)等。可尤其使用SSD作为计算机的主存储装置，其在例如性能、大小、重量、坚固性、操作温度范围及功率消耗方面优于具有移动部分的传统硬盘驱动器。举例来说，SSD可具有减少的搜索时间、延时或与磁盘驱动器相关联的其它延迟(例如，机电延迟等)。SSD使用例如快闪存储器单元的非易失性存储器单元来免除内部电池供应需求，因这允许磁盘机更通用且更紧凑。
SSD可包含存储器装置的编号(包含裸片或逻辑单元的编号(例如，逻辑单元编号或LUN))，且其可包含执行操作存储器装置或与外部系统介接所需的逻辑功能的一或多个处理器或其它控制器。此类SSD可包含一或多个快闪存储器裸片，其上包含若干存储器阵列及外围电路。快闪存储器阵列可包含组织成若干物理页面的存储器单元的若干块。在许多实例中，SSD还将包含DRAM或SRAM(或其它形式的存储器裸片或其它存储器结构)。SSD可从主机接收与存储器操作(例如用以在存储器装置与主机之间传送数据(例如，用户数据及相关联完整性数据，例如错误数据及地址数据等)的读取或写入操作，或用以从存储器装置擦除数据的擦除操作)相关联的命令。
出于若干原因，快闪存储器装置可展现数据错误。举例来说，存储器单元可能未能在某一延长时段内(例如在暴露于高温时)保持其先前编程状态。这些类型的错误往往被称为“数据保持”错误，且区别于其它数据保持错误，其中若干编程/擦除(P/E)周期已超过某一预期最大值。在其它情况中，如果存储器单元的温度明显不同于在编程单元时单元的温度，那么可能错误读取所述存储器单元的状态。此类错误被称为“交叉温度”错误，其可能在编程周期期间的单元温度明显高于或低于后续读取周期期间的单元温度时发生。此类错误在例如在可涉及广泛的操作温度范围的移动及汽车应用中可能遇到的变化的且具挑战性的环境条件下可为普遍的。
在读取存储器单元时可产生其它错误，其可引起附近存储器单元的阈值电压偏移而可能影响读取所述附近单元的能力。因为快闪存储器装置的密度及速度已提高，此类“读取干扰”错误已变得更成问题。
上述错误以及本文中未明确论述的其它错误可被视为固有的，这是因为其通常因在使用存储器装置期间可预期的各种条件而发生。相比之下，其它存储器单元错误(例如在制造存储器装置期间发生的存储器单元缺陷)本质上更具意外性或为非固有的，且因此趋于比固有错误更永久。
附图说明
在不一定按比例绘制的图式中，相似数字可描述不同视图中的类似组件。具有不同字母下标的相似数字可表示类似组件的不同例子。图式大体上通过实例而非限制方式说明本文件中论述的各种实施例。
图1说明包含存储器装置的环境的实例。
图2到3说明3D NAND架构半导体存储器阵列的实例的示意图。
图4说明实例存储器模块的框图。
图5说明实施用于存储器阵列的块报废策略的实例方法的流程图。
图6说明在图5的实例块报废策略方法中测试存储器块的实例方法的流程图。
图7是说明可在其上实施一或多个实施例的机器的实例的框图。
具体实施方式
在下文中描述的至少一些实例实施例中，可测试存储器块以确定存储器块所展现的读取错误是具有暂时性还是更永久性质。如果存储器块中遇到的读取错误超过特定阈值或水平，那么可将来自所述存储器块的至少一些数据存储在别处，且可通过多次擦除、编程且读取所述存储器块而所述测试存储器块，以从源头上确定读取错误是更具暂时性(且因这可能在测试过程期间减轻)还是更具永久性。基于所述确定，存储器块可返回到使用状态或永久报废。在一些实例实施例中，并入于含有存储器块的存储器装置内的存储器控制器可执行这些操作，因而与采用存储器装置的主机装置相比，控制器可能经配置以对存储器装置的擦除、编程及读取过程的一或多个参数进行更多控制。
电子装置(例如移动电子装置(例如，智能电话、平板计算机等)、用于汽车应用中的电子装置(例如，汽车传感器、控制单元、驾驶辅助系统、乘客安全或舒适系统等)及因特网连接的电器或装置(例如，物联网(IoT)装置等))具有尤其取决于电子装置的类型、使用环境、性能预期等的变化的存储需求。
电子装置可分解成数个主要组件：处理器(例如，中央处理单元(CPU)或其它主处理器)；存储器(例如，一或多个易失性或非易失性随机存取存储器(RAM)存储器装置，例如动态RAM(DRAM)、移动或低功率双倍数据速率同步DRAM(DDR SDRAM)等)；及存储装置(例如，非易失性存储器(NVM)装置，例如快闪存储器、只读存储器(ROM)、SSD、MMC或其它存储卡结构或组合件等)。在某些实例中，电子装置可包含用户接口(例如，显示器、触摸屏、键盘、一或多个按钮等)、图形处理单元(GPU)、功率管理电路、基带处理器或一或多个收发器电路等。
图1说明包含经配置以经由通信接口通信的主机装置105及存储器装置110的环境100的实例。主机装置105或存储器装置110可包含于多种产品105(例如物联网(IoT)装置(例如，冰箱或其它电器、传感器、电机或致动器、移动通信装置、汽车、无人机等))中以支持产品105的处理、通信或控制。
存储器装置110包含存储器控制器115及包含例如若干个别存储器裸片的存储器阵列120(例如，三维(3D)NAND裸片堆叠)。在3D架构半导体存储器技术中，堆叠垂直结构而增加层级、物理页面的数目及因此存储器装置(例如，存储装置)的密度。在实例中，存储器装置110可为主机装置105的离散存储器或存储装置组件。在其它实例中，存储器装置110可为与主机装置105的一或多个其它组件堆叠或以其它方式包含在一起的集成电路(例如，系统单晶片(SOC)等)的部分。
可使用一或多个通信接口在存储器装置110与主机装置105的一或多个其它组件之间传送数据，所述一或多个通信接口例如串行高级技术附接(SATA)接口、外围组件互连快速(PCIe)接口、通用串行总线(USB)接口、通用快闪存储(UFS)接口、eMMCTM接口或一或多个其它连接器或接口。主机装置105可包含主机系统、电子装置、处理器、存储卡读取器或存储器装置110外部的一或多个其它电子装置。在一些实例中，主机105可为具有关于图5的机器500论述的组件的某一部分或全部所述组件的机器。
存储器控制器115可从主机105接收指令，且其可与存储器阵列通信以例如将数据传送到(例如，写入或擦除)存储器阵列的存储器单元、平面、子块、块或页面中的一或多者或从其传送(例如，读取)数据。存储器控制器115可尤其包含电路或固件，包含一或多个组件或集成电路。举例来说，存储器控制器115可包含经配置以控制跨存储器阵列120的存取且提供主机105与存储器装置110之间的转译层的一或多个存储器控制单元、电路或组件。存储器控制器115可包含用以将数据传送到存储器阵列120或从存储器阵列120传送数据的一或多个输入/输出(I/O)电路、线或接口。存储器控制器115可包含存储器管理器125及阵列控制器135。
存储器管理器125可尤其包含电路或固件，例如与各种存储器管理功能相关联的若干组件或集成电路。出于本描述的目的，将在NAND存储器的内容背景中描述实例存储器操作及管理功能。所属领域的技术人员将认识到其它形式的非易失性存储器可具有类似存储器操作或管理功能。此类NAND管理功能包含平均磨损(例如，废弃项目收集或回收)、错误检测或校正、块报废或一或多个其它存储器管理功能。存储器管理器125可将主机命令(例如，从主机接收的命令)剖析或格式化为装置命令(例如，与存储器阵列的操作相关联的命令等)，或产生用于阵列控制器135或存储器装置110的一或多个其它组件的装置命令(例如，以完成各种存储器管理功能)。
存储器管理器125可包含经配置以维持与存储器装置110的一或多个组件相关联的各种信息(例如，与耦合到存储器控制器115的存储器阵列或一或多个存储器单元相关联的各种信息)的一组管理表130。举例来说，管理表130可包含关于耦合到存储器控制器115的存储器单元的一或多个块的块年限、块擦除计数、错误历史或一或多个错误计数(例如，写入操作错误计数、读取位错误计数、读取操作错误计数、擦除错误计数等)的信息。在某些实例中，如果错误计数中的一或多者的所检测错误的数目超过阈值，那么位错误可被称为无法校正的位错误。管理表130可维持可校正或无法校正位错误的计数等。
阵列控制器135可尤其包含经配置以控制与将数据写入到耦合到存储器控制器115的存储器装置110的一或多个存储器单元、从所述一或多个存储器单元读取数据或擦除所述一或多个存储器单元相关联的存储器操作的电路或组件。存储器操作可基于例如从主机105接收或通过存储器管理器125(例如，结合平均磨损、错误检测或校正等)在内部产生的主机命令。
阵列控制器135可包含错误校正码(ECC)组件140，其可尤其包含ECC引擎或经配置以检测或校正与将数据写入到耦合到存储器控制器115的存储器装置110的一或多个存储器单元或从所述一或多个存储器单元读取数据相关联的错误的其它电路系统。存储器控制器115可经配置以主动检测并修复与数据的各种操作或存储相关联的错误发生(例如，位错误、操作错误等)，同时维持在主机105与存储器装置110之间传送的数据的完整性，或维持所存储数据的完整性(例如，使用冗余RAID存储等)，且可移除(例如，报废)失效存储器资源(例如，存储器单元、存储器阵列、页面、块等)以防止未来错误。
存储器阵列120可包含布置于例如若干装置、平面、子块、块或页面中的数个存储器单元。作为一个实例，48GB TLC NAND存储器装置可包含每页面18,592个字节(B)的数据(16,384+2208个字节)、每块1536个页面、每平面548个块及每装置4个或更多个平面。作为另一实例，32GB MLC存储器装置(其每单元存储两个数据位(即，4个可编程状态))可包含每页面18,592个字节(B)的数据(16,384+2208个字节)、每块1024个页面、每平面548个块及每装置4个平面，但具有对应TLC存储器装置的一半的所需写入时间及两倍的编程/擦除(P/E)周期。其它实例可包含其它数目或布置。在一些实例中，存储器装置或其部分可选择性地在SLC模式中或在所要MLC模式(例如TLC、QLC等)中操作。
在操作中，数据通常按页面写入到NAND存储器装置110或从其读取且按块擦除。然而，可根据需要对较大或较小存储器单元群组执行一或多个存储器操作(例如，读取、写入、擦除等)。NAND存储器装置110的数据传送大小通常被称为页面，而主机的数据传送大小通常被称为区段。
尽管数据页面可包含若干字节的用户数据(例如，包含若干数据区段的数据有效负载)及其对应元数据，但页面的大小往往仅指代用以存储用户数据的字节的数目。作为实例，具有4KB的页面大小的数据页面可包含4KB的用户数据(例如，假定512B的区段大小的8个区段)以及对应于用户数据的若干字节(例如，32B、54B、224B等)的元数据，例如完整性数据(例如，错误检测或校正码数据)、地址数据(例如，逻辑地址数据等)或与用户数据相关联的其它元数据。
不同类型的存储器单元或存储器阵列120可提供不同页面大小，或可需要与其相关联的不同数量的元数据。举例来说，不同存储器装置类型可具有不同位错误率，这可导致确保数据页面的完整性所必需的不同数量的元数据(例如，与具有较低位错误率的存储器装置相比，具有较高位错误率的存储器装置可需要更多字节的错误校正码数据)。作为实例，与对应单电平单元(SLC)NAND快闪装置相比，多电平单元(MLC)NAND快闪装置可具有较高位错误率。因而，与对应SLC装置相比，MLC装置可需要更多元数据字节用于错误数据。
图2说明3D NAND架构半导体存储器阵列200的实例示意图，其包含组织成块(例如，块A201A、块B 201B等)及子块(例如，子块A0 201A0、子块An 201An、子块B0 201B0、子块Bn201Bn等)的若干串存储器单元(例如，第一到第三A0存储器串205A0到207A0、第一到第三An存储器串205An到207An、第一到第三B0存储器串205B0到207B0、第一到第三Bn存储器串205Bn到207Bn等)。存储器阵列200表示通常将存在于块、装置或存储器装置的其它单元中的较大数目个类似结构的部分。
每一串存储器单元包含在Z方向上(源极到漏极)堆叠在源极线(SRC)235或源极侧选择门(SGS)(例如，第一到第三A0 SGS 231A0到233A0、第一到第三An SGS 231An到233An、第一到第三B0 SGS 231B0到233B0、第一到第三Bn SGS 231Bn到233Bn等)与漏极侧选择门(SGD)(例如，第一到第三A0 SGD 226A0到228A0、第一到第三An SGD 226An到228An、第一到第三B0SGD 226B0到228B0、第一到第三Bn SGD 226Bn到228Bn等)之间的电荷存储晶体管(例如，浮动栅极晶体管、电荷捕捉结构等)的若干层级。3D存储器阵列中的每一串存储器单元可沿X方向布置为数据线(例如，位线(BL)BL0到BL2 220到222)，且沿Y方向布置为物理页面。
在物理页面内，每一层级表示一行存储器单元，且每一串存储器单元表示列。子块可包含一或多个物理页面。块可包含若干子块(或物理页面)(例如，128个、256个、384个等)。尽管在本文中说明为具有两个块，每一块具有两个子块，每一子块具有单个物理页面，每一物理页面具有三串存储器单元，且每一串具有存储器单元的8个层级，但在其它实例中，存储器阵列200可包含更多或更少个块、子块、物理页面、存储器单元串、存储器单元或层级。举例来说，每一串存储器单元根据需要可包含更多或更少个层级(例如，16个、32个、64个、128个等)以及电荷存储晶体管(例如，选择门、数据线等)上方或下方的半导体材料的一或多个额外层级。作为实例，48GB TLC NAND存储器装置可包含每页面18,592个字节(B)的数据(16,384+2208个字节)、每块1536个页面、每平面548个块及每装置4个或更多个平面。
存储器阵列200中的每一存储器单元包含耦合到(例如，电性地或以其它方式可操作地连接到)存取线(例如，字线(WL)WL00到WL70 210A到217A、WL01到WL71 210B到217B等)的控制门(CG)，其根据需要共同耦合跨特定层级或层级的部分的控制门(CG)。可使用相应存取线来存取或控制3D存储器阵列中的特定层级及因此串中的特定存储器单元。可使用各种选择线来存取选择门群组。举例来说，可使用A0 SGD线SGDA0 225A0来存取第一到第三A0SGD 226A0到228A0，可使用An SGD线SGDAn 225An来存取第一到第三An SGD 226An到228An，可使用B0 SGD线SGDB0 225B0来存取第一到第三B0 SGD 226B0到228B0，且可使用Bn SGD线SGDBn225Bn来存取第一到第三Bn SGD 226Bn到228Bn。可使用栅极选择线SGS0 230A来存取第一到第三A0 SGS 231A0到233A0及第一到第三An SGS 231An到233An，且可使用栅极选择线SGS1230B来存取第一到第三B0 SGS 231B0到233B0及第一到第三Bn SGS 231Bn到233Bn。
在实例中，存储器阵列200可包含经配置以耦合阵列的相应层级的每一存储器单元的控制门(CG)或选择门(或CG或选择门的部分)的若干层级的半导体材料(例如，多晶硅等)。可使用位线(BL)及选择门等的组合来存取、选择或控制阵列中的特定串存储器单元，且可使用一或多个存取线(例如，字线)来存取、选择或控制特定串中的一或多个层级处的特定存储器单元。
图3说明NAND架构半导体存储器阵列300的部分的实例示意图，其包含布置成串(例如，第一到第三串305到307)及层级(例如，说明为相应字线(WL)WL0到WL7 310到317、漏极侧选择门(SGD)线325、源极侧选择门(SGS)线330等)的二维阵列的多个存储器单元302及感测放大器或装置360。举例来说，存储器阵列300可说明例如图2中说明的3D NAND架构半导体存储器装置的存储器单元的一个物理页面的部分的实例示意图。
每一串存储器单元使用相应源极侧选择门(SGS)(例如，第一到第三SGS 331到333)耦合到源极线(SRC)，且使用相应漏极侧选择门(SGD)(例如，第一到第三SGD 326到328)耦合到相应数据线(例如，第一到第三位线(BL)BL0到BL2 320到322)。尽管在图3的实例中说明为具有8个层级(例如，使用字线(WL)WL0到WL7 310到317)及三个数据线(BL0到BL2 326到328)，但其它实例可根据需要包含具有更多或更少个层级或数据线的存储器单元串。
在例如实例存储器阵列300的NAND架构半导体存储器阵列中，可通过感测与含有选定存储器单元302的特定数据线相关联的电流或电压变化而存取所述选定存储器单元的状态。可使用一或多个驱动器来存取(例如，通过控制电路、一或多个处理器、数字逻辑等)存储器阵列300。在实例中，一或多个驱动器可通过将特定电势驱动到一或多个数据线(例如，位线BL0到BL2)、存取线(例如，字线WL0到WL7)或选择门(这取决于期望对特定存储器单元或存储器单元组执行的操作的类型)而激活所述特定存储器单元或存储器单元组。
为将数据编程或写入到存储器单元，编程电压(Vpgm)(例如，一或多个编程脉冲等)可施加到选定字线(例如，WL4)因此施加到耦合到选定字线的每一存储器单元的控制门(例如，耦合到WL4的存储器单元的第一到第三控制门(CG)341到343)。编程脉冲可例如在15V或15V附近开始，且在某些实例中可在每一编程脉冲施加期间增大量值。在编程电压施加到选定字线时，电势(例如接地电势(例如，Vss))可施加到目标用于编程的存储器单元的数据线(例如，位线)及衬底(及因此源极与漏极之间的沟道)，而导致从沟道到目标存储器单元的浮动栅极的电荷转移(例如，直接注入或Fowler-Nordheim(FN)隧穿等)。
相比之下，通过电压(Vpass)可施加到具有目标非用于编程的存储器单元的一或多个字线，或抑制电压(例如，Vcc)可施加到具有目标非用于编程的存储器单元的数据线(例如，位线)，以例如抑制电荷从沟道转移到此类非目标存储器单元的浮动栅极。通过电压可为可变的，此例如取决于经施加通过电压与目标用于编程的字线的近接性。抑制电压可包含相对于接地电势(例如，Vss)的供应电压(Vcc)，例如来自外部源或供应器(例如，电池、AC转DC转换器等)的电压。
作为实例，如果编程电压(例如，15V或更大)施加到特定字线(例如WL4)，那么10V的通过电压可施加到一或多个其它字线(例如WL3、WL5等)以抑制非目标存储器单元的编程，或保存存储于目标非用于编程的此类存储器单元上的值。随着经施加编程电压与非目标存储器单元之间的距离的增加，避免编程非目标存储器单元所需的通过电压可降低。举例来说，在15V的编程电压施加到WL4时，10V的通过电压可施加到WL3及WL5，8V的通过电压可施加到WL2及WL6，7V的通过电压可施加到WL1及WL7等。在其它实例中，通过电压或字线的数目等可更高或更低、或更多或更少。
耦合到数据线(例如，第一、第二或第三位线(BL0到BL2)320到322)中的一或多者的感测放大器360可通过感测特定数据线上的电压或电流而检测相应数据线中的每一存储器单元的状态。
在施加一或多个编程脉冲(例如，Vpgm)之间，可执行验证操作以确定选定存储器单元是否已达到其预期编程状态。如果选定存储器单元已达到其预期编程状态，那么可抑制其进一步编程。如果选定存储器单元尚未达到其预期编程状态，那么可施加额外编程脉冲。如果选定存储器单元在特定数目个编程脉冲(例如，最大数目)之后尚未达到其预期编程状态，那么可将选定存储器单元或与此选定存储器单元相关联的串、块或页面标记为有缺陷。
为擦除存储器单元或存储器单元群组(例如，通常按块或子块执行擦除)，擦除电压(Vers)(例如，通常为Vpgm)可施加到目标用于擦除的存储器单元的衬底(及因此源极与漏极之间的沟道)(例如，使用一或多个位线、选择门等)，同时目标存储器单元的字线保持在例如接地电势(例如，Vss)的电势，而导致从目标存储器单元的浮动栅极到沟道的电荷转移(例如，直接注入或Fowler-Nordheim(FN)隧穿等)。
图4说明存储器装置400的实例框图，其包含具有多个存储器单元404的存储器阵列402及提供与存储器阵列402的通信或对存储器阵列402执行一或多个存储器操作的一或多个电路或组件。存储器装置400可包含行解码器412、列解码器414、感测放大器420、页面缓冲器422、选择器424、输入/输出(I/O)电路426及存储器控制单元430。
存储器阵列402的存储器单元404可布置成块，例如第一及第二块402A、402B。每一块可包含子块。举例来说，第一块402A可包含第一及第二子块402A0、402An，且第二块402B可包含第一及第二子块402B0、402Bn。每一子块可包含若干物理页面，每一页面包含若干存储器单元404。尽管在本文中说明为具有两个块，每一块具有两个子块，且每一子块具有若干存储器单元404，但在其它实例中，存储器阵列402可包含更多或更少个块、子块、存储器单元等。在其它实例中，存储器单元404可布置成若干行、列、页面、子块、块等，且使用例如存取线406、第一数据线410或一或多个选择门、源极线等进行存取。
存储器控制单元430可根据在控制线432上接收的一或多个信号或指令(包含例如指示所要操作(例如，写入、读取、擦除等)的一或多个时钟信号或控制信号)或在一或多个地址线416上接收的地址信号(A0到AX)来控制存储器装置400的存储器操作。存储器装置400外部的一或多个装置可控制控制线432上的控制信号或地址线416上的地址信号的值。存储器装置400外部的装置的实例可包含(但不限于)主机、存储器控制器、处理器或图4中未说明的一或多个电路或组件。
存储器装置400可使用存取线406及第一数据线410来将数据传送到(例如，写入或擦除)存储器单元404中的一或多者或从存储器单元404中的一或多者传送(例如，读取)数据。行解码器412及列解码器414可从地址线416接收地址信号(A0到AX)且对其进行解码，可确定待存取哪些存储器单元404，且可将信号提供到存取线406(例如，多个字线(WL0到WLm)中的一或多者)或第一数据线410(例如，多个位线(BL0到BLn)中的一或多者)中的一或多者，例如上文描述。
存储器装置400可包含感测电路，例如感测放大器420，其经配置以使用第一数据线410确定(例如，读取)存储器单元404上的数据的值，或确定待写入到存储器单元404的数据的值。举例来说，在选定串的存储器单元404中，感测放大器420中的一或多者可响应于在存储器阵列402中流动通过选定串而到数据线410的读取电流而读取选定存储器单元404中的逻辑电平。
存储器装置400外部的一或多个装置可使用I/O线(DQ0到DQN)408、地址线416(A0到AX)或控制线432与存储器装置400通信。输入/输出(I/O)电路426可根据例如控制线432及地址线416而使用I/O线408将数据的值传送进入或离开存储器装置400，例如进入或离开页面缓冲器422或存储器阵列402。页面缓冲器422可在将数据编程到存储器阵列402的相关部分中之前存储从存储器装置400外部的一或多个装置接收的数据，或可在将数据传输到存储器装置400外部的一或多个装置之前存储从存储器阵列402读取的数据。
列解码器414可接收地址信号(A0到AX)且将其解码成一或多个列选择信号(CSEL1到CSELn)。选择器424(例如，选择电路)可接收列选择信号(CSEL1到CSELn)且在页面缓冲器422中选择表示待从存储器单元404读取或编程到存储器单元404中的数据的值的数据。可使用第二数据线418在页面缓冲器422与I/O电路426之间传送选定数据。
存储器控制单元430可从外部源或供应器(例如，内部或外部电池、AC转DC转换器等)接收正及负供应信号，例如供应电压(Vcc)434及负供应(Vss)436(例如，接地电势)。在某些实例中，存储器控制单元430可包含用以在内部提供正或负供应信号的调节器428。
图5说明实施用于存储器阵列(例如，存储器阵列120)的块报废策略的实例方法500的流程图。在下文描述的实例实施例中，存储器阵列120是NAND快闪存储器阵列，如上文详细论述。然而，方法500以及下文描述的其它方法可应用于其它存储器阵列、装置或系统。
在其中使用NAND快闪存储器阵列的实例实施例中，方法500可由存储器控制器115通过在存储器装置110的存储器管理器125及阵列控制器135中的任一者或两者中执行的操作执行，及/或由存储器装置400的存储器控制单元430执行。除本文中明确描述的模块或结构以外的其它模块或结构可执行方法500及下文在其它实例实施例中描述的其它方法。
在方法500的实例实施例中，读取第一存储器块(例如，存储器块201、402)(操作502)，且关于是否遇到超过第一错误阈值的一或多个读取错误进行确定(操作504)。在一些实例实施例中，通过存储器控制器115从主机105接收的读取命令(或类似命令)起始操作502。在其它实例实施例中，可通过存储器控制器115或存储器装置(例如，存储器装置110、400)内的另一单元起始操作502。举例来说，存储器控制器115可执行操作502作为存储器“清理(scrubbing)”过程的部分，其中存储器控制器115可读取先前写入的存储器块以确定在所述存储器块中发现的读取错误是否超过某一阈值，且如果如此，那么可擦除并重写所述存储器块以减少在后续读取操作期间遇到的读取错误的数目。在一些实例实施例中，存储器控制器115可执行一或多个错误处置技术(例如改变第一存储器块的一或多个存储器单元的读取电压(例如，控制门(CG)电压)，多次重试读取操作及类似者)以复原数据。
也在方法500中，如果读取错误的数目未超过第一错误阈值，那么可免除方法500的剩余操作，这是因为第一存储器块可被视为具有可接受数目个读取错误。如果反之，读取错误的数目超过第一错误阈值，那么继续进行对第一存储器块的处理，如下文描述。在实例实施例中，第一错误阈值是存储器块中的全部错误可校正的错误阈值或水平。在另一实例实施例中，第一错误阈值是第一存储器块中的错误中的至少一者无法校正的错误阈值或水平。在实例实施例中，可使用阵列控制器135的ECC组件140来确定第一存储器块中的读取错误是可校正还是无法校正，如上文论述。
假定读取错误的数目超过第一错误阈值，那么存储器控制器115可(例如，使用存储器管理器125)将可复原(例如，可校正)的数据从第一存储器块复制到第二存储器块(例如，存储器块201、402)(操作506)。举例来说，如果第一存储器块的全部数据可校正，那么可将全部数据复制到第二存储器块。如果少于第一存储器块的全部数据可校正，那么可仅将可校正的数据的部分(例如，少于第一存储器块的全部页面中的数据)复制到第二存储器块。在其它实例实施例中，可将第一存储器块的全部数据复制到第二存储器块，即使一些数据无法校正。在一些实例实施例中，可通过存储器管理器135的管理表130跟踪此信息。
在实例实施例中，存储器管理器125可在将可复原数据从第一存储器块复制到第二存储器块之前从存储器块的“自由集区”(例如，当前未指派以由主机105存取的存储器块集区或群组)检索第二存储器块。也在实例实施例中，存储器管理器125可暂时或临时报废第一存储器块，或以其它方式将其解除使用状态(操作508)，因此防止通过主机105存取第一存储器块。
在从第一存储器块复制可复原数据(操作506)且解除第一存储器块(操作508)的使用状态之后，阵列控制器135可反复测试第一存储器块(操作510)以确定是否应报废第一存储器块(操作512)。在下文更详细描述的实例实施例中，阵列控制器135可在测试期间确定第一存储器块的页面中的任一者是否展现超过第二错误阈值的若干读取错误(操作512)。图3中描绘第一存储器块的页面的至少一部分的实例，如上文描述。下文结合图6描述反复测试第一存储器块的一些实例实施例。在实例实施例中，第二错误阈值可为全部读取错误可校正的错误阈值。在各种实例实施例中，第二错误阈值可与第一错误阈值相同或不同。
如果第一存储器块的页面都未展现超过第二错误阈值的若干读取错误，那么存储器控制器115可(例如，使用存储器管理器125)例如通过使第一存储器块返回到自由集区514而使存储器块可供使用(操作514)。如果反之，第一存储器块的页面中的一或多者展现超过第二错误阈值的若干读取错误，那么存储器控制器115可永久报废第一存储器块(操作516)，因此防止通过主机105使用第一存储器块。
虽然图5中以特定顺序呈现操作502到516，但操作502到516的其它执行顺序可为可能的，包含同时、并行或重叠执行操作502到516中的两者或更多者。举例来说，将数据从第一存储器块复制到第二存储器块(操作506)可发生在解除第一存储器块(操作508)的使用状态之后或与其同时发生。
在实例实施例中，图5的操作506到516可执行为背景操作，或在存储器装置110正在期间存储器装置110未处理来自主机105的对存储器阵列120的存取请求的背景模式中操作时执行。举例来说，在其中存储器装置110支持eMMCTM标准的实例实施例中，操作506到516可作为背景操作执行(BKOPS)。
图6说明在图5的实例块报废策略方法500中测试存储器块的实例方法600的流程图。在实例实施例中，图6的操作602到614用作反复测试第一存储器块(例如，存储器块201、402)的实例(图5的操作510)。
在方法600中，在一或多次反复中的每一者开始时，存储器控制器115可(例如，经由阵列控制器135)引起擦除第一存储器块(操作602)且接着编程或写入第一存储器块(操作604)。在一些实例实施例中，作为单个块层级擦除来完成擦除第一存储器块。也在实例实施例中，虽然第一存储器块的每一字节、字或其它可单独定址的位置可携载个别数据，但实际写入操作可在逐页面基础上或甚至在整个块基础上发生。在其它实例实施例中，写入数据可按第一存储器块的其它增量发生。如上文指示，写入第一存储器块的页面还可包含：写入ECC数据以有利于对与所述页面相关联的位错误的读取及相关联校正。
在实例实施例中，写入到第一存储器块的每一页面的数据可采取任何数目个形式。举例来说，由于数据的擦除可导致将数据全部读取为1，因此写入到每一页面的数据可全部为0、交替1与0、或任何其它型样。此外，在一些实例实施例中，写入到每一页面的数据可随反复而变化。
在每一次反复期间，在编程第一存储器块604(操作604)之后，阵列控制器135可第一存储器块的每一页面(操作606)，且可采用由所述页面存储的ECC码来校正读取数据中的位错误(例如，使用ECC组件140)。在一个实例实施例中，可使用通常预期提供显著电压阈值边限(margin)以呈现最低原始位错误率(RBER)的标称或默认读取电压(例如，控制门(CG)电压)读取页面一次。在其它实例实施例中，页面可采用增强读取模式，在此期间可使用一或多个不同读取电压在每一次反复期间读取每一页面一或多次。举例来说，可各自使用关于某一标称或默认读取电压电平的不同读取电压读取页面多次，使得可在确定是应报废还是保留第一存储器块时使用提供最大读取窗预算(read window budget，RWB)及因此最低RBER的特定读取电压。
基于每一页面的读取，存储器控制器115可通过阵列控制器135及ECC组件140确定每一页面的读取错误是否超过第二错误阈值(操作608)。在其中在反复期间仅读取每一页面一次的实例实施例中，存储器控制器115可在所述单个读取操作期间确定页面的读取错误在所述单个读取操作期间超过第二错误阈值。在其中例如通过使用一或多个读取电压读取每一页面多次的实例实施例中，如果在特定反复期间针对每一读取操作超过第二错误阈值，那么存储器控制器115可确定页面的读取错误超过第二错误阈值。此实例可有助于防止存储器块的过度报废(有时称为“过度杀伤”)，其不必要地限制可供主机105使用的存储器块的数目。在其它实例中，如果在特定反复期间的至少某最小数目个(例如一个、两个等等)读取操作期间超过第二错误阈值，那么存储器控制器115可确定页面的读取错误超过第二错误阈值。
基于在当前反复期间确定第一存储器块的至少一个页面含有超过第二错误阈值的读取错误，存储器控制器115可确定应永久报废第一存储器块(操作610)且继续进行到图5的操作512。否则，基于确定第一存储器块的页面都不含有超过第二错误阈值的读取错误，存储器控制器115可接着确定是否应执行任何更多反复(操作612)。如果如此，那么存储器控制器115可继续进行擦除(操作602)及编程(操作604)第一存储器块，且如上文描述那样继续。否则，如果不应执行更多反复，那么存储器控制器115可确定第一存储器块准备好可供使用(操作614)。在一些实例实施例中，在继续进行到图5的方法500的操作512之前，存储器控制器115还可再一次擦除第一存储器块。可在图6的方法600中采用任何数目次反复(例如，一次、两次、五次、十次等)。
因此，通过采用上文描述的至少一些实例实施例，可例如在背景操作模式期间解除使用状态(至少暂时)展现特定水平的读取错误的存储器块并对其进行测试。基于所述测试，可关于读取错误是否更可能为非固有的(且因此不太可能得以补救)或固有的(且因此不代表永久或慢性故障模式)进行确定。对应地，可恢复主要具有固有错误的存储器块(例如，经由擦除)且使其返回到主动使用状态，而可永久报废主要具有非固有错误的存储器块以提高存储器装置110的整体RBER及性能水平。此类实例实施例可通过区分可能为特定操作环境的暂时结果的读取错误与可能更慢性的读取错误而尤其有益于在例如移动及汽车应用中所通常遇到的严苛环境条件中采用的存储器装置。
图7说明实例机器700的框图，可在实例机器700上执行本文中论述的技术(例如，方法论)的任一或多者。在替代实施例中，机器700可操作为独立装置或可连接(例如，网络化)到其它机器。在网络部署中，机器700可在服务器-用户端网络环境中以服务器机器、用户端机器或所述两者的能力操作。在实例中，机器700可充当对等(P2P)(或其它分布式)网络环境中的同级机器。机器700可为个人计算机(PC)、平板PC、机上盒(STB)、个人数字助理(PDA)、移动电话、网络器具、IoT装置、汽车系统或能够执行指定由所述机器采取的动作的指令(循序或以其它方式)的任何机器。此外，虽然仅说明单个机器，但术语“机器”还应被视为包含个别或联合执行指令集(或多个指令集)以执行本文中论述的方法论中的任一或多者的任何机器集合，例如云端运算、软件即服务(SaaS)、其它计算机集群配置。
如本文中描述的实例可包含逻辑、组件、装置、封装或机构或可由其操作。电路系统是在包含硬件(例如，简单电路、门、逻辑等)的有形物理中实施的电路集合(例如，集)。电路系统隶属性可随时间及基本硬件可变性而随机应变。电路系统包含可在操作时单独或组合执行特定任务的部件。在实例中，电路系统的硬件可不变地设计以实行特定操作(例如，硬接线)。在实例中，电路系统的硬件可包含可变连接的物理组件(例如，执行单元、晶体管、简单电路等)，其包含经物理修改(例如，磁性地、电性地、不变集中粒子的可移动放置等)以编码特定操作的指令的计算机可读媒体。在连接物理组件时，硬件组成的基本电性质例如从绝缘体变成导体，或反之亦然。指令使参与硬件(例如，执行单元或载入机构)能够经由可变连接在硬件中建立电路系统的部件，以在操作时实行特定任务的部分。因此，计算机可读媒体在装置操作时通信耦合到电路系统的其它组件。在实例中，物理组件中的任一者可用于一个以上电路系统的一个以上部件中。举例来说，在操作下，执行单元可在一个时间点用于第一电路的第一电路中且由第一电路中的第二电路再使用，或在不同时间由第二电路中的第三电路再使用。
机器(例如，计算机系统)700可包含硬件处理器702(例如，中央处理单元(CPU)、图形处理单元(GPU)、硬件处理器核心或其任何组合)、主存储器704及静态存储器706，一些或全部其可经由互连(例如，总线)708彼此通信。机器700可进一步包含显示单元710、字母数字输入装置712(例如，键盘)及用户接口(UI)导航装置714(例如，鼠标)。在实例中，显示单元710、输入装置712及UI导航装置714可为触摸屏显示器。机器700可额外地包含存储装置(例如，驱动单元)716、信号产生装置718(例如，扬声器)、网络接口装置720及一或多个传感器716，例如全球定位系统(GPS)传感器、罗盘、加速度计或其它传感器。机器700可包含输出控制器728(例如串行(例如，通用串行总线(USB)、平行或其它有线或无线(例如，红外线(IR)、近场通信(NFC)等))连接)以与一或多个外围装置(例如，打印机、读卡器等)通信或对其进行控制。
存储装置716可包含机器可读媒体722，其上存储具体实施本文中描述的技术或功能中的任一或多者或由其利用的一或多组数据结构或指令724(例如，软件)。指令724在由机器700执行期间还可完全或至少部分驻留在主存储器704内、静态存储器706内或硬件处理器702内。在实例中，硬件处理器702、主存储器704、静态存储器706或存储装置716中的一者或任何组合可构成机器可读媒体722。
虽然将机器可读媒体722说明为单个媒体，但术语“机器可读媒体”可包含经配置以存储一或多个指令724的单个媒体或多个媒体(例如，集中式或分布式数据库或相关联高速缓存及服务器)。
术语“机器可读媒体”可包含能够存储、编码或携载指令以由机器700执行且引起机器700执行本发明的技术中的任一或多者，或能够存储、编码或携载由此类指令使用或与此类指令相关联的数据结构的任何媒体。非限制性机器可读媒体实例可包含固态存储器以及光学及磁性媒体。在实例中，集中机器可读媒体包括具有具不变(例如，静止)质量的多个粒子的机器可读媒体。因此，集中机器可读媒体并非暂时传播信号。集中机器可读媒体的特定实例可包含：非易失性存储器，例如半导体存储器装置(例如，电可编程只读存储器(EPROM)、电可擦除可编程只读存储器(EEPROM))及快闪存储器装置；磁盘，例如内部硬盘及可抽换式磁盘；磁光盘；及CD-ROM及DVD-ROM磁盘。
指令724(例如，软件、程序、操作系统(OS)等)或其它数据存储于存储装置721上，其可由存储器704存取以由处理器702使用。存储器704(例如，DRAM)通常为快速的但易失性的，且因此为与存储装置721(例如，SSD)不同的存储类型，存储装置721适于长期存储，包含在处于“关断”状态时。由用户或机器700使用的指令724或数据通常载入于存储器704中以由处理器702使用。当存储器704已满时，可分配来自存储装置721的虚拟空间以补充存储器704；然而，因为存储装置721通常比存储器704慢，且写入速度通常不及读取速度的一半，所以归因于存储装置延时，使用虚拟存储器可极大地降低用户体验(与存储器704(例如，DRAM)相反)。此外，使用存储装置721用于虚拟存储器可极大地减少存储装置721的可用寿命。
与虚拟存储器相反，虚拟存储器压缩(例如，
Figure BDA0002435504060000171
核心特征“ZRAM”)使用存储器的部分作为压缩块存储器以避免对存储装置721的分页。分页发生在压缩块中，直到有必要将此数据写入到存储装置721。虚拟存储器压缩增加存储器704的可用大小，同时减少存储装置721上的耗损。
针对移动电子装置或移动存储器优化的存储装置传统上包含MMC固态存储装置(例如，微安全数字(microSDTM)卡等)。MMC装置包含与主机装置的若干平行接口(例如，8位平行接口)，且通常为可移除且与主机装置分离的组件。相比之下，eMMCTM装置附接到电路板且被视为主机装置的组件，其读取速度可与基于串行ATATM(串行AT(高级技术)附接或SATA)的SSD装置媲美。然而，对移动装置性能的需求持续增长，例如完全啓用虚拟或扩增实境装置、利用不断增长的网络速度等。响应于此需求，存储装置已从平行通信接口转变为串行通信接口。包含控制器及固件的通用快闪存储(UFS)装置使用具有专用读取/写入路径的低电压差分信令(LVDS)串行接口来与主机装置通信，从而进一步推进较大读取/写入速度。
进一步可经由网络接口装置720利用若干传送协议(例如，帧中继、因特网协议(IP)、传输控制协议(TCP)、用户数据报协议(UDP)、超文本传送协议(HTTP)等)中的任一者使用传输媒体经由通信网络726传输或接收指令724。实例通信网络可包含局域网络(LAN)、广域网络(WAN)、分组数据网络(例如，因特网)、移动电话网络(例如，蜂窝式网络)、简易老式电话(POTS)网络及无线数据网络(例如，称为
Figure BDA0002435504060000173
的电气与电子工程师协会(IEEE)802.11系列标准、称为
Figure BDA0002435504060000172
的IEEE 802.16系列标准)、IEEE 802.15.4系列标准、对等(P2P)网络等。在实例中，网络接口装置720可包含一或多个物理插口(例如，乙太网、同轴或电话插口)或一或多个天线以连接到通信网络726。在实例中，网络接口装置720可包含多个天线以使用单输入多输出(SIMO)、多输入多输出(MIMO)或多输入单输出(MISO)技术中的至少一者来无线通信。术语“传输媒体”应被视为包含任何无形媒体，其能够存储、编码或携载用于由机器700执行的指令，且包含数字或类比通信信号或其它无形媒体以有利于此软件的通信。
上文具体实施方式包含对附图的参考，附图形成具体实施方式的部分。图式通过说明展示其中可实践本发明的特定实施例。这些实施例在本文中还称为“实例”。此类实例可包含除所展示或描述的元件以外的元件。然而，本发明者还预期其中仅提供所展示或描述的所述元件的实例。此外，本发明者还预期使用关于特定实例(或其一或多个方面)或关于本文中展示或描述的其它实例(或其一或多个方面)展示或描述的所述元件(或其一或多个方面)的任何组合或排列的实例。
在本文件中，独立于“至少一个”或“一或多个”的任何其它例子或使用，如专利文件中常见的术语“(a)”或“一个(an)”用以包含一个或一个以上。在本文件中，使用术语“或”来指代非排他性或，使得“A或B”可包含“A但非B”、“B但非A”及“A及B”，除非另有指示。在所附权利要求书中，使用术语“包含”及“其中”作为相应术语“包括”及“其中”的简明英语等效物。此外，在所附权利要求书中，术语“包含”及“包括”是开放式的，即，包含除在权利要求中的此术语之后列出的元件以外的元件的系统、装置、物品或过程仍被视为在所述权利要求的范围内。此外，在所附权利要求书中，术语“第一”、“第二”及“第三”等仅用作标签，且并不希望对其目标强加数字要求。
在各种实例中，本文中描述的组件、控制器、处理器、单元、引擎或表可尤其包含存储于物理装置上的物理电路或固件。如本文中使用，“处理器”意味着任何类型的运算电路，例如但不限于微处理器、微控制器、图形处理器、数字信号处理器(DSP)或任何其它类型的处理器或处理电路，包含处理器群组或多核装置。
如本文件中使用的术语“水平”定义为平行于例如下伏于晶片或裸片的衬底的常规平面或表面的平面，而不管衬底在任何时间点的实际定向。术语“垂直”指代正交于如上文定义的水平的方向。例如“在…上”、“在…上方”及“在…下方”的介词涉及在衬底的顶表面或暴露表面上的常规平面或表面定义，而不管衬底的定向；且同时“在…上”希望表明一个结构相对于其位于其“上”的另一结构的直接接触(在缺少相反的明确指示的情况下)；术语“在…上方”及“在…下方”明确希望识别结构(或层、特征等)的相对放置，其明确包含但不限于所识别结构之间的直接接触，除非如此明确识别。类似地，术语“在…上方”及“在…下方”不限于水平定向，这是因为如果结构在某一时间点是所论述的构造的最外部分，那么所述结构可在参考结构“上方”，即使此结构相对于参考结构垂直延伸而非呈水平定向。
在本文中使用术语“晶片”及“衬底”以大体上指代在其上形成集成电路的任何结构，且还指代在集成电路制作的各个阶段期间的此类结构。因此，不应以限制意义理解以下具体实施方式，且仅通过所附权利要求书连同此权利要求书所授权的等效物的全范围定义各种实施例的范围。
根据本发明且在本文中描述的各种实施例包含利用存储器单元的垂直结构(例如，存储器单元的NAND串)的存储器。如本文中使用，方向形容词将被视为相对于在其上形成存储器单元的衬底的表面(即，垂直结构将被视为延伸远离衬底表面，垂直结构的底端将被视为最接近衬底表面的端且垂直结构的顶端将被视为最远离衬底表面的端)。
如本文中使用，例如水平、垂直、法向、平行、正交等的方向形容词可指代相对定向，且不希望要求严格遵守特定几何性质，除非另有指明。举例来说，如本文中使用，垂直结构无需严格正交于衬底的表面，而是可代替性地大致正交于衬底的表面，且可与衬底的表面形成锐角(例如，介于60度与120度之间等)。
在本文中描述的一些实施例中，不同掺杂配置可应用于源极侧选择门(SGS)、控制门(CG)及漏极侧选择门(SGD)，其中的每一者在此实例中可由多晶硅形成或至少包含多晶硅，结果使得这些层级(例如，多晶硅等)可在暴露于蚀刻溶液时具有不同蚀刻速率。举例来说，在于3D半导体装置中形成单片支柱的过程中，SGS及CG可形成凹部，而SGD可保持较少凹入或甚至不凹入。因此，这些掺杂配置可通过使用蚀刻溶液(例如，氢氧化四甲基铵(TMCH))而实现选择性地蚀刻到3D半导体装置中的不同层级(例如，SGS、CG及SGD)中。
如本文中使用，操作存储器单元包含从存储器单元读取、写入到存储器单元或擦除存储器单元。将存储器单元置于预期状态的操作在本文中被称为“编程”，且可包含写入到存储器单元或从存储器单元擦除两者(例如，存储器单元可经编程到擦除状态)。
根据本发明的一或多个实施例，定位于存储器装置内部或外部的存储器控制器(例如，处理器、控制器、固件等)能够确定(例如，选择、设置、调整、运算、改变、清除、传达、调适、导出、定义、利用、修改、应用等)一定数量的耗损周期或耗损状态(例如，记录耗损周期、在存储器装置的操作发生时对其进行计数、跟踪其起始的存储器装置的操作、评估对应于耗损状态的存储器装置特性等)。
根据本发明的一或多个实施例，存储器存取装置可经配置以运用每一存储器操作提供耗损周期信息到存储器装置。存储器装置控制电路系统(例如，控制逻辑)可经编程以补偿对应于耗损周期信息的存储器装置性能变化。存储器装置可接收耗损周期信息且响应于耗损周期信息而确定一或多个操作参数(例如，值、特性)。
将了解，当元件被称为“在另一元件上”、“连接到另一元件”或“与另一元件耦合”时，其可直接在另一元件上、与另一元件连接或耦合或可存在中介元件。相比之下，当元件被称为“直接在另一元件上”、“直接连接到另一元件”或“直接与另一元件耦合”时，不存在中介元件或层。如果两个元件在图式中被展示为具有连接其线，那么两个元件可经耦合或直接耦合，除非另有指示。
本文中描述的方法实例可至少部分为机器或计算机实施。一些实例可包含用指令编码的计算机可读媒体或机器可读媒体，所述指令可操作以配置电子装置以执行如上文实例中描述的方法。此类方法的实施方案可包含码，例如微码、汇编语言码、较高级语言码或类似者。此码可包含用于执行各种方法的计算机可读指令。码可形成计算机程序产品的部分。此外，码可例如在执行期间或在其它时间有形地存储于一或多个易失性或非易失性有形计算机可读媒体上。这些有形计算机可读媒体的实例可包含但不限于硬盘、可抽换式磁盘、可抽换式光盘(例如，光盘及数字视频光盘)、卡式磁带、存储卡或棒、随机存取存储器(RAM)、只读存储器(ROM)、固态磁盘(SSD)、通用快闪存储(UFS)装置、嵌入式MMC(eMMC)装置及类似者。
实例1是一种用于实施用于快闪存储器阵列的存储器块报废策略的方法，所述方法包括：响应于在所述快闪存储器阵列的第一存储器块中遇到超过第一错误阈值的读取错误：临时解除所述第一存储器块的使用状态，所述第一存储器块包括多个存储器页面；将所述第一存储器块的可复原数据复制到所述快闪存储器阵列的第二存储器块；在解除所述第一存储器块的使用状态且将所述第一存储器块的所述可复原数据复制到所述第二存储器块之后，在多次反复中的每一者期间：擦除所述第一存储器块；在所述擦除所述第一存储器块之后编程所述第一存储器块；在所述编程所述第一存储器块之后读取所述第一存储器块的所述多个存储器页面；且在所述读取所述多个存储器页面期间确定所述多个存储器页面中的至少一者是否展现超过第二错误阈值的读取错误；及响应于在所述多次反复期间所述多个存储器页面在所述多个存储器页面的所述读取期间都未展现超过所述第二错误阈值的读取错误而使所述第一存储器块返回到使用状态。
在实例2中，实例1的标的物任选地包含：响应于所述多个存储器页面中的至少一者在所述多次反复期间展现超过所述第二错误阈值的读取错误而永久报废所述第一存储器块的使用状态。
在实例3中，实例1到2中的任一或多者的标的物任选地包含：其中所述第二存储器块包括来自自由存储器块集区的存储器块，且所述方法进一步包括：在将所述第一存储器块的所述可复原数据复制到所述第二存储器块之后使所述第二存储器块回到使用状态。
在实例4中，实例1到3中的任一或多者的标的物任选地包含：其中使所述第一存储器块返回到使用状态包括：使所述第一存储器块返回到自由存储器块集区。
在实例5中，实例1到4中的任一或多者的标的物任选地包含：其中所述第一错误阈值包括可校正错误阈值，且所述第一存储器块的所述可复原数据包括所述第一存储器块的全部数据。
在实例6中，实例1到5中的任一或多者的标的物任选地包含：其中所述第一错误阈值包括无法校正错误阈值，且所述第一存储器块的所述可复原数据包括少于所述第一存储器块的全部数据。
在实例7中，实例1到6中的任一或多者的标的物任选地包含：其中在所述第一存储器块中遇到所述读取错误发生在采用所述第一存储器块的每一存储器单元的控制门的默认读取电压的读取操作期间。
在实例8中，实例1到7中的任一或多者的标的物任选地包含：其中在所述第一存储器块中遇到所述读取错误发生在采用从所述第一存储器块的每一存储器单元的所述控制门的默认读取电压偏移的读取电压的读取操作期间。
在实例9中，实例1到8中的任一或多者的标的物任选地包含：其中所述读取所述第一存储器块的所述多个存储器页面包括：在所述多次反复的反复期间改变所述多个存储器页面中的至少一者的读取电压。
在实例10中，实例9的标的物任选地包含：其中在所述多次反复的所述反复期间采用所述改变所述读取电压以增加读取窗预算。
在实例11中，实例1到10中的任一或多者的标的物任选地包含：从主机装置接收读取命令以读取所述第一存储器块；响应于接收所述读取命令而对所述第一存储器块执行读取操作，其中所述遇到所述读取错误发生在所述读取操作期间。
在实例12中，实例1到11中的任一或多者的标的物任选地包含：其中所述遇到所述读取错误发生在对所述第一存储器块执行的错误清理过程期间。
在实例13中，实例1到12中的任一或多者的标的物任选地包含：其中所述多次反复发生在期间未处理来自主机的用于存取所述快闪存储器阵列的命令的一或多个时段期间。
实例14是一种数据存储系统，其包括：快闪存储器阵列，其包括多个存储器块，所述多个存储器块中的每一者包括多个存储器页面；一或多个硬件处理器；及存储器，其存储指令，所述指令在由所述一或多个硬件处理器中的至少一者执行时引起所述数据存储系统执行包括以下各者的操作：响应于在所述快闪存储器阵列的第一存储器块中遇到超过第一错误阈值的读取错误：解除所述第一存储器块的使用状态，所述第一存储器块包括多个存储器页面；将所述第一存储器块的可复原数据复制到所述快闪存储器阵列的第二存储器块；在解除所述第一存储器块的使用状态且将所述第一存储器块的所述可复原数据复制到所述第二存储器块之后，在多次反复中的每一者期间：擦除所述第一存储器块；在所述擦除所述第一存储器块之后编程所述第一存储器块；在所述编程所述第一存储器块之后读取所述第一存储器块的所述多个存储器页面；且在所述读取所述多个存储器页面期间确定所述多个存储器页面中的至少一者是否展现超过第二错误阈值的读取错误；及响应于在所述多次反复期间所述多个存储器页面在所述多个存储器页面的所述读取期间都未展现超过所述第二错误阈值的读取错误而使所述第一存储器块返回到使用状态。
在实例15中，实例14的标的物任选地包含其中：所述第一错误阈值包括无法校正错误阈值；且在所述第一存储器块中遇到所述读取错误在对所述第一存储器块执行错误处置过程之后持续。
在实例16中，实例14到15中的任一或多者的标的物任选地包含：其中所述读取所述第一存储器块的所述多个存储器页面包括：在所述多次反复的反复期间改变所述多个存储器页面中的至少一者的读取电压。
在实例17中，实例16的标的物任选地包含：其中所述读取所述第一存储器块的所述多个存储器页面包括：在所述多次反复的所述反复期间多次读取所述多个存储器页面中的每一者同时改变所述读取电压。
在实例18中，实例14到17中的任一或多者的标的物任选地包含：其中所述快闪存储器阵列包括多电平单元NAND存储器阵列。
在实例19中，实例14到18中的任一或多者的标的物任选地包含其中：所述快闪存储器阵列包括三维NAND存储器阵列；且所述三维NAND存储器阵列的所述多个存储器页面中的每一者包括垂直定向二维存储器单元阵列。
实例20是一种存储指令的非暂时性计算机可读数据存储器，所述指令在由数据存储系统的一或多个硬件处理器执行时引起所述数据存储系统执行包括以下各者的操作：响应于在快闪存储器阵列的第一存储器块中遇到超过第一错误阈值的读取错误：解除所述第一存储器块的使用状态，所述第一存储器块包括多个存储器页面；将所述第一存储器块的可复原数据复制到所述快闪存储器阵列的第二存储器块；在解除所述第一存储器块的使用状态且将所述第一存储器块的所述可复原数据复制到所述第二存储器块之后，在多次反复中的每一者期间：擦除所述第一存储器块；在所述擦除所述第一存储器块之后编程所述第一存储器块；在所述编程所述第一存储器块之后读取所述第一存储器块的所述多个存储器页面；且在所述读取所述多个存储器页面期间确定所述多个存储器页面中的至少一者是否展现超过第二错误阈值的读取错误；及响应于在所述多次反复期间所述多个存储器页面在所述多个存储器页面的所述读取期间都未展现超过所述第二错误阈值的读取错误而使所述第一存储器块返回到使用状态。
上文描述希望为阐释性的且非限制性的。举例来说，上述实例(或其一或多个方面)可彼此结合使用。例如所属领域的一般技术人员在检视上文描述之后可使用其它实施例。应了解，其将不会用于解释或限制权利要求书的范围或含义。此外，在上文具体实施方式中，各种特征可群组在一起以简化本发明。此不应解释为预期未主张揭示特征对于任何权利要求是必不可少的。而是，本发明标的物可在于少于所特定揭示实施例的全部特征。因此，以下权利要求书特此并入到具体实施方式中，其中每一权利要求独立作为单独实施例，且预期此类实施例可以各种组合或排列彼此组合。应参考所附权利要求书连同此权利要求书所授权的等效物的全范围确定本发明的范围。

Claims (18)

1.一种用于实施用于快闪存储器阵列的存储器块报废策略的方法，所述方法包括：
响应于在所述快闪存储器阵列的第一存储器块中遇到超过第一错误阈值的读取错误：
临时解除所述第一存储器块的使用状态，所述第一存储器块包括多个存储器页面；
将所述第一存储器块的可复原数据复制到所述快闪存储器阵列的第二存储器块；
在所述解除所述第一存储器块的使用状态及所述将所述第一存储器块的所述可复原数据复制到所述第二存储器块之后，在多次反复中的每一者期间：
擦除所述第一存储器块；
在所述擦除所述第一存储器块之后编程所述第一存储器块；
在所述编程所述第一存储器块之后读取所述第一存储器块的所述多个存储器页面；及
在所述读取所述多个存储器页面期间确定所述多个存储器页面中的至少一者是否展现超过第二错误阈值的读取错误；及
响应于在所述多次反复期间所述多个存储器页面在所述多个存储器页面的所述读取期间都未展现超过所述第二错误阈值的读取错误而使所述第一存储器块返回到使用状态。
2.根据权利要求1所述的方法，其进一步包括：
响应于所述多个存储器页面中的至少一者在所述多次反复期间展现超过所述第二错误阈值的读取错误而永久报废所述第一存储器块的使用状态。
3.根据权利要求1所述的方法，其中所述第二存储器块包括来自自由存储器块集区的存储器块，且所述方法进一步包括：
在所述将所述第一存储器块的所述可复原数据复制到所述第二存储器块之后使所述第二存储器块回到使用状态。
4.根据权利要求1到3中任一权利要求所述的方法，其中所述使所述第一存储器块返回到使用状态包括：使所述第一存储器块返回到自由存储器块集区。
5.根据权利要求1到3中任一权利要求所述的方法，其中所述第一错误阈值包括可校正错误阈值，且所述第一存储器块的所述可复原数据包括所述第一存储器块的全部数据。
6.根据权利要求1到3中任一权利要求所述的方法，其中所述第一错误阈值包括无法校正错误阈值，且所述第一存储器块的所述可复原数据包括少于所述第一存储器块的全部数据。
7.根据权利要求1到3中任一权利要求所述的方法，其中所述在所述第一存储器块中遇到所述读取错误发生在采用所述第一存储器块的每一存储器单元的控制门的默认读取电压的读取操作期间。
8.根据权利要求1到3中任一权利要求所述的方法，其中所述在所述第一存储器块中遇到所述读取错误发生在采用从所述第一存储器块的每一存储器单元的所述控制门的默认读取电压偏移的读取电压的读取操作期间。
9.根据权利要求1到3中任一权利要求所述的方法，其中所述读取所述第一存储器块的所述多个存储器页面包括：在所述多次反复的反复期间改变所述多个存储器页面中的至少一者的读取电压。
10.根据权利要求9所述的方法，其中采用所述改变所述读取电压以在所述多次反复的所述反复期间增加读取窗预算。
11.根据权利要求1到3中任一权利要求所述的方法，其进一步包括：
从主机装置接收读取命令以读取所述第一存储器块；
响应于接收所述读取命令而对所述第一存储器块执行读取操作，其中所述遇到所述读取错误发生在所述读取操作期间。
12.根据权利要求1到3中任一权利要求所述的方法，其中所述遇到所述读取错误发生在对所述第一存储器块执行的错误清理过程期间。
13.根据权利要求1到3中任一权利要求所述的方法，其中所述多次反复发生在期间未处理来自主机的用于存取所述快闪存储器阵列的命令的一或多个时段期间。
14.一种数据存储系统，其包括：
快闪存储器阵列，其包括多个存储器块，所述多个存储器块中的每一者包括多个存储器页面；
一或多个硬件处理器；及
存储器，其存储指令，所述指令在由所述一或多个硬件处理器中的至少一者执行时引起所述数据存储系统执行包括以下各者的操作：
响应于在所述快闪存储器阵列的第一存储器块中遇到超过第一错误阈值的读取错误：
解除所述第一存储器块的使用状态，所述第一存储器块包括多个存储器页面；
将所述第一存储器块的可复原数据复制到所述快闪存储器阵列的第二存储器块；
在所述解除所述第一存储器块的使用状态及所述将所述第一存储器块的所述可复原数据复制到所述第二存储器块之后，在多次反复中的每一者期间：
擦除所述第一存储器块；
在所述擦除所述第一存储器块之后编程所述第一存储器块；
在所述编程所述第一存储器块之后读取所述第一存储器块的所述多个存储器页面；及
在所述读取所述多个存储器页面期间确定所述多个存储器页面中的至少一者是否展现超过第二错误阈值的读取错误；及
响应于在所述多次反复期间所述多个存储器页面在所述多个存储器页面的所述读取期间都未展现超过所述第二错误阈值的读取错误而使所述第一存储器块返回到使用状态。
15.根据权利要求14所述的数据存储系统，其中：
所述第一错误阈值包括无法校正错误阈值；且
所述在所述第一存储器块中遇到所述读取错误在对所述第一存储器块执行错误处置过程之后持续。
16.根据权利要求14到15中任一权利要求所述的数据存储系统，其中所述读取所述第一存储器块的所述多个存储器页面包括：在所述多次反复的反复期间改变所述多个存储器页面中的至少一者的读取电压。
17.根据权利要求16所述的数据存储系统，其中所述读取所述第一存储器块的所述多个存储器页面包括：在所述多次反复的所述反复期间改变所述读取电压的同时多次读取所述多个存储器页面中的每一者。
18.根据权利要求14到15中任一权利要求所述的数据存储系统，其中所述快闪存储器阵列包括多电平单元NAND存储器阵列。
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WO (1) WO2019046548A1 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI870854B (zh) * 2022-06-23 2025-01-21 日商鎧俠股份有限公司 記憶裝置與記憶系統

Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10339048B2 (en) * 2014-12-23 2019-07-02 International Business Machines Corporation Endurance enhancement scheme using memory re-evaluation
FR3040523B1 (fr) * 2015-08-28 2018-07-13 Continental Automotive France Procede de detection d'une erreur non corrigible dans une memoire non volatile d'un microcontroleur
US10387281B2 (en) 2017-08-30 2019-08-20 Micron Technology, Inc. Flash memory block retirement policy
US10522229B2 (en) * 2017-08-30 2019-12-31 Micron Technology, Inc. Secure erase for data corruption
KR20190073125A (ko) * 2017-12-18 2019-06-26 에스케이하이닉스 주식회사 메모리 시스템 및 이의 동작 방법
US10832793B2 (en) * 2018-08-21 2020-11-10 Micron Technology, Inc. Defective memory cell detection circuitry including use in automotive control systems
US10658054B2 (en) * 2018-08-22 2020-05-19 International Business Machines Corporation Methods for read threshold voltage shifting in non-volatile memory
KR102725203B1 (ko) * 2018-09-11 2024-11-04 에스케이하이닉스 주식회사 데이터 처리 시스템 및 그의 동작방법
US10936456B1 (en) * 2019-02-20 2021-03-02 Apple Inc. Handling malfunction in a memory system comprising a nonvolatile memory by monitoring bad-block patterns
US11183267B2 (en) * 2019-07-12 2021-11-23 Micron Technology, Inc. Recovery management of retired super management units
US10970170B2 (en) * 2019-08-29 2021-04-06 Micron Technology, Inc. Shared parity protection
US11567670B2 (en) 2019-10-25 2023-01-31 Samsung Electronics Co., Ltd. Firmware-based SSD block failure prediction and avoidance scheme
US11175980B2 (en) 2019-12-27 2021-11-16 Seagate Technology Llc Mitigation of solid state memory read failures
US11080129B2 (en) 2019-12-27 2021-08-03 Seagate Technology Llc Mitigation of solid state memory read failures with peer based thresholds
US11340979B2 (en) 2019-12-27 2022-05-24 Seagate Technology Llc Mitigation of solid state memory read failures with a testing procedure
US11256587B2 (en) * 2020-04-17 2022-02-22 Pure Storage, Inc. Intelligent access to a storage device
US11500753B2 (en) 2020-09-02 2022-11-15 Samsung Electronics Co., Ltd. Multi-non-volatile memory solid state drive block-level failure prediction with unified device log
US11656940B2 (en) * 2021-08-13 2023-05-23 Micron Technology, Inc. Techniques for managing temporarily retired blocks of a memory system
US11670394B2 (en) * 2021-08-18 2023-06-06 Nxp B.V. Temperature exposure detection based on memory cell retention error rate
EP4441607A1 (en) * 2021-12-02 2024-10-09 Micron Technology, Inc. Memory device with data scrubbing capability and methods
US11994942B2 (en) * 2021-12-21 2024-05-28 Micron Technology, Inc. Raw bit error rate based trim level adjustments for memory
US12216539B2 (en) * 2022-10-31 2025-02-04 Advanced Micro Devices, Inc. Page retirement techniques for multi-page DRAM faults
US12197284B2 (en) * 2022-11-08 2025-01-14 SanDisk Technologies, Inc. Data storage device and method for using zones of memory in a read scrub operation

Family Cites Families (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5416782A (en) 1992-10-30 1995-05-16 Intel Corporation Method and apparatus for improving data failure rate testing for memory arrays
US5473753A (en) 1992-10-30 1995-12-05 Intel Corporation Method of managing defects in flash disk memories
US5675540A (en) 1996-01-22 1997-10-07 Micron Quantum Devices, Inc. Non-volatile memory system having internal data verification test mode
US6405323B1 (en) 1999-03-30 2002-06-11 Silicon Storage Technology, Inc. Defect management for interface to electrically-erasable programmable read-only memory
JP4323707B2 (ja) 2000-10-25 2009-09-02 富士通マイクロエレクトロニクス株式会社 フラッシュメモリの欠陥管理方法
US7171536B2 (en) 2002-10-28 2007-01-30 Sandisk Corporation Unusable block management within a non-volatile memory system
KR100608592B1 (ko) 2004-01-27 2006-08-03 삼성전자주식회사 플래시 메모리의 데이터 관리 장치 및 방법
US7254763B2 (en) 2004-09-01 2007-08-07 Agere Systems Inc. Built-in self test for memory arrays using error correction coding
US8595573B2 (en) 2006-12-03 2013-11-26 Apple Inc. Automatic defect management in memory devices
TWI372397B (en) 2007-08-06 2012-09-11 Ind Tech Res Inst Method and system of defect management for storage medium
US20090259806A1 (en) 2008-04-15 2009-10-15 Adtron, Inc. Flash management using bad page tracking and high defect flash memory
US8464106B2 (en) 2009-08-24 2013-06-11 Ocz Technology Group, Inc. Computer system with backup function and method therefor
KR101618311B1 (ko) * 2010-02-08 2016-05-04 삼성전자주식회사 플래시 메모리 장치 및 그것의 읽기 방법
US8645776B2 (en) 2010-03-24 2014-02-04 Apple Inc. Run-time testing of memory locations in a non-volatile memory
US8560922B2 (en) 2011-03-04 2013-10-15 International Business Machines Corporation Bad block management for flash memory
US8687421B2 (en) * 2011-11-21 2014-04-01 Sandisk Technologies Inc. Scrub techniques for use with dynamic read
JP5614419B2 (ja) 2012-02-29 2014-10-29 富士通株式会社 情報処理装置、制御方法および制御プログラム
US8842480B2 (en) * 2012-08-08 2014-09-23 Avago Technologies General Ip (Singapore) Pte. Ltd. Automated control of opening and closing of synchronous dynamic random access memory rows
TWI506642B (zh) 2012-12-07 2015-11-01 Phison Electronics Corp 記憶體修復方法、記憶體控制器與記憶體儲存裝置
US9026757B2 (en) 2013-01-25 2015-05-05 Sandisk Technologies Inc. Non-volatile memory programming data preservation
US9021331B2 (en) * 2013-03-14 2015-04-28 Seagate Technology Llc Method and apparatus for generation of soft decision error correction code information
US9122626B2 (en) * 2013-05-13 2015-09-01 Seagate Technology Llc Linearly related threshold voltage offsets
US9734919B2 (en) * 2013-05-23 2017-08-15 Seagate Technology Llc Recovery of interfacial defects in memory cells
US9183070B2 (en) 2013-07-24 2015-11-10 Micron Technology, Inc. Resting blocks of memory cells in response to the blocks being deemed to fail
US9305663B2 (en) 2013-12-20 2016-04-05 Netapp, Inc. Techniques for assessing pass/fail status of non-volatile memory
TWI540586B (zh) 2014-04-15 2016-07-01 群聯電子股份有限公司 解碼方法、記憶體儲存裝置、記憶體控制電路單元
US9431121B2 (en) 2014-10-24 2016-08-30 Micron Technology, Inc. Read voltage adjustment
US9761308B1 (en) * 2016-03-11 2017-09-12 Western Digital Technologies, Inc. Systems and methods for adaptive read level adjustment
US10297333B2 (en) * 2016-04-08 2019-05-21 Steven McConnell Drying system and method
US10387281B2 (en) 2017-08-30 2019-08-20 Micron Technology, Inc. Flash memory block retirement policy

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI870854B (zh) * 2022-06-23 2025-01-21 日商鎧俠股份有限公司 記憶裝置與記憶系統

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