CN113900306B

CN113900306B - 像素结构

Info

Publication number: CN113900306B
Application number: CN202111213833.2A
Authority: CN
Inventors: 龚晏瑩; 王奕筑; 郑伟成
Original assignee: AU Optronics Corp
Current assignee: AUO Corp
Priority date: 2018-06-25
Filing date: 2018-09-05
Publication date: 2023-06-16
Anticipated expiration: 2038-09-05
Also published as: TWI668504B; CN113900306A; CN109116638B; TW202001381A; CN109116638A

Abstract

本发明公开了一种像素结构，包括基板以及像素电极。像素电极设置该基板上。像素电极包含第一主图案、第二主图案、多个分支图案与外围图案。该第一主图案与该第二主图案交错以区分出至少四个区域，该些分支图案分别位于该些区域，位于各该区域的各该分支图案的一端与该第一主图案及该第二主图案其中至少一者连接，任二相邻的该些分支图案相分隔开来，其中，最邻近于该第一主图案与该第二主图案其中至少一者的该些分支图案的另一端与该外围图案之间具有多个第一狭缝，而其余的该些分支图案的另一端连接该外围图案。

Description

像素结构

本申请为分案申请，其母案的申请号为201811031369.3，申请人为友达光电股份有限公司，申请日为2018年9月5日，发明名称为像素结构。

技术领域

本发明是有关于一种半导体结构，且特别是有关于一种像素结构。

背景技术

随着大尺寸液晶显示面板的快速发展，液晶显示面板必须具备广视角特性，方能满足使用上的需求。为了使液晶显示面板具有更高的对比以及更广的视角，像素电极通常包括不同的配向方向，可使位于不同的配向区内的液晶分子于施加电压下会朝向不同的方向倾倒。然而，位于不同配向方向的边界处的电场会因为边缘电场效应过大而使得液晶分子过于向不同配向方向的边界处的延伸方向倾倒，因而于形成显示画面时会产生暗纹并降低液晶效率，进而使得穿透率降低而严重影响显示品质。

发明内容

本发明提供一种具有高解析度(例如：4K、6K、8K)的像素结构，其可减少暗纹的区域并提高穿透率。

本发明的一实施例提供一种像素结构。本实施例的像素结构包括基板以及像素电极。像素电极设置于基板上。像素电极包含第一主图案、第二主图案、多个分支图案与外围图案。第一主图案的尾端及第二主图案的尾端与部份的外围图案连接。第一主图案与第二主图案交错以区分出至少四个区域。多个分支图案分别位于至少四个区域。位于各区域的各分支图案的一端与第一主图案及第二主图案其中至少一者连接。位于各区域的部份多个分支图案的另一端与部份外围图案之间具有多个宽度的多个第一狭缝。任二相邻的多个分支图案相分隔开来。

本发明的另一实施例提供一种像素结构。本实施例的像素结构包括基板以及像素电极。像素电极设置于基板上。像素电极包含第一主图案、第二主图案、多个分支图案与一外围图案。外围图案包含至少二第一外围图案及与第一外围图案相分隔开来的至少二第二外围图案。第一主图案与第二主图案交错以区分出至少四个区域。多个分支图案分别位于至少四个区域。位于各区域的各分支图案的一端与第一主图案及第二主图案其中至少一者连接。任二相邻的多个分支图案相分隔开来。各第一外围图案与较远离第二主图案的多个分支图案的第一部份其中至少一根另一端及第一主图案的各尾端连接。而多个分支图案的第一部份中未与各第一外围图案连接的其它分支图案分别与外围图案间具有多个第一狭缝。各第二外围图案与较远离第一主图案的多个分支图案的第二部份其中至少一根另一端及第二主图案的各尾端连接。

本发明的又一实施例提供一种像素结构。本实施例的像素结构包括基板以及像素电极。像素电极设置于基板上。像素电极包含第一主图案、第二主图案、多个分支图案与外围图案。外围图案包含至少二第一外围图案及与第一外围图案相分隔开来的至少二第二外围图案。第一主图案与第二主图案交错以区分出至少四个区域。多个分支图案分别位于至少四个区域。位于各区域的各分支图案的一端与第一主图案及第二主图案其中至少一者连接。任二相邻的多个分支图案相分隔开来各该第一外围图案与位于至少四个区域其中二个的多个分支图案的另一端以构成一缺口。各第二外围图案位于各缺口中。

本发明的再一实施例提供一种像素结构。本实施例的像素结构包括基板以及像素电极。像素电极设置于基板上。像素电极包含第一主图案、第二主图案、多个分支图案与外围图案。第一主图案与第二主图案交错以区分出至少四个区域。多个分支图案分别位于至少四个区域。位于各区域的各分支图案的一端与第一主图案及第二主图案其中至少一者连接。任二相邻的多个分支图案相分隔开来。多个分支图案邻近于第一主图案与第二主图案其中至少一者的至少二根另一端之间具有多个第一狭缝，且其余的分支图案的另一端连接外围图案。

基于上述，本发明由于在多个分支图案与外围图案之间设置有多个第一狭缝，因此可避免液晶分子进行配向时过度地于外围图案与第一主图案的交会处(即，第一主图案的边界处)朝向第二方向(以及与第二方向相反的方向)倾倒，藉此可改善外围图案与第一主图案交会处的暗纹(disclination line)问题。并且，由于多个第一狭缝于第二方向上的宽度自最大宽度的部分沿着第一方向的方向或者与第一方向相反的方向逐渐变小而在外围图案的第一边与第二边的交会处形成有最小宽度，因此在邻近于外围图案的第一边与第二边的交会处的液晶分子于配向时可较不受第一狭缝影响，进而使液晶分子的配向实质上均匀且一致。因此，本发明的至少一实施例的像素结构具有高解析度(例如：4K、6K、8K)。

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附图式作详细说明如下。

附图说明

图1为依照本发明的第一实施例的像素结构的俯视示意图。

图2为依照本发明的第二实施例的像素结构的俯视示意图。

图3为依照本发明的第三实施例的像素结构的俯视示意图。

图4为依照本发明的第四实施例的像素结构的俯视示意图。

图5为依照本发明的第五实施例的像素结构的俯视示意图。

图6为依照本发明的第六实施例的像素结构的俯视示意图。

图7为依照本发明的第七实施例的像素结构的俯视示意图。

图8为依照第一对比例的像素结构的俯视示意图。

图9为依照第二对比例的像素结构的俯视示意图。

图10为依照第三对比例的像素结构的俯视示意图。

图11A为依照图1的本发明的第一实施例的像素结构于光学显微镜下所拍摄的光学模拟图。

图11B为依照图8的第一对比例的像素结构于光学显微镜下所拍摄的光学模拟图。

图11C为依照图9的第二对比例的像素结构于光学显微镜下所拍摄的光学模拟图。

图11D为依照图5的本发明的第五实施例的像素结构于光学显微镜下所拍摄的光学模拟图。

图11E为依照图6的本发明的第六实施例的像素结构于光学显微镜下所拍摄的光学模拟图。

图11F为依照图7的本发明的第七实施例的像素结构于光学显微镜下所拍摄的光学模拟图。

图11G为依照图10的第三对比例的像素结构于光学显微镜下所拍摄的光学模拟图。

其中，附图标记：

10、20、30、40、50、60、70、10’、20’、30’：像素结构

100：基板

200：像素电极

200a1、200a2、200a3、200a4：区域

210：第一主图案

210a、220a、230a_1、230a_2、232a_1、232a_2、232b_1、232b_2：尾端220：第二主图案

230、230p1_1、230p2_1、232：分支图案

230p1：第一部分

230p2：第二部分

230S1：第一狭缝

230S2：第二狭缝

230S3、230S3_1：第三狭缝

232a、232b：长条状图案

240：外围图案

240L、242L：第一边

240O：缺口

240S、242S：第二边

242：第一外围图案

244：第二外围图案

244S：外侧边

300：共通电极

300G：间隙

CL：信号线

D：漏极

DL：数据线

D1：第一方向

D2：第二方向

G：栅极

L1：长度

R1、R2、R3、R4、R5：区域

S：源极

SE：半导体层

SL：扫描线

W1、W2、W3、W4、W31、W32、W42：宽度

W1_max、W2_max、W3_max、W4_max：最大宽度

W1_min、W2_min、W3_min、W4_min：最小宽度

W5：间距

Z：垂直投影方向

具体实施方式

在附图中，为了清楚起见，放大了层、膜、面板、区域等的厚度。在整个说明书中，相同的附图标记表示相同的元件。应当理解，当诸如层、膜、区域或基板的元件被称为在另一元件“上”或“连接到”另一元件时，其可以直接在另一元件上或与另一元件连接，或者中间元件可以也存在。相反，当元件被称为“直接在另一元件上”或“直接连接到”另一元件时，不存在中间元件。如本文所使用的，“连接”可以指物理及/或电性连接。再者，“电性连接”或“耦合”可为二元件间存在其它元件。

本文使用的“约”、“近似”、或“实质上”包括所述值和在本领域普通技术人员确定的特定值的可接受的偏差范围内的平均值，考虑到所讨论的测量和与测量相关的误差的特定数量(即，测量系统的限制)。例如，“约”可以表示在所述值的一个或多个标准偏差内，或±30％、±20％、±10％、±5％内。再者，本文使用的“约”、“近似”或“实质上”可依光学性质、蚀刻性质或其它性质，来选择较可接受的偏差范围或标准偏差，而可不用一个标准偏差适用全部性质。

除非另有定义，本文使用的所有术语(包括技术和科学术语)具有与本发明所属领域的普通技术人员通常理解的相同的含义。将进一步理解的是，诸如在通常使用的字典中定义的那些术语应当被解释为具有与它们在相关技术和本发明的上下文中的含义一致的含义，并且将不被解释为理想化的或过度正式的意义，除非本文中明确地这样定义。

本文的示意图仅是用以示意本发明部分的实施例。因此，示意图中所示的各个元件的形状、数量及比例大小不应被用来限制本发明。

图1为依照本发明的第一实施例的像素结构的俯视示意图。请参照图1，本实施例的像素结构10可包括基板100、以及像素电极200。基板100可包括硬式基板或可挠式基板，且其材料例如玻璃、塑胶、或其它合适的材料、或前述的组合，但不以此为限。

像素电极200设置于基板100上。像素电极200可例如是穿透式像素电极、反射式像素电极或半穿透半反射式像素电极。上述的穿透式像素电极可为单层或多层，且其材料包含铟锡氧化物、铟锌氧化物、铝锡氧化物、铝锌氧化物、铟锗锌氧化物、纳米碳管/杆、小于60埃的金属或合金、或其它合适的材料。上述的反射式像素电极可为单层或多层，且其材料包含金属、合金、或其它合适的材料。

在一实施例中，像素电极200包含第一主图案210、第二主图案220、多个分支图案230以及外围图案240。在此需说明的是，“图案”可意指经图案化制程后的凸起部分，以本实施例的像素电极200为例，第一主图案210、第二主图案220、多个分支图案230以及外围图案240分别为像素电极200的凸起部分，而在相邻的凸起部分之间具有狭缝(slit)，则第一主图案210、第二主图案220、多个分支图案230以及外围图案240也可分别被称为第一主电极、第二主电极、分支电极以及外围电极。另外，“图案”也可意指经图案化制程后的凹陷部分，例如：第一主图案210、第二主图案220、多个分支图案230以及外围图案240分别为像素电极200的凹陷部分，而在相邻的凹陷部分之间可例如具有凸起部分的电极。于其它实施例中，“图案”亦可包含凹陷部份与凸起部份。

第一主图案210的尾端210a及第二主图案220的尾端220a与部份的外围图案240连接，且第一主图案210与第二主图案220交错(interlaced manner)，以区分出(或定义出)像素电极200的至少四个区域200a1～200a4。在一实施例中，第一主图案210与第二主图案220例如为长条状的图案，但不限于此，亦可为其它的多边形、或其它合适的形状。第一主图案210与第二主图案220可分别具有离形心处最远的两个尾端210a、220a。在一实施例中，第一主图案210与第二主图案220的交错处可为彼此的形心。第一主图案210例如实质上沿着第一方向D1延伸，且第二主图案220例如沿着不平行于第一方向D1的第二方向D2延伸。在本实施例中，第一方向D1与第二方向D2彼此实质上垂直，但不限于此。在一实施例中，外围图案240为具有外框的图案，其具有两个第一边240L(或者在图1中可依左至右而被称为(例如：第一子外围图案与第二子外围图案)以及两个第二边240S(或者在图1中可依上至下而被称为第三子外围图案与第四子外围图案)。外围图案240的两个第一边240L分别与第二主图案220的两个尾端220a连接，且外围图案240的两个第二边240S分别与第一主图案210的两个尾端210a连接。在本实施例中，外围图案240的两个第一边240L的宽度W1于第二主图案220的尾端220a与外围图案240的第一边240L的交会处实质上沿着第一方向D1的方向或者与第一方向D1相反的方向实质上相同，且外围图案240的两个第二边240S的宽度W2于第一主图案210的尾端210a与外围图案240的第二边240S的交会处实质上沿着第二方向D2的方向或者与第二方向D2相反的方向实质上相同。于部份实施例中，较佳地，外围图案240的两个第一边240L的宽度W1实质上相同于外围图案240的两个第二边240S的宽度W2，但不限于此。外围图案240可例如实质上为矩形的外框，但本发明不以此为限，亦可为其它的多边形、或其它合适的形状。

多个分支图案230分别位于四个区域200a1～200a4(或可依标号顺序可分别称为第一区200a1、第二区200a4、第三区200a3与第四区200a4)中。并且，位于各区域200a1～200a4的该些分支图案230的一端与第一主图案210及第二主图案220中的至少一者连接。在一实施例中，多个分支图案230可具有任意的延伸方向。在本实施例中，多个分支图案230的延伸方向与第一方向D1的夹角及/或多个分支图案230的延伸方向与第二方向D2的夹角约为45度，但不限于此。于其它实施例中，分支图案230与第一方向D1及/或第二方向D2的夹角可约为0度～90度之间，且不为0度或90度。在一实施例中，多个分支图案230约为长条状的图案，但不限于此，亦可为其它的多边形、或其它合适的形状。多个分支图案230可具有离形心处最远的两个尾端230a_1、230a_2。在本实施例中，多个分支图案230的一个尾端230a_1与第一主图案210或第二主图案220连接。多个分支图案230的另一个尾端230a_2与部分的外围图案240之间具有多个宽度W3的多个第一狭缝230S1。举例而言，多个分支图案230的另一个尾端230a_2与外围图案240的两个第一边240L(例如：第一子外围图案与第二子外围图案)之间具有多个第一狭缝230S1，且多个第一狭缝230S1于第二方向D2上具有多个宽度W3，且多个宽度W3中的至少一者可为最大宽度W3_max。在一实施例中，多个第一狭缝230S1各自的最大宽度W3_max分别邻近第二主图案220的尾端220a与外围图案240的第一边240L的交会处。此外，在本实施例中，多个第一狭缝230S1的宽度W3于第二主图案220的尾端220a与外围图案240的第一边240L的交会处实质上沿着第一方向D1的方向或者与第一方向D1相反的方向逐渐变小。因此，多个第一狭缝230S1于第二方向D2上的宽度W3自最大宽度W3_max实质上沿着第一方向D1的方向或者与第一方向D1相反的方向逐渐变小而形成有最小宽度W3_min。从另一方面观之，第一狭缝230S1的宽度W3例如自第二主图案220的尾端220a沿着实质上平行于第一主图案210的延伸方向(例如：第一方向D1或与第一方向D1相反的方向)的方向来变化。

在一实施例中，多个分支图案230的另一个尾端230a_2与部分的外围图案240之间具有宽度W4的多个第二狭缝230S2。举例而言，多个分支图案230的另一个尾端230a_2与外围图案240的两个第二边240S(例如：第三子外围图案与第四子外围图案)之间具有多个第二狭缝230S2。在本实施例中，多个第二狭缝230S2实质上于第一方向D1上的宽度W4实质上相同，但本发明不以此为限。

在一实施例中，任二相邻的多个分支图案230相分隔开来。亦即，位于四个区域200a1～200a4的任二相邻的多个分支图案230之间具有多个第三狭缝230S3。多个第三狭缝230S3例如自第一主图案210或第二主图案220实质上沿着相邻分支图案230的延伸方向延伸而分别与位于四个区域200a1～200a4的第一狭缝230S1与第二狭缝230S2其中至少一者连接，但本发明不以此为限。多个第三狭缝230S3在该延伸方向上例如具有实质上相同的宽度，但不限于此。于其它实施例中，多个第三狭缝230S3在该延伸方向上可具有不同的宽度、例如：渐变大、渐变小、多段宽度改变、或其它合适的宽度设计。

本发明的像素结构10可选择性的更包括共通电极300。共通电极300例如设置于基板100上且邻设于像素电极200的至少部份周围。举例而言，共通电极300可例如至少设置于像素电极200的两侧。在本实施例中，共通电极300设置于像素电极200的三侧，但不以此为限。共通电极300与像素电极200之间可例如具有间隙300G，使得共通电极300与像素电极200彼此分隔。此外，共通电极300与像素电极200可例如藉由同一层图案化导电层所构成，但不限于此。举例而言，图案化导电层可包括透明导电材料，例如：铟锡氧化物、铟锌氧化物、铝锡氧化物、铝锌氧化物、铟锗锌氧化物、纳米碳管/杆、小于60埃的金属或合金、或其它合适的材料，但不限于此。在一实施例中，部分的共通电极300可于垂直投影方向Z上与数据线DL至少部份重叠，并通过设置于其间的绝缘层(未绘示)与数据线DL彼此分隔。

本发明的像素结构10可更包括主动元件T。主动元件T设置于基板100上且电性连接于至少一信号线CL。主动元件T例如包含栅极G、半导体层SE、源极S与漏极D。至少一信号线CL例如包含至少一扫描线SL、至少一数据线DL、至少一共用电极线(未绘示)、至少一电源供应线(未绘示)、或其它合适的线路、或前述线路其中至少一者。至少一数据线DL各自与相应的至少一扫描线SL以及至少一共用电极线交错设置(interlaced manner)。举例而言，至少一扫描线SL以及至少一共用电极线其中至少一者可例如实质上沿着第一方向D1延伸，且至少一数据线DL则可例如实质上沿着第二方向D2延伸，但不限于此。于其它实施例中，至少一扫描线SL以及至少一共用电极线其中至少一者可例如实质上沿着第二方向D2延伸，且至少一数据线DL则可例如实质上沿着第一方向D1延伸。栅极G与源极S分别电性连接至扫描线SL与数据线DL。在一实施例中，漏极D可例如与共用电极线部份重叠，但本发明不以此为限。在一实施例中，主动元件T的栅极G、扫描线SL以及共用电极线可由同一层第一图案化导电层所构成，但不限于此。扫描线SL可与共用电极线彼此分隔。主动元件T的源极S、漏极D以及数据线DL可由同一层第二图案化导电层所构成，但不限于此。

在本实施例中，由于在多个分支图案230的一个尾端230_2与外围图案240之间设置有多个第一狭缝230S1或多个第二狭缝230S2，因此可避免液晶分子进行配向时过度地于外围图案240与第一主图案210的交会处朝向第二方向D2(以及与第二方向D2相反的方向)倾倒，或者过度地于外围图案240与第二主图案220的交会处朝向第一方向D1(以及与第一方向D1相反的方向)倾倒，藉此可改善外围图案240与第一主图案210以及第二主图案220与外围电极240之间的交会处的暗纹(disclination line)问题。

并且，由于多个第一狭缝230S1于第二方向D2上的宽度W3自最大宽度W3_max实质上沿着第一方向D1的方向或者与第一方向D1相反的方向逐渐变小，而较佳地，在外围图案240的第一边240L(或称为第一子外围图案与第二子外围图案)与第二边240S(或称为第三子外围图案与第四子外围图案)的交会处形成有最小宽度W3_min，因此在邻近于外围图案240的第一边240L与第二边240S的交会处的液晶分子于配向时可较不受第一狭缝230S1影响，则液晶分子于该处仍保有原有的较佳的倾倒方向(实质上为分支图案230的延伸方向)，进而使液晶分子的配向实质上均匀且一致。从而，本实施例的像素结构可减少暗纹的区域且提高穿透率。

图2为依照本发明的第二实施例的像素结构的俯视示意图。在此必须说明的是，图2的实施例沿用图1的实施例的元件标号与部分内容，其中采用相同或近似的标号来表示相同或近似的元件，并且省略了相同技术内容的说明。并且，图2省略了主动元件以及信号线的绘示，以更清楚地表示本实施例的像素结构。关于省略部分的说明可参考前述实施例描述与效果，下述实施例不再重复赘述，而图2的实施例中至少一部份未省略的描述可参阅后续内容。

请参照图2，在图2所绘示的实施例中，外围图案240的两个第一边240L(或者在图2中可依左至右而被称为第一外围图案与第二外围图案)的宽度W1在邻近于第二主图案220的尾端220a与外围图案240的第一边240L的交会处具有最小宽度W1_min，且外围图案240在邻近于第二主图案220的尾端220a与外围图案240的第一边240L的交会处的宽度W1实质上沿着第一方向D1的方向或者与第一方向D1相反的方向逐渐变大而具有最大宽度W1_max。宽度W1例如可约为0.5um～6um，但不限于此。从另一方面观之，外围图案240的第一边240L的宽度W1例如自第二主图案220的尾端220a沿着实质上平行于第一主图案210的延伸方向(例如：第一方向D1或与第一方向D1相反的方向)的方向来变化。再者，本实施例的像素结构20的多个第一狭缝230S1于第二方向D2上也可选择性的具有多个宽度W3，且多个宽度W3中的至少一者为最大宽度W3_max，但不限于此。在本实施例中，多个第一狭缝230S1的宽度W3于第二主图案220的尾端220a与外围图案240的第一边240L的交会处实质上沿着第一方向D1的方向或者与第一方向D1相反的方向逐渐变小。因此，多个第一狭缝230S1于第二方向D2上的宽度W3自最大宽度W3_max实质上沿着第一方向D1的方向或者与第一方向D1相反的方向逐渐变小而形成有最小宽度W3_min。举例而言，第一狭缝230S1的宽度W3例如自第二主图案220的尾端220a沿着实质上平行于第一主图案210的延伸方向(例如：第一方向D1或与第一方向D1相反的方向)的方向来变化。于部份实施例中，较佳地，最小宽度W1_min与最大宽度W3_max实质上对应，且最大宽度W1_max与最小宽度W3_min实质上对应，其余详细描述与相关元件可参阅前述内容。

在本实施例中，外围图案240的两个第二边240S(或者可依上至下而被称为第三外围图案与第四外围图案)的宽度W2在邻近于第一主图案210的尾端210a与外围图案240的第二边240S的交会处具有最小宽度W2_min，且外围图案240在邻近于第一主图案210的尾端210a与外围图案240的第二边240S的交会处的宽度W2实质上沿着第二方向D2的方向或者与第二方向D2相反的方向逐渐变大而具有最大宽度W2_max。从另一方面观之，外围图案240的第二边240S的宽度W2例如自第一主图案210的尾端210a沿着实质上平行于第二主图案220的延伸方向(例如：第二方向D2或与第二方向D2相反的方向)的方向来变化。再者，本实施例的像素结构20的多个第二狭缝230S2于第一方向D1上也可选择性的具有多个宽度W4，且多个宽度W4中的至少一者可为最大宽度W4_max，但不限于此。在本实施例中，多个第二狭缝230S2的宽度W4于第一主图案210的尾端210a与外围图案240的第二边240S的交会处实质上沿着第二方向D2的方向或者与第二方向D2相反的方向逐渐变小而形成有最小宽度W4_min。从另一方面观之，多个第二狭缝230S2的宽度W4例如自第一主图案210的尾端210a沿着实质上平行于第二主图案220的延伸方向(例如：第二方向D2或与第二方向D2相反的方向)的方向来变化。于部份实施例中，较佳地，最小宽度W2_min与最大宽度W4_max实质上对应，且最大宽度W2_max与最小宽度W4_min实质上对应，其余详细描述与相关元件可参阅前述内容。

在本实施例中，由于多个第二狭缝230S2于第一方向D1上的宽度W4自最大宽度W4_max的部分实质上沿着第二方向D2的方向或者与第二方向D2相反的方向逐渐变小而在外围图案240的第一边240L与第二边240S的交会处形成有最小宽度W4_min，因此在邻近于外围图案240的第一边240L与第二边240S的交会处的液晶分子于配向时可较不受第二狭缝230S2影响，亦即，液晶分子于该处可更保有原有的较佳的倾倒方向(实质上为分支图案230的延伸方向)，进而使液晶分子的配向实质上均匀且一致。从而，本实施例的像素结构可进一步减少暗纹的区域并提高穿透率。

图3为依照本发明的第三实施例的像素结构的俯视示意图。在此必须说明的是，图3的实施例沿用图1的实施例的元件标号与部分内容，其中采用相同或近似的标号来表示相同或近似的元件，并且省略了相同技术内容的说明。并且，图3省略了主动元件以及信号线的绘示，以更清楚地表示本实施例的像素结构。关于省略部分的说明可参考前述实施例描述与效果，下述实施例不再重复赘述，而图3的实施例中至少一部份未省略的描述可参阅后续内容。

在本实施例中，外围图案240具有至少二第一外围图案242以及与第一外围图案242相分隔开来的至少二第二外围图案244，但不限于此。于其它实施例中，第一外围图案242以及第一外围图案242可部份相连接。第一外围图案242例如为外围图案240的两个第一边240L(或者可依左至右而被称为第一子外围图案与第二子外围图案)，且第二外围图案244例如为外围图案240的两个第二边240S(或者可依上至下而被称为第三子外围图案与第四子外围图案)。外围图案240的两个第一外围图案242分别与第二主图案220的两个尾端220a连接，且外围图案240的两个第二外围图案244分别与第一主图案210的两个尾端210a连接。在本实施例中，外围图案240的两个第一外围图案242的宽度W1于第二主图案220的尾端220a与外围图案240的第一外围图案242的交会处实质上沿着第一方向D1的方向或者与第一方向D1相反的方向实质上相同，但不限于此。外围图案240的两个第二外围图案244的宽度W2于第一主图案210的尾端210a与外围图案240的第二外围图案244的交会处实质上沿着第二方向D2的方向或者与第二方向D2相反的方向实质上相同，但不限于此。

在一实施例中，第一外围图案242与较远离第二主图案220(或者较接近第一主图案210)的分支图案230的第一部份230p1中的至少一根的另一个尾端230a_2及第二主图案220的各尾端220a连接。位于区域200a1～200a4中的一者的分支图案230的第一部份230p1可具有一根以上的分支图案。在此段的“远离”意谓为第一外围图案242与第二主图案220的尾端220a交会处及/或连接处为起点算起。在本实施例中，以图3的左边为范例，分支图案230的第一部份230p1具有至少五根分支图案，且第一外围图案242与较远离第二主图案220的分支图案230的第一部份230p1中的至少二根分支图案230p1_1的另一个尾端230a_2及第二主图案的尾端220a连接，但本发明不以此为限。同理，图3的右边的相关元件描述依此类推。在一实施例中，分支图案230的第一部份230p1中未与第一外围图案242连接的其它分支图案分别与第一外围图案242间具有多个第一狭缝230S1。多个第一狭缝230S1于第二方向D2上具有实质上相同的宽度W3，但本发明不以此为限。

在一实施例中，第二外围图案244与较远离第一主图案210(或者较接近第二主图案220)的分支图案230的第二部份230p2中的至少一根的另一个尾端230a_2及该第一主图案210的各尾端210a连接。在此段的“远离”意谓为第二外围图案244与第一主图案210的尾端210a交会处及/或连接处为起点算起。举例而言，第二外围图案244可与分支图案230的第二部份230p2中的至少一根的另一个尾端230a_2连接而于该处形成封闭区。位于区域200a1～200a4中的一者的分支图案230的第二部份230p2可具有一根以上的分支图案。在本实施例中，以图3的上边为范例，分支图案230的第二部份230p2具有两根分支图案，且第二外围图案244与较远离第一主图案210的分支图案230的第二部份230p2中的一根分支图案230p2_1与另一个尾端230a_2及第一主图案210的尾端210a连接，但本发明不以此为限。同理，图3的下边的相关元件描述依此类推。在一实施例中，分支图案230的第二部份230p2中未与第二外围图案244连接的其它分支图案分别与第二外围图案244间具有多个第二狭缝230S2。多个第二狭缝230S2于第一方向D1上具有实质上相同的宽度W4，但本发明不以此为限。

从另一个角度来看，由于邻近于像素结构30的角落处的分支图案230p1_1、230p2_1的尾端230a_2各自与第一外围图案242以及第二外围图案244连接，因此，分支图案230p1_1、230p2_1之间的多个第三狭缝230S3中的至少一者与共通电极300和像素电极200之间的间隙300G连接。以单一个区域举例而言，邻近于像素结构30的角落处的分支图案230p1_1、230p2_1之间的多个第三狭缝230S3中的第三狭缝230S3_1与共通电极300和像素电极200之间的间隙300G连接，而多个第三狭缝230S3中除了第三狭缝230S3_1以外的其他者则与第一狭缝230S1连接。

在本实施例中，由于邻近于像素结构30的角落处(例如：第一外围图案242的尾端与第二外围图案244的尾端的交会处)的第三狭缝230S3_1与共通电极300和像素电极200之间的间隙300G连接，因此在邻近于像素结构30的角落处的液晶分子于配向时可较不受第一狭缝230S1或第二狭缝230S2影响，亦即，液晶分子于该处可更保有原有的较佳的倾倒方向(实质上为分支图案230的延伸方向)，进而使液晶分子的配向实质上均匀且一致。从而，本实施例的像素结构30可进一步减少暗纹的区域并提高穿透率。

图4为依照本发明的第四实施例的像素结构的俯视示意图。在此必须说明的是，图4的实施例沿用图3的实施例的元件标号与部分内容，其中采用相同或近似的标号来表示相同或近似的元件，并且省略了相同技术内容的说明。关于省略部分的说明可参考前述实施例描述与效果，下述实施例不再重复赘述，而图4的实施例中至少一部份未省略的描述可参阅后续内容。

请参照图4，在图4所绘示的实施例中，多个第一狭缝230S1于第二方向D2上具有多个宽度W3，且多个宽度W3中的至少一者为最大宽度W3_max。在本实施例中，多个第一狭缝230S1于第二方向D2上具有多个宽度W3，例如：分支图案230实质上在第二方向D2上的长度L1自第一主图案210与第二主图案220的交会处实质上沿着第一方向D1的方向或者与第一方向D1相反的方向逐渐变大。在一实施例中，多个第一狭缝230S1各自的最大宽度W3_max分别邻近第二主图案220的尾端220a与外围图案240的第一外围图案242(或前述实施例所述的第一边240L)的交会处。此外，在本实施例中，多个第一狭缝230S1的宽度W3于第二主图案220的尾端220a与外围图案240的第一边240L的交会处沿着第一方向D1的方向或者与第一方向D1相反的方向逐渐变小。因此，多个第一狭缝230S1于第二方向D2上的宽度W3自最大宽度W3_max实质上沿着第一方向D1的方向或者与第一方向D1相反的方向逐渐变小而形成有最小宽度W3_min。

在本实施例中，除了邻近于像素结构40的角落处(例如：第一外围图案242的尾端与第二外围图案244的尾端的交会处)的第三狭缝230S3_1与共通电极300和像素电极200之间的间隙300G连接以外，由于多个第一狭缝230S1于第二方向D2上的宽度W3自最大宽度W3_max的部分实质上沿着第一方向D1的方向或者与第一方向D1相反的方向逐渐变小而在邻近于像素结构40的角落处形成有最小宽度W3_min，因此在邻近于像素结构40的角落处的液晶分子于配向时可较不受第一狭缝230S1或第二狭缝230S2影响，亦即，液晶分子于该处仍保有原有的较佳的倾倒方向(实质上为分支图案230的延伸方向)，进而使液晶分子的配向实质上均匀且一致。换言之，本实施例的像素结构40可减少暗纹的区域并提高穿透率。

图5以及图6各自为依照本发明的第五实施例的像素结构以及第六实施例的像素结构的俯视示意图。在此必须说明的是，图5以及图6的实施例沿用图1的实施例的元件标号与部分内容，其中采用相同或近似的标号来表示相同或近似的元件，并且省略了相同技术内容的说明。并且，图5以及图6省略了主动元件以及信号线的绘示，以更清楚地表示本实施例的像素结构。关于省略部分的说明可参考前述实施例描述与效果，下述实施例不再重复赘述，而图5与图6的实施例中至少一部份未省略的描述可参阅后续内容。

请同时参照图5以及图6，在图5以及图6所绘示的实施例中，多个分支图案230与外围图案240之间不具有任何的第一狭缝230S1与第二狭缝230S2。并且，外围图案240具有至少二第一外围图案242以及与第一外围图案242相分隔开来的至少二第二外围图案244。举例而言，第一外围图案242例如为由一个第二边242S以及与第二边242S的两端连接的两个第一边242L组成，亦即，第一外围图案242例如呈现类似“ㄇ”或“ㄩ”字的形状。在一实施例中，各第一外围图案242与位于区域200a1～200a4中的至少二者的多个分支图案230的另一端230a_2连接以构成一缺口。举例而言，最接近第二主图案220的分支图案232例如由两个长条状图案232a、232b所构成。长条状图案232a的延伸方向与其它分支图案230其中一者的延伸方向实质上平行并具有两个尾端232a_1、232a_2，长条状图案232a的尾端232a_1例如与第二主图案220连接，且长条状图案232a的尾端232a_2例如与第一外围图案242连接。长条状图案232b的延伸方向与第一方向D1实质上平行并具有两个尾端232b_1、232b_2，长条状图案232b的尾端232b_1例如与长条状图案232a连接，且长条状图案232b的尾端232b_2例如与第二主图案220连接。长条状图案232b的尾端232b_1可例如与长条状图案232a的形心处连接，但本发明不以此为限。因此，第一外围图案242可例如与位于区域200a1、200a3以及区域200a2、200a4中的较接近第二主图案220的分支图案232构成缺口240O。缺口240O例如邻近于第一主图案210与第二主图案220中的至少一者的尾端。在本实施例中，缺口240O邻近于第二主图案220中的尾端220a。第二外围图案244例如位于缺口240O中且与第二主图案220连接。在本实施例中，第二外围图案244为梯型图案，但不以此为限，第二外围图案244可为三角形、矩形或其他可设置于缺口240O内的几何形状。在本实施例中，第二外围图案244与最接近第二主图案220的分支图案232之间具有间距W5，且间距W5可约为0.5um～3um，但不限于此。第二外围图案244具有较靠近共通电极300的外侧边244S，且第一外围图案242具有较靠近共通电极300的第一边242L(例如：第一外围图案242中实质上沿着第一方向D1延伸的外侧边)。在图5所绘示的实施例中，各第二外围图案244的外侧边244S与各第一外围图案242的第一边242L实质上切齐，但不以此为限。在图6所绘示的实施例中，各第二外围图案244的外侧边244S与各第一外围图案242的第一边242L未切齐。举例而言，第二外围图案244自与第二主图案220的连接处向第二方向D2或与二方向D2相反的方向延伸凸出。

在本实施例中，由于第一外围图案242与较接近第二主图案244的分支图案232构成缺口240O，且第二外围图案244位于缺口240O中并与第一外围图案242与较接近第二主图案244的分支图案232分隔开，因此，可避免液晶分子进行配向时过度地于第二外围图案244与第二主图案220的交会处朝向第二方向D2(以及与第二方向相反的方向)倾倒，藉此可改善外围图案与第二主图案220的交会处的暗纹(disclination line)问题。

图7为依照本发明的第七实施例的像素结构的俯视示意图。在此必须说明的是，图7的实施例沿用图1的实施例的元件标号与部分内容，其中采用相同或近似的标号来表示相同或近似的元件，并且省略了相同技术内容的说明。并且，图7省略了主动元件以及信号线的绘示，以更清楚地表示本实施例的像素结构。关于省略部分的说明可参考前述实施例描述与效果，下述实施例不再重复赘述，而图7的实施例中至少一部份未省略的描述可参阅后续内容。

请参照图7，在图7绘示的实施例中，多个分支图案230中邻近于第二主图案220(或远离第一主图案210)的分支图案232的一尾端232a_1与第二主图案220连接，且分支图案232的另一尾端232a_2与外围图案240之间具有第一狭缝230S1。分支图案232可例如包括至少一个长条状图案(或长条状电极)，但本发明不以此为限，亦可为其它的多边形、或其它合适的形状。另一方面，多个分支图案230的除分支图案232之外的其他者的一尾端230a_1与第一主图案210或第二主图案220连接，且分支图案230的另一尾端230a_2与外围图案240连接。因此，多个分支图案230的除分支图案232之外的其他者与外围图案240之间不具有狭缝(例如：前述实施例的第一狭缝230S1与第二狭缝230S2)，但相邻的两分支图案230之间仍存在第三狭缝230S3。

在本实施例中，由于在邻近于第二主图案220的分支图案232与外围图案240之间具有第一狭缝230S1，因此可避免液晶分子进行配向时过度地于外围图案240与第二主图案220的交会处朝向第一方向D1(以及与第一方向D1相反的方向)倾倒，藉此可改善外围图案240与第二主图案220的交会处的暗纹(disclination line)问题。

并且，由于在远离第二主图案220的分支图案230与外围图案240之间不具有狭缝(例如：第一狭缝230S1与第二狭缝230S2)，因此在邻近于外围图案240的第一边240L与第二边240S的交会处的液晶分子于配向时仍保有原有的较佳的倾倒方向(实质上为分支图案230的延伸方向)，进而使液晶分子的配向实质上均匀且一致。从而，本实施例的像素结构70可减少暗纹的区域并提高穿透率。

图8为依照第一对比例的像素结构的俯视示意图。在此必须说明的是，图8的实施例沿用图1的实施例的元件标号与部分内容，其中采用相同或近似的标号来表示相同或近似的元件，并且省略了相同技术内容的说明。并且，图8省略了主动元件以及信号线的绘示。

请参照图1以及图8，第一对比例的像素结构10’与本发明的第一实施例的像素结构10大致上相同，两者的主要差异在于，第一对比例的第一狭缝230S1在第二方向D2上的宽度W31实质上相同。

图9为依照第二对比例的像素结构的俯视示意图。在此必须说明的是，图9的实施例沿用图8的实施例的元件标号与部分内容，其中采用相同或近似的标号来表示相同或近似的元件，并且省略了相同技术内容的说明。

请参照图1、图8以及图9，第二对比例的像素结构20’与本发明的第一实施例的像素结构10大致上相同，两者的主要差异在于，第二对比例的第一狭缝230S1在第二方向D2上的宽度W32实质上相同。并且，第二对比例的第一狭缝230S1在第二方向D2上的宽度W32大于本发明的第一实施例的第一狭缝230S1在第二方向D2上的宽度W3。此外，第二对比例的第二狭缝230S2在第一方向D1上的宽度W42实质上相同。并且，第二对比例的第二狭缝230S2在第一方向D1上的宽度W42大于本发明的第一实施例的第二狭缝230S2在第一方向D1上的宽度W4。换言之，第二对比例的第一狭缝230S1在第二方向D2上的宽度W32大于第一对比例的第一狭缝230S1在第二方向D2上的宽度W31。此外，第二对比例的第二狭缝230S2在第一方向D1上的宽度W42大于第一对比例的第二狭缝230S2在第一方向D1上的宽度W4。

图10为依照第三对比例的像素结构的俯视示意图。在此必须说明的是，图10的实施例沿用图7的实施例的元件标号与部分内容，其中采用相同或近似的标号来表示相同或近似的元件，并且省略了相同技术内容的说明。

请参照图7以及图10，第三对比例的像素结构30’与本发明的第七实施例的像素结构70大致上相同，两者的主要差异在于，第三对比例的像素结构30’不具有第一狭缝230S1。从另一方面观之，第三对比例的像素结构30’不具有第一狭缝230S1与第二狭缝230S2，仅具有封闭式的第三狭缝230S3。

图11A为依照图1的本发明的第一实施例的像素结构于光学显微镜下所拍摄的光学模拟图。图11B为依照图8的第一对比例的像素结构于光学显微镜下所拍摄的光学模拟图。图11C为依照图9的第二对比例的像素结构于光学显微镜下所拍摄的光学模拟图。

为方便比较本发明的第一实施例的像素结构与第一对比例及第二对比例的像素结构的表现，将上述各个像素结构的设计参数与液晶效率整理如下表。其中，液晶效率为百分比，无单位。

[表1]

请同时参照图11A至图11C，在图11A所绘示的本发明的第一实施例的像素结构10的光学模拟图中，与图11B、图11C的第一对比例以及第二对比例的像素结构10’、20’的光学模拟图相比可知，在第一实施例的像素结构10的区域R1中明显可看出该处呈现较细的暗纹，且在区域R2中则呈现明显的亮区。但是，第一对比例以及第二对比例的像素结构10’、20’在区域R1皆呈现较粗或更粗的暗纹，且区域R2皆呈现较少或更少的亮区。这是因第一实施例的像素结构10中的第一狭缝230S1于第二方向D2上的宽度自最大宽度的部分沿着第一方向D1的方向或者与第一方向D1相反的方向逐渐变小而在外围图案240的第一边240L与第二边240S的交会处形成有最小宽度W3_min，因此可避免液晶分子进行配向时过度地于外围图案240与第二主图案220的交会处朝向第一方向D1(以及与第一方向D1相反的方向)倾倒。另外，从表1可看出第一实施例的像素结构10相对于第一对比例以及第二对比例的像素结构10’、20’明显具有较高的液晶效率。并且，在邻近于外围图案240的第一边240L与第二边240S的交会处(例如：区域R2)的液晶分子于配向时可较不受第一狭缝230S1影响，从而，液晶分子于该处(例如：区域R2)仍保有原有的较佳的倾倒方向，进而使液晶分子的配向可实质上均匀且一致。基于此，本发明的第一实施例的像素结构10的暗纹的面积小且亮区的面积大，穿透率可藉此较为提升。

图11D为依照图5的本发明的第五实施例的像素结构于光学显微镜图。图11E为依照图6的本发明的第六实施例的像素结构于光学显微镜下图。其中，前述光学显微镜图皆是各个实施例的像素结构50、60搭配正交的偏光片，且正交的偏光片的角度例如:约45与约135度。

请同时参照图11D及图11E，在图11D以及图11E所绘示的本发明的第五实施例以及第六实施例的像素结构50、60的光学图中，在区域R3、R4处明显可看出该处的液晶分子的配向较为实质上均匀且一致，这是因在第一外围图案242与较接近第二主图案244的分支图案232构成缺口240O，且第二外围图案244位于缺口240O中并与第一外围图案242及较接近第二主图案244的分支图案232分隔开，因此，可避免液晶分子进行配向时过度地于第二外围图案244与第二主图案220的交会处朝向第二方向D2(以及与第二方向D2相反的方向)倾倒。基于此，本发明的第五实施例以及第六实施例的像素结构50、60的暗纹的面积小且亮区的面积大，穿透率可藉此较为提升。

图11F为依照图7的本发明的第七实施例的像素结构于光学显微镜下所拍摄的光学模拟图。图11G为依照图10的第三对比例的像素结构于光学显微镜下所拍摄的光学模拟图。为方便比较本发明的第七实施例的像素结构70与第三对比例的像素结构30’的表现，将上述各个像素结构的设计参数与液晶效率整理如下表。

[表2]

请同时参照图11F以及图11G，在图11F所绘示的本发明的第七实施例的像素结构70的光学模拟图中，与图11G的第三对比例的像素结构30’的光学模拟图相比，在第七实施例的像素结构70的区域R5中明显可看出该处呈现较细的暗纹，相对地，在第三对比例的像素结构30’的区域R6中则具有较明显的暗纹，这是因在邻近于第二主图案220的分支图案232与外围图案240之间设置有第一狭缝230S1，因此可避免液晶分子进行配向时过度地于外围图案240与第二主图案220的交会处朝向第二方向D2(以及与第二方向D2相反的方向)倾倒。另外，从表2可看出第七实施例的像素结构70相对于第三对比例的像素结构30’明显具有较高的液晶效率。亦即，液晶分子于该处具有较佳的倾倒方向，进而使液晶分子的配向实质上均匀且一致。基于前述各实施例与对比例而言，较佳地，本发明的第七实施例的像素结构70的暗纹的面积较小且亮区的面积较大，穿透率可藉此较为提升。

再者，前述实施例的主动元件T可为底栅型晶体管(例如：栅极G在半导体层SE下方)、顶栅型晶体管(例如：栅极G在半导体层SE上方)、立体型晶体管(例如：半导体层SE位于不同的水平面上)、或其它合适类型的晶体管。半导体层SE可为单层或多层结构，且其材料包含非晶硅、纳米晶硅、微晶硅、多晶硅、单晶硅、纳米碳管(杆)、氧化物半导体材料、有机半导体材料、钙钛矿、或其它合适的半导体材料。

综上所述，本发明由于在多个分支图案与外围图案之间设置有多个第一狭缝，因此可避免液晶分子进行配向时过度地于外围图案与第一主图案的交会处朝向第一方向(以及与第一方向相反的方向)倾倒，藉此可改善外围图案与第一主图案交会处的暗纹(disclination line)问题。并且，由于多个第一狭缝于第二方向上的宽度自最大宽度的部分沿着第一方向的方向或者与第一方向相反的方向逐渐变小而在外围图案的第一边与第二边的交会处形成有最小宽度，因此在邻近于外围图案的第一边与第二边的交会处的液晶分子于配向时可较不受第一狭缝影响，亦即，液晶分子于该处仍保有原有的较佳的倾倒方向(实质上为分支图案的延伸方向)，进而使液晶分子的配向实质上均匀且一致。换言之，本发明的像素结构可减少暗纹的区域并提高穿透率。因此，本发明的至少一实施例的像素结构具有高解析度(例如：4K、6K、8K)。

此外，在本发明的部分实施例中，藉由在第一外围图案与较接近第二主图案的分支图案构成缺口，且第二外围图案位于缺口中并与第一外围图案与较接近第二主图案的分支图案分隔开，因此，可避免液晶分子进行配向时过度地于第二外围图案与第二主图案的交会处朝向第二方向(以及与第二方向相反的方向)倾倒，藉此可改善外围图案与第二主图案的交会处的暗纹(disclination line)问题。亦即，液晶分子于该处具有较佳的倾倒方向，进而使液晶分子的配向实质上均匀且一致。换言之，本发明的像素结构可减少暗纹的区域并提高穿透率。

虽然本发明已以实施例揭露如上，然其并非用以限定本发明，任何所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，故本发明的保护范围当视后附的申请专利范围所界定者为准。

Claims

1.一种像素结构，其特征在于，包括：

一基板；以及

一像素电极，设置于该基板上，其中，该像素电极包含一第一主图案、一第二主图案、多个分支图案与一外围图案，该第一主图案与该第二主图案交错以区分出至少四个区域，该些分支图案分别位于该些区域，位于各该区域的各该分支图案的一端与该第一主图案及该第二主图案其中至少一者连接，任二相邻的该些分支图案相分隔开来，其中，最邻近于该第一主图案与该第二主图案其中至少一者的该些分支图案的另一端与该外围图案之间具有多个第一狭缝，而其余的该些分支图案的另一端连接该外围图案。

2.如权利要求1所述的像素结构，其特征在于，该些分支图案邻近于该第一主图案与该第二主图案其中至少一者的至少二第一根另一端之间具有该些第一狭缝。

3.如权利要求1所述的像素结构，其特征在于，更包含一共通电极，设置于该基板上，其中，该共通电极与该像素电极相分隔开来且位于该像素电极的至少二外侧。