[go: up one dir, main page]

CN113725297B - 一种具有盖帽层的常开型氧化镓基hfet器件及其制备方法 - Google Patents

一种具有盖帽层的常开型氧化镓基hfet器件及其制备方法 Download PDF

Info

Publication number
CN113725297B
CN113725297B CN202110974627.7A CN202110974627A CN113725297B CN 113725297 B CN113725297 B CN 113725297B CN 202110974627 A CN202110974627 A CN 202110974627A CN 113725297 B CN113725297 B CN 113725297B
Authority
CN
China
Prior art keywords
layer
substrate
barrier layer
cap layer
cap
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202110974627.7A
Other languages
English (en)
Other versions
CN113725297A (zh
Inventor
杨伟锋
帅浩
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Xiamen University
Original Assignee
Xiamen University
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Xiamen University filed Critical Xiamen University
Priority to CN202110974627.7A priority Critical patent/CN113725297B/zh
Publication of CN113725297A publication Critical patent/CN113725297A/zh
Application granted granted Critical
Publication of CN113725297B publication Critical patent/CN113725297B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/40—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels
    • H10D30/47—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels having 2D charge carrier gas channels, e.g. nanoribbon FETs or high electron mobility transistors [HEMT]
    • H10D30/471—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT]
    • H10D30/475—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT] having wider bandgap layer formed on top of lower bandgap active layer, e.g. undoped barrier HEMTs such as i-AlGaN/GaN HEMTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/34—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies not provided for in groups H01L21/18, H10D48/04 and H10D48/07, with or without impurities, e.g. doping materials
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/40—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels
    • H10D30/47—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels having 2D charge carrier gas channels, e.g. nanoribbon FETs or high electron mobility transistors [HEMT]
    • H10D30/471—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT]
    • H10D30/475—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT] having wider bandgap layer formed on top of lower bandgap active layer, e.g. undoped barrier HEMTs such as i-AlGaN/GaN HEMTs
    • H10D30/4755—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT] having wider bandgap layer formed on top of lower bandgap active layer, e.g. undoped barrier HEMTs such as i-AlGaN/GaN HEMTs having wide bandgap charge-carrier supplying layers, e.g. modulation doped HEMTs such as n-AlGaAs/GaAs HEMTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
    • H10D62/103—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices
    • H10D62/105—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE] 
    • H10D62/106—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE]  having supplementary regions doped oppositely to or in rectifying contact with regions of the semiconductor bodies, e.g. guard rings with PN or Schottky junctions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D99/00—Subject matter not provided for in other groups of this subclass

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Junction Field-Effect Transistors (AREA)

Abstract

本发明公开了一种具有盖帽层的常开型氧化镓基HFET器件及其制备方法，属于半导体器件技术领域；器件结构依次包括：衬底；位于衬底上方的非故意掺杂(UID)β‑Ga2O3缓冲层；位于缓冲层上方的两侧被刻蚀的非故意掺杂(UID)β‑Ga2O3台面状沟道层；位于台面状沟道层左上方的源电极，中间上方的本征β‑(AlGa)2O3间隔层，以及右上方的漏电极；位于间隔层上方的n型掺杂β‑(AlGa)2O3势垒层；位于势垒层上方的β‑Ga2O3盖帽层和钝化层，以及位于盖帽层上方的栅电极。本发明提供的HFET器件结构在栅电极和势垒层之间生长了一层盖帽层，有效地减小了栅极的泄露电流，提高了器件的击穿电压和可靠性；此外，本发明采用钝化层以改善器件内部的电场分布，进一步提高了器件的击穿电压。

Description

一种具有盖帽层的常开型氧化镓基HFET器件及其制备方法
技术领域
本发明涉及半导体器件技术领域，尤其涉及一种具有盖帽层的常开型氧化镓基HFET器件及其制备方法。
背景技术
随着电力电子技术的不断发展，其对功率半导体器件的耐压、效率、功率和可靠性等性能提出了更高要求。异质结场效应晶体管(Heterojunction field-effecttransistor(HFET)，又称调制掺杂场效应晶体管(MODFET)或高电子迁移率场效应晶体管(HEMT))作为功率半导体器件中关键的分支，其以异质结界面处的二维电子气(2DEG)作为导电沟道，在空间上将电子和施主杂质分离，避免了电离杂质的散射，因此具备高载流子面密度和高电子迁移率等特点。而在器件性能上，高载流子面密度和高电子迁移率分别对应着器件的高电流密度和低沟道电阻。这一特性使得HFET在高频、高功率场合下的应用具备相当大的优势。
β-Ga2O3具有较大的禁带宽度(4.9eV)、较高电子迁移率(300cm2/V·s)，以及远高于SiC和GaN的击穿场强(8MV/cm)和巴利加优值(3444)，被认为是制备新一代高温、高压、高功率半导体器件的理想材料。
由于二维电子气的存在，异质结场效应晶体管通常工作在常开状态下。常开型异质结场效应晶体管广泛地应用在微波功率、单片集成高度数字/模拟混合信号的实现以及高电子迁移率晶体管的级联等领域。
对于常开型氧化镓基异质结场效应晶体管，目前所报道的器件结构设计采用栅电极直接沉积在势垒层上。其缺点是由于栅极金属与势垒层直接接触，会导致栅极泄露电流较大，尤其是当栅极和源极间的偏置电压较大时([1]Zhang et al.,Demonstration ofhigh mobility and quantum transport in modulation-dopedβ-(AlxGa1-x)2O3/Ga2O3heterostructures[J].Applied Physics Letters,2018,112(17):173502.[2]Moule etal.,Electrical and thermal characterisation ofβ-(AlxGa1-x)2O3/Ga2O3HEMTs.2019International Conference on Compound Semiconductor ManufacturingTechnology)。通常情况下，大栅极泄漏电流容易诱发电流崩塌现象，使得器件的击穿电压变低，从而降低器件的输出功率，器件的可靠性变差。
发明内容
有鉴于此，本发明的目的在于提出了一种能够提高器件的击穿电压和可靠性的具有盖帽层的常开型氧化镓基HFET器件及其制备方法，通过在栅电极和势垒层之间生长一层盖帽层，有效地降低了栅极泄漏电流，并提高了器件的击穿电压和可靠性。此外，本发明通过在势垒层上生长一层钝化层，改善了器件内部的电场分布，进一步提高了器件的击穿电压。
为了实现上述的技术目的，本发明所采用的技术方案为：
一种具有盖帽层的常开型氧化镓基HFET器件，包括衬底和依序层叠设置在衬底一端面上的缓冲层和沟道层，其还包括：
源电极，设置在沟道层远离缓冲层的端面一侧；
漏电极，设置在沟道层远离缓冲层的端面另一侧；
间隔层，设置在源电极和漏电极之间的沟道层上；
势垒层，设置在间隔层远离沟道层的端面上；
盖帽层，设置在势垒层远离间隔层的端面上，且盖帽层在势垒层上的投影边缘不超出势垒层边缘；
栅电极，设置在盖帽层远离势垒层的端面上；
钝化层，设置在势垒层远离间隔层的端面上且将盖帽层包覆其中，所述栅电极的上端高出钝化层的上端面。
作为一种可能的实施方式，进一步，所述沟道层对应与源电极和漏电极连接的端面两侧均被刻蚀处理形成具有相同高度落差的台面状。
作为一种可能的实施方式，进一步，所述源电极和漏电极的上端均高出钝化层的上端面。
作为一种可能的实施方式，进一步，所述钝化层被盖帽层和设置在盖帽层上的栅电极分隔形成相对的两部分。
作为一种可能的实施方式，进一步，所述源电极与盖帽层接近于源电极的侧壁间距小于所述源电极与栅电极接近于源电极的侧壁间距。
所述漏电极与盖帽层接近于漏电极的侧壁间距小于所述漏电极与栅电极接近于漏电极的侧壁间距。
所述盖帽层与源电极之间的间距小于盖帽层与漏电极之间的间距。
所述栅电极与源电极之间的间距小于栅电极与漏电极之间的间距。
作为一种可能的实施方式，进一步，所述衬底为半绝缘或高阻β-Ga2O3衬底，其掺杂有Mg、Fe、Zn、N、P中的任一种元素，且掺杂元素的摩尔百分比为0.045～0.055。
所述缓冲层为非故意掺杂β-Ga2O3缓冲层。
所述沟道层为非故意掺杂β-Ga2O3沟道层。
所述间隔层为Al组分含量为0.16～0.25的本征(AlGa)2O3间隔层。
所述势垒层为n型掺杂的(AlGa)2O3势垒层，其掺杂的元素种类包含Si、Sn、Ge、F、Cl中的任意一种，且掺杂浓度为1×1016～5×1018/cm3，其中，Al组分含量为0.15～0.3。
所述盖帽层为非故意掺杂β-Ga2O3盖帽层。
所述钝化层为Al2O3、SiO2、Si3N4、HfO2中的任意一种沉积形成。
所述源电极和漏电极为Ti、Al、Au三层金属依次淀积形成。
所述栅电极为Ni、Au两层金属淀积形成。
作为一种较优的选择实施方式，优选的，所述缓冲层的长宽规格与衬底相同。
所述沟道层对应与源电极和漏电极连接的端面两侧均被刻蚀处理形成具有高度落差相同的台面状，且所述间隔层的长宽规格与沟道层上形成台面状规格相同。
所述势垒层的长宽规格与间隔层相同。
基于上述的器件结构方案，本发明还提供一种具有盖帽层的常开型氧化镓基HFET器件的制备方法，其包括如下步骤：
S01、取用预设规格衬底，对其表面进行预处理；
S02、在衬底一端面同质外延生长形成缓冲层；
S03、在缓冲层远离衬底的端面上同质外延生长沟道层，在沟道层远离缓冲层的端面两侧刻蚀台阶，使其形成两侧具有相同高低落差的台面状；
S04、在沟道层的台面上外延生长间隔层；
S05、在间隔层远离沟道层的端面上外延生长势垒层；
S06、在势垒层远离间隔层的端面上外延生长盖帽层，该盖帽层在势垒层上的投影边缘不超出势垒层边缘；
S07、在势垒层远离间隔层的端面上沉积钝化层；
S08、在沟道层两侧被刻蚀的区域淀积金属层且对其进行退火处理，分别制得源电极和漏电极；
S09、对钝化层进行刻蚀，以预留出栅电极形成淀积窗口，然后在其中淀积金属，制得栅电极。
作为一种较优的选择实施方式，优选的，其包括如下具体步骤：
S01、取用半绝缘或高阻β-Ga2O3衬底，并对其表面进行预处理，其中，衬底的掺杂元素种类为Mg、Fe、Zn、N、P中的任意一种，且掺杂元素的摩尔百分比为0.045～0.055，所述衬底的厚度为350～650μm；
S02、在衬底层上同质外延生长厚度为5～10μm的非故意掺杂β-Ga2O3缓冲层；
S03、在缓冲层上同质外延生长厚度为200～600nm的非故意掺杂β-Ga2O3沟道层，并对其远离缓冲层的两侧进行干法刻蚀以形成台面状；
S04、在沟道层台面上方外延生长厚度为10～30nm，Al组分含量为0.16～0.25的本征(AlGa)2O3间隔层；
S05、在间隔层上方外延生长n型掺杂的(AlGa)2O3势垒层，势垒层所掺杂元素的种类包含Si、Sn、Ge、F、Cl中的任意一种，掺杂浓度为1×1016～5×1018/cm3，厚度为20～60nm，其中，Al组分含量为0.15～0.3；
S06、在势垒层上方外延生长厚度为10～20nm非故意掺杂β-Ga2O3，并对其进行刻蚀以形成位于栅电极之下的盖帽层；
S07、在势垒层上沉积厚度为15～25nm的钝化层，其构成材料种类包括Al2O3、SiO2、Si3N4、HfO2中的任意一种；
S08、在沟道层两侧被刻蚀处上依次淀积厚度分别为50nm、50nm、150nm的Ti、Al、Au三层金属，并对其进行退火以完成源电极和漏电极的制备；
S09、对钝化层进行干法刻蚀以得到栅极金属淀积窗口，再依次淀积厚度分别为50nm、200nm的Ni、Au两层金属，以制备栅电极，完成器件的制备。
作为一种较优的选择实施方式，优选的，步骤S02、步骤S03、步骤S04、步骤S05、步骤S06中所述的外延生长的方法为采用MOCVD、MBE、PLD以及HVPE中的一种。
采用上述的技术方案，本发明与现有技术相比，其具有的有益效果为：本方案器件结构通过在栅电极和势垒层之间生长一层盖帽层，有效地降低了栅极泄漏电流，提高了器件的击穿电压和可靠性；同时，本方案器件结构还通过在势垒层上生长一层钝化层，改善了器件内部的电场分布，进一步提高了器件的击穿电压。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本发明具有盖帽层的常开型氧化镓基HFET器件的简要结构示意图；
图2为本发明具有盖帽层的常开型氧化镓基HFET器件的制备方法简要流程图。
具体实施方式
下面结合附图和实施例，对本发明作进一步的详细描述。特别指出的是，以下实施例仅用于说明本发明，但不对本发明的范围进行限定。同样的，以下实施例仅为本发明的部分实施例而非全部实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其它实施例，都属于本发明保护的范围。
如图1所示，本方案一种具有盖帽层的常开型氧化镓基HFET器件，包括衬底11和依序层叠设置在衬底11一端面上的缓冲层12和沟道层13，其还包括：
源电极17，设置在沟道层13远离缓冲层12的端面一侧；
漏电极18，设置在沟道层13远离缓冲层12的端面另一侧；
间隔层15，设置在源电极17和漏电极18之间的沟道层13上；
势垒层16，设置在间隔层15远离沟道层13的端面上；
盖帽层19，设置在势垒层16远离间隔层15的端面上，且盖帽层19在势垒层16上的投影边缘不超出势垒层16边缘；
栅电极20，设置在盖帽层19远离势垒层16的端面上；
钝化层21，设置在势垒层16远离间隔层15的端面上且将盖帽层19包覆其中，所述栅电极20的上端高出钝化层21的上端面。
其中，本方案中，所述沟道层13对应与源电极17和漏电极18连接的端面两侧均被刻蚀处理形成具有高度落差相同的台面状，且所述间隔层15的长宽规格与沟道层13上形成台面状规格相同；所述势垒层16的长宽规格与间隔层15相同。
本方案中，所述源电极17和漏电极18的上端均高出钝化层21的上端面。
另外，本方案中，所述钝化层21被盖帽层19和设置在盖帽层19上的栅电极20分隔形成相对的两部分，即钝化层21(1)和钝化层21(2)。
本方案中，所述源电极17与盖帽层19接近于源电极17的侧壁间距小于所述源电极17与栅电极20接近于源电极17的侧壁间距；所述漏电极18与盖帽层19接近于漏电极18的侧壁间距小于所述漏电极18与栅电极20接近于漏电极18的侧壁间距。
本方案中，所述盖帽层19与源电极17之间的间距小于盖帽层19与漏电极18之间的间距；所述栅电极20与源电极17之间的间距小于栅电极20与漏电极18之间的间距。
本方案中，所述衬底11为具有高阻或半绝缘的β-Ga2O3制成，其掺杂元素的种类为Mg、Fe、Zn、N、P中的任意一种，但不限于此，衬底层11掺杂所采取的摩尔百分比为0.045～0.055，厚度为350～650μm。
本方案中，所述缓冲层12为非故意掺杂(UID)β-Ga2O3，其作用是降低外延层缺陷密度并减小来源于反应室或衬底杂质对沟道电子的影响和防止衬底电子进入缓冲层而影响栅极对沟道电子的调制作用；本方案缓冲层12采用的厚度可以为5～10μm。
本方案中，所述沟道层13为非故意掺杂(UID)β-Ga2O3制成，其作用是通过在位于沟道层上侧且与间隔层15接触的界面处聚集电子(电子聚集在图1的14处)，以形成2DEG，并为电子提供运输通道；图1中，沟道层13的左上侧和右上侧被刻蚀以形成台面，刻蚀的目的是增加沟道层表面的氧空位缺陷，提高界面处的载流子浓度，增强隧穿效应，最终降低欧姆接触电阻。左上侧刻蚀的深度22与右上侧刻蚀的深度23相同。刻蚀的宽度与源电极17以及漏电极18宽度相同。沟道层13未被刻蚀之前采用的厚度为200～600nm。
本方案中，所述间隔层15为本征(AlGa)2O3(也记作i-(AlGa)2O3)制成,其作用是通过将处于势垒层的电离施主杂质和电子在空间上分离，以降低电离杂质散射对沟道电子的影响，从而提高电子的迁移率和饱和漂移速度。当间隔层厚度较小时，其隔离作用将难以奏效；当间隔层厚度增大时，虽然沟道电子所受的电离杂质散射减小，但电子进入沟道层的难度也随之增大，尤其当间隔层过厚时，将使得电子转移效率很低，从而影响二维电子气的浓度。因此，所述间隔层15采用的厚度为10～30nm，Al组分为0.16～0.25。
本方案中，所述势垒层16为n型掺杂的(AlGa)2O3制成，其作用是作为电子供给层，采用n型掺杂的目的是为了提高载流子浓度。势垒层16掺杂的元素种类包含Si、Sn、Ge、F、Cl中的任意一种，但不限于此，掺杂浓度为1×1016～5×1018/cm3。当势垒层16的厚度过小时，无法形成2DEG；随着其厚度的增大，2DEG浓度也随之增大；当其厚度达到一定程度后，2DEG将趋于饱和，因此势垒层16所采用的厚度为20～60nm。由于过低的Al组分会大大降低2DEG浓度，而过高的Al组分则会增大势垒层16的深施主态陷阱密度，因此势垒层16采用的Al组分为0.15～0.3。
本方案中，所述盖帽层19为非故意掺杂(UID)β-Ga2O3制成，其作用是降低栅极泄漏电流，提高器件的击穿电压和可靠性。由于2EDG的浓度随着盖帽层的厚度的增大先减小后趋于饱和不再变化，而较薄的盖帽层厚度则无法起到其应有的作用，因此盖帽层19采用的厚度为10～20nm。
本方案中，钝化层21由两部分组成，即钝化层21(1)和钝化层21(2)，其作用是改善器件内部的电场分布，进一步提高器件的击穿电压。钝化层的材料种类包括Al2O3、SiO2、Si3N4、HfO2中的任意一种，但不限于此。钝化层采用的厚度为15～25nm。
本方案中，源电极17和漏电极18由Ti、Al和Au三层金属组成，由于其需要与沟道层形成欧姆接触，因此在制备时需要对其进行退火处理；Ti、Al、Au采用的厚度分别为50nm、50nm、150nm。
本方案中，栅电极20由Ni、Au两层金属组成，其特点是与盖帽层形成具有单向导通特性的肖特基接触。Ni、Au采用的厚度分别为50nm、200nm。
下面结合一实施实例对本方案器件的结构和制备方法做进一步的阐述，参照图2所示，其示出了本方案一种具有盖帽层的常开型氧化镓基HFET器件的制备方法，给出以下实施例。
本方案实例旨在制成厚度为400μm、Fe掺杂且摩尔百分比为0.05的β-Ga2O3衬底11，厚度为8μm的β-Ga2O3缓冲层12，厚度为500nm的UIDβ-Ga2O3沟道层13，厚度为15nm、Al组分为0.2的i-(AlGa)2O3间隔层15，厚度为50nm、Al组分为0.22、Si元素掺杂且掺杂浓度为3×1018/cm3的(AlGa)2O3势垒层16，厚度为15nm的盖帽层19，由厚度分别为50nm、50nm和150nm的Ti、Al和Au三层金属组成的源电极17和漏电极18，厚度为20nm的Si3N4钝化层(由21(1)和21(2)两部分组成)，由厚度分别为50nm和200nm的Ni、Au两层金属组成的栅电极20的具有盖帽层的常开型氧化镓基HFET器件，其具体制作步骤如下：
(1)准备Fe掺杂的高阻或半绝缘β-Ga2O3衬底，并对其进行预处理，该过程依次为用丙酮、异丙醇分别清洗20～50s，用去离子水清洗，用氮气枪吹干。
(2)将β-Ga2O3衬底放置于金属有机物化学气相沉积(MOCVD)反应室中同质外延生长UIDβ-Ga2O3缓冲层。外延生长条件如下：采用三乙基镓(TEGa)作为镓源，其流量为30sccm；使用氩气作为载气将镓源输送至反应腔体；使用高纯氧作为反应剂，其流量为55sccm；生长温度为600℃，O2/TEGa(O2与镓源流量之比)为950。
(3)利用MOCVD技术在缓冲层上同质外延生长UIDβ-Ga2O3沟道层，并对其左上侧和右上侧进行刻蚀以形成台面。外延生长条件如下：采用三乙基镓(TEGa)作为镓源，其流量为35sccm；载气为氩气；反应剂高纯氧的流量为60sccm；生长温度为700℃，O2/TEGa为980。在沟道层生长完毕之后，利用光刻胶并采用光刻的方式将沟道层上表面中间位置进行保护，再对沟道层左上侧和右上侧未被光刻胶保护区域采用电感耦合等离子体(ICP)刻蚀以形成台面。刻蚀条件如下：采用的刻蚀气体为BCl3，其流量为30sccm；启辉功率为400W。整个刻蚀过程分为两步，第一步是主要刻蚀过程，采用的刻蚀功率为25W；第二步需要在低功率下完成，以减小表面刻蚀损伤，采用的刻蚀功率为10W。
(4)利用MOCVD技术在沟道层台面上方外延生长i-(AlGa)2O3间隔层,其中，外延生长条件如下：采用三乙基镓(TEGa)为镓源，三甲基铝(TMAl)为铝源，以moral(TMAl)表示铝源的摩尔数，以moral(TEGa+TMGa)表示镓源和铝源的摩尔数之和，反应时二者之比(moral(TMAl)/moral(TEGa+TMGa))为0.22；载气为氩气；反应剂高纯氧的流量为50sccm；生长温度为850℃，O2/(TEGa+TMGa)(O2流量与镓源和铝源流量和之比)为920。
(5)利用MOCVD技术在间隔层上方同质外延生长Si掺杂的n型(AlGa)2O3)势垒层。外延生长条件为：采用三乙基镓(TEGa)为镓源，三甲基铝(TMAl)为铝源，moral(TMAl)/moral(TEGa+TMGa)为0.25；以硅烷(SiH4)作为掺杂剂；载气为氩气；反应剂高纯氧的流量为60sccm；生长温度为850℃，O2/(TEGa+TMGa)为900。
(6)利用MOCVD技术在势垒层上方外延生长UIDβ-Ga2O3，并对其进行刻蚀以形成位于栅电极之下的盖帽层。外延生长条件如下：采用三乙基镓(TEGa)作为镓源，其流量为50sccm；载气为氩气；反应剂高纯氧的流量为60sccm；生长温度为700℃，O2/TEGa为875。在外延生长之后，利用光刻胶并采用光刻的方式将位于栅电极之下的盖帽层区域进行保护，再采用ICP刻蚀对未被光刻胶保护的盖帽层其他区域进行台阶刻蚀，以形成盖帽层。刻蚀条件如下：采用的刻蚀气体为BCl3，其流量为25sccm；启辉功率为450W；刻蚀功率为35W。
(7)将盖帽层上方用来保护的光刻胶剥离，利用等离子增强化学气相沉积PECVD方法，在氨气流量为3sccm，氮气流量为950sccm，硅烷流量为250sccm，温度为400℃，功率为20W的工艺条件下，沉积Si3N4钝化层。
(8)在沟道层左上侧和右上侧被刻蚀处上方，利用电子束蒸发仪器，在高真空且功率为500W的工艺条件下依次淀积Ti、Al、Au三层金属。在金属淀积完毕之后，在氮气气氛中且温度为500℃的条件下退火60s，以制备具有欧姆接触特性的源电极和漏电极。
(9)用光刻胶将栅极之外的钝化层进行保护，采用ICP刻蚀将未被保护的钝化层进行刻蚀以得到栅极金属淀积窗口，刻蚀条件如下：采用的刻蚀气体为CF4和O2组成的混合气体，其流量分别为70sccm和3sccm；启辉功率为400W；刻蚀功率为80W。在栅极金属窗口淀积完毕之后，去除光刻胶，利用电子束蒸发仪器，在高真空且功率为400W的工艺条件下依次淀积Ni、Au两层栅极金属，以制备能与盖帽层形成肖特基接触的栅电极，最后完成整个器件的制备。
以上所述仅为本发明的部分实施例，并非因此限制本发明的保护范围，凡是利用本发明说明书及附图内容所作的等效装置或等效流程变换，或直接或间接运用在其他相关的技术领域，均同理包括在本发明的专利保护范围内。

Claims (9)

1.一种具有盖帽层的常开型氧化镓基HFET器件，包括衬底和依序层叠设置在衬底一端面上的缓冲层和沟道层，其特征在于，其还包括：
源电极，设置在沟道层远离缓冲层的端面一侧；
漏电极，设置在沟道层远离缓冲层的端面另一侧；
间隔层，设置在源电极和漏电极之间的沟道层上；
势垒层，设置在间隔层远离沟道层的端面上；
盖帽层，设置在势垒层远离间隔层的端面上，且盖帽层在势垒层上的投影边缘不超出势垒层边缘；
栅电极，设置在盖帽层远离势垒层的端面上；
钝化层，设置在势垒层远离间隔层的端面上且将盖帽层包覆其中，所述栅电极的上端高出钝化层的上端面；
其中，所述源电极与盖帽层接近于源电极的侧壁间距小于所述源电极与栅电极接近于源电极的侧壁间距；
所述漏电极与盖帽层接近于漏电极的侧壁间距小于所述漏电极与栅电极接近于漏电极的侧壁间距；
所述盖帽层与源电极之间的间距小于盖帽层与漏电极之间的间距；
所述栅电极与源电极之间的间距小于栅电极与漏电极之间的间距。
2.如权利要求1所述的具有盖帽层的常开型氧化镓基HFET器件，其特征在于，所述沟道层对应与源电极和漏电极连接的端面两侧均被刻蚀处理形成具有相同高度落差的台面状。
3.如权利要求1所述的具有盖帽层的常开型氧化镓基HFET器件，其特征在于，所述源电极和漏电极的上端均高出钝化层的上端面。
4.如权利要求1所述的具有盖帽层的常开型氧化镓基HFET器件，其特征在于，所述钝化层被盖帽层和设置在盖帽层上的栅电极分隔形成相对的两部分。
5.如权利要求1所述的具有盖帽层的常开型氧化镓基HFET器件，其特征在于，所述衬底为半绝缘或高阻β-Ga2O3衬底，其掺杂有Mg、Fe、Zn、N、P中的任一种元素，且掺杂元素的摩尔百分比为0.045～0.055；
所述缓冲层为非故意掺杂β-Ga2O3缓冲层；
所述沟道层为非故意掺杂β-Ga2O3沟道层；
所述间隔层为Al组分含量为0.16～0.25的本征(AlGa)2O3间隔层；
所述势垒层为n型掺杂的(AlGa)2O3势垒层，其掺杂的元素种类包含Si、Sn、Ge、F、Cl中的任意一种，且掺杂浓度为1×1016～5×1018/cm3，其中，Al组分含量为0.15～0.3；
所述盖帽层为非故意掺杂β-Ga2O3盖帽层；
所述钝化层为Al2O3、SiO2、Si3N4、HfO2中的任意一种沉积形成；
所述源电极和漏电极为Ti、Al、Au三层金属依次淀积形成；
所述栅电极为Ni、Au两层金属淀积形成。
6.如权利要求1至5之一所述的具有盖帽层的常开型氧化镓基HFET器件，其特征在于，所述缓冲层的长宽规格与衬底相同；
所述沟道层对应与源电极和漏电极连接的端面两侧均被刻蚀处理形成具有高度落差相同的台面状，且所述间隔层的长宽规格与沟道层上形成台面状规格相同；
所述势垒层的长宽规格与间隔层相同。
7.一种具有盖帽层的常开型氧化镓基HFET器件的制备方法，其特征在于，其包括如下步骤：
S01、取用预设规格衬底，对其表面进行预处理；
S02、在衬底一端面同质外延生长形成缓冲层；
S03、在缓冲层远离衬底的端面上同质外延生长沟道层，在沟道层远离缓冲层的端面两侧刻蚀台阶，使其形成两侧具有相同高低落差的台面状；
S04、在沟道层的台面上外延生长间隔层；
S05、在间隔层远离沟道层的端面上外延生长势垒层；
S06、在势垒层远离间隔层的端面上外延生长盖帽层，该盖帽层在势垒层上的投影边缘不超出势垒层边缘；
S07、在势垒层远离间隔层的端面上沉积钝化层；
S08、在沟道层两侧被刻蚀的区域淀积金属层且对其进行退火处理，分别制得源电极和漏电极；
S09、对钝化层进行刻蚀，以预留出栅电极形成淀积窗口，然后在其中淀积金属，制得栅电极。
8.如权利要求7所述的具有盖帽层的常开型氧化镓基HFET器件的制备方法，其特征在于，其包括如下具体步骤：
S01、取用半绝缘或高阻β-Ga2O3衬底，并对其表面进行预处理，其中，衬底的掺杂元素种类为Mg、Fe、Zn、N、P中的任意一种，且掺杂元素的摩尔百分比为0.045～0.055，所述衬底的厚度为350～650μm；
S02、在衬底层上同质外延生长厚度为5～10μm的非故意掺杂β-Ga2O3缓冲层；
S03、在缓冲层上同质外延生长厚度为200～600nm的非故意掺杂β-Ga2O3沟道层，并对其远离缓冲层的两侧进行干法刻蚀以形成台面状；
S04、在沟道层台面上方外延生长厚度为10～30nm，Al组分含量为0.16～0.25的本征(AlGa)2O3间隔层；
S05、在间隔层上方外延生长n型掺杂的(AlGa)2O3势垒层，势垒层所掺杂元素的种类包含Si、Sn、Ge、F、Cl中的任意一种，掺杂浓度为1×1016～5×1018/cm3，厚度为20～60nm，其中，Al组分含量为0.15～0.3；
S06、在势垒层上方外延生长厚度为10～20nm非故意掺杂β-Ga2O3，并对其进行刻蚀以形成位于栅电极之下的盖帽层；
S07、在势垒层上沉积厚度为15～25nm的钝化层，其构成材料种类包括Al2O3、SiO2、Si3N4、HfO2中的任意一种；
S08、在沟道层两侧被刻蚀处上依次淀积厚度分别为50nm、50nm、150nm的Ti、Al、Au三层金属，并对其进行退火以完成源电极和漏电极的制备；
S09、对钝化层进行干法刻蚀以得到栅极金属淀积窗口，再依次淀积厚度分别为50nm、200nm的Ni、Au两层金属，以制备栅电极，完成器件的制备。
9.如权利要求7或8所述的具有盖帽层的常开型氧化镓基HFET器件的制备方法，其特征在于，步骤S02、步骤S03中的同质外延生长和步骤S04、步骤S05、步骤S06中的外延生长的方法均为采用MOCVD、MBE、PLD以及HVPE中的一种。
CN202110974627.7A 2021-08-24 2021-08-24 一种具有盖帽层的常开型氧化镓基hfet器件及其制备方法 Active CN113725297B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202110974627.7A CN113725297B (zh) 2021-08-24 2021-08-24 一种具有盖帽层的常开型氧化镓基hfet器件及其制备方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202110974627.7A CN113725297B (zh) 2021-08-24 2021-08-24 一种具有盖帽层的常开型氧化镓基hfet器件及其制备方法

Publications (2)

Publication Number Publication Date
CN113725297A CN113725297A (zh) 2021-11-30
CN113725297B true CN113725297B (zh) 2024-10-01

Family

ID=78677615

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202110974627.7A Active CN113725297B (zh) 2021-08-24 2021-08-24 一种具有盖帽层的常开型氧化镓基hfet器件及其制备方法

Country Status (1)

Country Link
CN (1) CN113725297B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115928014B (zh) * 2022-11-23 2024-06-14 西安邮电大学 一种β相氧化镓薄膜及其制备和掺杂方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110459472A (zh) * 2019-08-05 2019-11-15 中国电子科技集团公司第十三研究所 增强型GaN场效应晶体管及其制造方法
CN113066863A (zh) * 2021-03-15 2021-07-02 无锡职业技术学院 一种基于铁电栅介质的增强型hemt器件及其制作方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5913816B2 (ja) * 2011-02-21 2016-04-27 富士通株式会社 半導体装置の製造方法
US20130105817A1 (en) * 2011-10-26 2013-05-02 Triquint Semiconductor, Inc. High electron mobility transistor structure and method
JP2013157407A (ja) * 2012-01-27 2013-08-15 Fujitsu Semiconductor Ltd 化合物半導体装置及びその製造方法
CN108417493A (zh) * 2018-03-08 2018-08-17 中国科学院苏州纳米技术与纳米仿生研究所 基于氧化自停止技术的p型栅增强型晶体管及其制备方法
CN108346695A (zh) * 2018-04-13 2018-07-31 中国科学院苏州纳米技术与纳米仿生研究所 基于P-GaN HEMT T型栅高频器件结构及其制备方法和应用

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110459472A (zh) * 2019-08-05 2019-11-15 中国电子科技集团公司第十三研究所 增强型GaN场效应晶体管及其制造方法
CN113066863A (zh) * 2021-03-15 2021-07-02 无锡职业技术学院 一种基于铁电栅介质的增强型hemt器件及其制作方法

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
《Demonstration of high mobility and quantum transport in modulation-dopedβ-(AlxGa1-x)2O3/Ga2O3 heterostructures》;Yuewei Zhang;《Applied Physics Letters》;20180424;第112卷(第17期);1-5 *

Also Published As

Publication number Publication date
CN113725297A (zh) 2021-11-30

Similar Documents

Publication Publication Date Title
CN107946358B (zh) 一种与Si-CMOS工艺兼容的AlGaN/GaN异质结HEMT器件及其制作方法
JP5099116B2 (ja) 化合物半導体装置とその製造方法
JP5114947B2 (ja) 窒化物半導体装置とその製造方法
US7456443B2 (en) Transistors having buried n-type and p-type regions beneath the source region
CN103187441B (zh) 高电子迁移率晶体管及其形成方法
US8669592B2 (en) Compound semiconductor device and method for fabricating the same
JP7013710B2 (ja) 窒化物半導体トランジスタの製造方法
JP2010225765A (ja) 半導体装置及びその製造方法
CN103187436A (zh) 高电子迁移率晶体管及其形成方法
JP2007165431A (ja) 電界効果型トランジスタおよびその製造方法
CN113380623A (zh) 通过p型钝化实现增强型HEMT的方法
CN109873034B (zh) 沉积多晶AlN的常关型HEMT功率器件及其制备方法
JP6977449B2 (ja) 電界効果トランジスタの製造方法及び電界効果トランジスタ
JP6880406B2 (ja) 化合物半導体装置及びその製造方法
JP2010166027A (ja) ＧａＮ系電界効果トランジスタおよびその製造方法
CN112289858A (zh) Ⅲ族氮化物增强型hemt器件及其制备方法
CN114899227A (zh) 一种增强型氮化镓基晶体管及其制备方法
CN207925477U (zh) 一种与Si-CMOS工艺兼容的AlGaN/GaN异质结HEMT器件
CN113725297B (zh) 一种具有盖帽层的常开型氧化镓基hfet器件及其制备方法
CN112054056A (zh) 具有栅极静电防护结构的高电子迁移率晶体管及制作方法
CN113745333B (zh) 一种氧化镓基mis-hemt器件及其制备方法
CN112768409B (zh) GaN HEMT集成器件及其制备方法
CN212542443U (zh) 一种氮化镓晶体管结构及氮化镓基外延结构
CN114121655A (zh) 一种基于增强型器件的自终止刻蚀方法及器件
JP5648307B2 (ja) 縦型ＡｌＧａＮ／ＧａＮ−ＨＥＭＴおよびその製造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant