CN113469310A - 一种基于fpga的rfid标签模拟发射装置、接收装置 - Google Patents

Abstract

本发明公开了一种基于FPGA的RFID标签模拟发射装置、接收装置，其中，发射装置可以包括标签存储器模块、FIFO模块、CRC校验模块、编码模块、DDS直接数字合成模块和多路合成模块，接收装置可以包括低通滤波器模块、解调模块、FIFO模块和译码模块。本发明实施例在传统有源RFID技术的基础上实现信息的可编程与实时处理，并且提升了处理的速度和标签的响应速度。

Description

一种基于FPGA的RFID标签模拟发射装置、接收装置

技术领域

本发明涉及射频识别技术领域，特别涉及一种基于FPGA的RFID标签模拟发射装置、接收装置。

背景技术

射频识别系统(Radio Frequency Identification，RFID)通过无线射频信号进行电子标签内的数据信息与接收器的信息交换，接收器再把收集到的信号发送到处理中心进行处理分析，从而实现对物联网中的物的识别。RFID技术通过发射和接收电磁波的形式，来达到无接触传输信息的要求，从而达到识别的目的。

物体标签内的内存信息由几十位到几百位的二进制ID码组成，主要用于接收器的身份识别。接收器由射频接收、发射模块、控制中心单元和天线组成。接收器可以通过天线给射频标签进行能量传输、读写等操作。一般来说，一个物体包含多个射频标签和相应多个接收器组成一个复杂的射频识别系统，各个接收器通过总控制中心进行调度。

RFID技术可以分为无源射频标签和有源射频标签两类。基于现场可编程门阵列(Field Programmable Gate Array，FPGA)的RFID识别技术是一种有源标签的射频识别技术。相比于无源RFID技术，有源RFID识别技术具有存储信息量大、处理信息多元化、信号辐射范围广以及识别率高等优势。有源RFID技术的工作流程如下：

1)高层系统发出信息采集要求；

2)阅读器根据系统高层指令做出反应，发出特定频率的射频信号；

3)在阅读器识别范围内的电子标签接收询问指令，内部模块对接收的信号进行解调译码；

4)电子标签通过天线将发射自身的ID信息，并根据所接收的信息发送对应的消息，以此响应；

5)阅读器天线将接收到的电子标签所发送的载波信号，内部控制处理模块对其进行解调解码，并将处理后的信息传送给系统高层；

6)系统高层根据逻辑运算判断该电子标签信息的合法性，并根据不同的设定做出相应的处理，发出响应指令，控制阅读器做相应的处理。

现有技术中，有源RFID电子标签一般是预先存储相应信息，无法实现信息的可编程与实时处理，处理的速度和标签的响应速度会受到具体标签结构和设计的影响。

发明内容

本发明提供一种基于FPGA的RFID标签模拟发射装置、接收装置，能够提高标签的响应速度，提升信息的传输效率，实现所传输信息的可编程化。

根据本发明的一个方面，提供了一种基于FPGA的RFID标签模拟发射装置，所述装置包括标签存储器模块、多入多出发射FIFO模块、冗余校验CRC校验模块、编码模块、DDS直接数字合成模块和多路合成模块，其中，

所述标签存储器模块包括4个存储体，每个存储体由1个以上的字组成；第一存储体为保留内存存储器，记录标签灭活口令以及访问口令，各占1个字；第二存储体为个体信息UII存储器，其所占字根据CRC长度决定；第三存储体为标签标识TID存储器，分配8位ISO1563分配类识别字；第四存储体为用户存储器，其所占字长度由标签对应的物品性质确定；

所述标签存储器模块将4个存储体中的标签信息整合为一条码流，通过发射FIFO模块传送给编码模块；

所述编码模块根据所述标签信息生成信息码后，CRC校验模块根据生成多项式生成校验码，合并形成码流；

所述DDS模块通过频率控制字和相位累加器对所述码流的正弦波形进行抽样，将抽样后的波形输入存储在IP核中的正弦查找表中得到输出结果；

所述输出结果经过上级处理后进入多路合成模块，根据频分多路复用技术输入相加器进行相加后进行限幅处理。

所述发射FIFO模块，还用于：

当所有存储体的标签信息全部传递给发射FIFO模块后，发射FIFO模块向编码模块传送一个使能信号；

所述编码模块收到所述使能信号后即对发射FIFO模块进行处理。

所述编码模块处理串行信息；

所述发射FIFO模块能够与编码模块并行处理；当所述编码模块进行处理信息时，所述发射FIFO模块能够处理下一组标签的信息。

所述CRC校验模块根据生成多项式生成校验码，具体包括：

将原信息码左移r bit，右侧补零；其中r为生成多项式的最高次数；

根据移位后的信息码模2除生成多项式，得到的余数即为CRC校验码；

将校验码续接到信息码的尾部，形成CRC码。

所述DDS模块的精度根据如下方式获得：

Δf＝f_clk/2^N；

其中，f_clk为时钟频率，N为相位累加器的位数。

所述发射装置能够支持8个标签；

所述8个标签的信息经过上级处理后进入所述多路合成模块合成处理。

所述装置采用的编码方式为FM0和Miller编码；采用的调制方式为ASK调制方式；采用的CRC校验方式为CRC-16；

所述标签存储器模块由FPGA单板附带的16kb的ROM组成，用于存放标签所携带的信息；

所述发射FIFO模块用于FPGA与ROM以及DSP的信息交换，其中数据宽度定义为32bits，回复数据的宽度为64bits；每个标签均分配一个64bits的缓存，数据分配给标签完成后产生同步时钟，检测到所述同步时钟后，所述数据进行右移操作；

所述CRC校验模块采用16位CRC校验模式；根据本地生成多项式产生CRC校验码并将其拼接在编码后的码流后，接收链路模块将校验码与消息序列代入生成多项式；若校验码与信息码符合生成多项式，则判断接收到的信息无误；

所述编码模块分为FM0码编码和Miller码编码；其中FM0码在一个位窗内采用电平变化了表示逻辑0或者逻辑1，采用2倍频的方式对FM0码输出重新编码以生成Miller码；

所述DDS直接数字合成模块由频率控制字、相位累加器和数据查找表组成；其中数字查找表使用通过MATLAB生成的数据存储在FPGA的IP核中实现；

所述多路合成模块合成4路标签信号输出结果，将每一路的已调制信号通过加法器相加，然后进行幅度控制，最后进行数模转换。

根据本发明的另一个方面，提供了一种基于FPGA的RFID标签模拟接收装置，包括：

所述装置包括低通滤波器模块、解调模块、接收FIFO模块和译码模块，其中，

低通滤波器模块，用于接收标签信息，滤波后发送解调模块；

解调模块，用于将多路所述标签信息解调后发送译码模块；

译码模块，用于将标签信息根据信息码进行解译，得到解译标签信息；

接收FIFO模块，用于将多路所述解译标签信息并行处理并发送存储器处理。

所述低通滤波器模块利用MATLAB的Filter Design Toolbox工具生成低通滤波器的COE文件数据，并将该数据导入FPGA的IP核中；

所述解调模块采用数字正交解调算法来实现对ASK信号的解调；

所述译码模块使用PIE译码方式；通过识别脉冲间隔的不同长度来区分逻辑0和逻辑1，逻辑0的长度为12.5us，逻辑1的长度为25us，检测的时钟设置为160kHz。

所述解调模块采用相干解调算法，由本地振荡器产生虚实两路的本地相干信号，令其与接收信号分别相乘，得到两路相干信号；然后将两路相干信号通过低通滤波器模块，得到低频的常量，作为解调模块的判决门限。

采用本发明的技术方案，提出了一种基于FPGA的RFID标签模拟方案，包括标签存储器模块、多入多出发射FIFO模块、冗余校验CRC校验模块、编码模块、DDS直接数字合成模块和多路合成模块，其中，所述标签存储器模块包括4个存储体，每个存储体由1个以上的字组成；第一存储体为保留内存存储器，记录标签灭活口令以及访问口令，各占1个字；第二存储体为个体信息UII存储器，其所占字根据CRC长度决定；第三存储体为标签标识TID存储器，分配8位ISO1563分配类识别字；第四存储体为用户存储器，其所占字长度由标签对应的物品性质确定；所述标签存储器模块将4个存储体中的标签信息整合为一条码流，通过发射FIFO模块传送给编码模块；所述编码模块根据所述标签信息生成信息码后，CRC校验模块根据生成多项式生成校验码，合并形成码流；所述DDS模块通过频率控制字和相位累加器对所述码流的正弦波形进行抽样，将抽样后的波形输入存储在IP核中的正弦查找表中得到输出结果；所述输出结果经过上级处理后进入多路合成模块，根据频分多路复用技术输入相加器进行相加后进行限幅处理。本发明实施例在传统有源RFID技术的基础上实现信息的可编程与实时处理，并且提升了处理的速度和标签的响应速度。可以提高标签的响应速度、提升信息的传输效率、实现所传输信息的可编程化；可以提升阅读器和标签的识别速度；可以携带所描述的物品的更多信息，便于阅读器根据不同的信息进行处理；可以对携带的信息进行编辑，可多次重复使用，适用于不同的物品。

下面通过附图和实施例，对本发明的技术方案做进一步的详细描述。

附图说明

附图用来提供对本发明的进一步理解，并且构成说明书的一部分，与本发明的实施例一起用于解释本发明，并不构成对本发明的限制。在附图中：

图1为本发明实施例中基于FPGA的RFID标签模拟发射装置结构示意图；

图2为本发明实施例中一种发射装置整体框架结构示意图；

图3为本发明实施例中FIFO并行处理示意图；

图4为本发明实施例中DDS直接数字合成模块原理框图；

图5为本发明实施例中多路信号合成模块原理框图；

图6为本发明实施例中基于FPGA的RFID标签模拟接收装置结构示意图；

图7为本发明实施例中一种解调模块原理框图。

具体实施方式

以下结合附图对本发明的优选实施例进行说明，应当理解，此处所描述的优选实施例仅用于说明和解释本发明，并不用于限定本发明。

本发明设计了一种基于FPGA的RFID标签模拟器，可以提高标签的响应速度、提升信息的传输效率、实现所传输信息的可编程化。本发明由FPGA发射装置和FPGA接收装置组成。其中，发射装置由标签存储器模块、FIFO模块、CRC校验模块、编码模块、DDS直接数字合成模块和多路合成模块组成；接收装置由低通滤波器模块、解调模块、FIFO模块和译码模块组成。

本发明实施例中，所设计的基于FPGA的RFID标签模拟器适用于Altera公司所生产的芯片，所使用的语言为Verilog HDL。发射装置采用的编码方式为FM0和Miller编码，采用的调制方式为ASK调制方式，采用的CRC校验方式为CRC-16；接收装置采用的译码方式为脉冲间隔解码(PIE)解码方式，采用的解调方式为相干解调方式。

所述的标签存储器模块由FPGA单板附带的16kb的ROM组成，用于存放标签所携带的信息。本发明所设计的标签容量为8个，即每个标签占用2kb的空间。

所述的FIFO模块用于FPGA与ROM以及DSP的信息交换，其中数据宽度定义为32bits，回复数据的宽度为64bits。每个标签均分配一个64bits的缓存，数据分配给标签完成后产生同步时钟，检测到该时钟后，数据进行右移操作。

所述的CRC校验模块采用了16位CRC校验模式，发射装置根据本地生成多项式产生CRC校验码并将其拼接在编码后的码流后，接收装置将校验码与消息序列代入生成多项式，若校验码与信息码符合生成多项式，则判断接收到的信息无误。

所述的编码模块分为FM0码编码和Miller码编码。其中FM0码在一个位窗内采用电平变化了表示逻辑0或者逻辑1，采用2倍频的方式对FM0码输出重新编码以生成Miller码。

所述的DDS直接数字合成模块主要由频率控制字、相位累加器和数据查找表组成。其中数字查找表使用通过MATLAB生成的数据存储在FPGA的IP核中实现。

所述的多路合成模块合成4路标签信号，该模块将每一路的已调制信号通过加法器相加，然后进行幅度控制，最后进行数模转换。

所述的低通滤波器模块利用MATLAB的Filter Design Toolbox工具生成低通滤波器的COE文件数据，并将该数据导入FPGA的IP核中。

所述的解调模块采用数字正交解调算法来实现对ASK信号的解调。本发明的解调模块采用的是相干解调算法，首先由本地振荡器产生虚实两路的本地相干信号，令其与接收信号分别相乘，得到两路相干信号。然后将两路相干信号通过低通滤波器，得到低频的常量，该常量即作为解调模块的判决门限。

所述的译码模块使用PIE译码方式。译码模块通过识别脉冲间隔的不同长度来区分逻辑0和逻辑1，逻辑0的长度为12.5us，逻辑1的长度为25us，检测的时钟设置为160kHz。

图1为本发明实施例一中基于FPGA的RFID标签模拟发射装置结构示意图。如图1所示，所述装置包括标签存储器模块11、多入多出发射FIFO模块12、冗余校验CRC校验模块13、编码模块14、DDS直接数字合成模块15和多路合成模块16，其中，

所述标签存储器模块11包括4个存储体，每个存储体由1个以上的字组成；第一存储体为保留内存存储器，记录标签灭活口令以及访问口令，各占1个字；第二存储体为个体信息UII存储器，其所占字根据CRC长度决定；第三存储体为标签标识TID存储器，分配8位ISO1563分配类识别字；第四存储体为用户存储器，其所占字长度由标签对应的物品性质确定；

所述标签存储器模块11将4个存储体中的标签信息整合为一条码流，通过发射FIFO模块12传送给编码模块14；

所述编码模块14根据所述标签信息生成信息码后，CRC校验模块13根据生成多项式生成校验码，合并形成码流；

所述DDS模块15通过频率控制字和相位累加器对所述码流的正弦波形进行抽样，将抽样后的波形输入存储在IP核中的正弦查找表中得到输出结果；

所述输出结果经过上级处理后进入多路合成模块16，根据频分多路复用技术输入相加器进行相加后进行限幅处理。

所述发射FIFO模块12，还用于：

当所有存储体的标签信息全部传递给发射FIFO模块12后，发射FIFO模块12向编码模块14传送一个使能信号；

所述编码模块14收到所述使能信号后即对发射FIFO模块进行处理。

所述编码模块14处理串行信息；

所述发射FIFO模块12能够与编码模块14并行处理；当所述编码模块14进行处理信息时，所述发射FIFO模块12能够处理下一组标签的信息。

所述CRC校验模块13根据生成多项式生成校验码，具体包括：

将原信息码左移r bit，右侧补零；其中r为生成多项式的最高次数；

根据移位后的信息码模2除生成多项式，得到的余数即为CRC校验码；

将校验码续接到信息码的尾部，形成CRC码。

所述DDS模块15的精度根据如下方式获得：

Δf＝f_clk/2^N；

其中，f_clk为时钟频率，N为相位累加器的位数。

所述发射装置能够支持8个标签；

所述8个标签的信息经过上级处理后进入所述多路合成模块16合成处理。

所述装置采用的编码方式为FM0和Miller编码；采用的调制方式为ASK调制方式；采用的CRC校验方式为CRC-16；

所述标签存储器模块11由FPGA单板附带的16kb的ROM组成，用于存放标签所携带的信息；

所述发射FIFO模块12用于FPGA与ROM以及DSP的信息交换，其中数据宽度定义为32bits，回复数据的宽度为64bits；每个标签均分配一个64bits的缓存，数据分配给标签完成后产生同步时钟，检测到所述同步时钟后，所述数据进行右移操作；

所述CRC校验模块13采用16位CRC校验模式；根据本地生成多项式产生CRC校验码并将其拼接在编码后的码流后，接收链路模块将校验码与消息序列代入生成多项式；若校验码与信息码符合生成多项式，则判断接收到的信息无误；

所述编码模块14分为FM0码编码和Miller码编码；其中FM0码在一个位窗内采用电平变化了表示逻辑0或者逻辑1，采用2倍频的方式对FM0码输出重新编码以生成Miller码；

所述DDS直接数字合成模块15由频率控制字、相位累加器和数据查找表组成；其中数字查找表使用通过MATLAB生成的数据存储在FPGA的IP核中实现；

所述多路合成模块16合成4路标签信号输出结果，将每一路的已调制信号通过加法器相加，然后进行幅度控制，最后进行数模转换。

具体的，发射装置一种实施方式如下，原理框图如图2所示。

首先将标签存储器在逻辑上化分为四个存储体，每个存储体由1个以上的字组成，其中每个字占16bits。第一个存储器为保留内存存储器，记录标签灭活口令以及访问口令，各占1个字；第二个存储器为UII存储器，其所占字由CRC长度决定，本发明采用CRC-16规格，故分配UII存储器16个字；第三个存储器为TID存储器分配8位ISO1563分配类识别字；第四个存储器为用户存储器，该存储器由实际物品性质决定。

标签存储器数据提取。标签存储器将4个存储器中的数据整合为一条码流，通过FIFO模块传送给编码模块。利用DSP的AOE、AWE和ACE总线来控制FIFO模块的写使能，当所有标签的存储器数据全部传递给FIFO模块后，FIFO模块给编码模块传送一个使能信号，编码模块即对FIFO模块进行处理。

编码模块处理信息。编码模块处理串行信息，FIFO模块可以与编码模块并行处理，当编码模块进行处理信息时，FIFO模块处理下一组标签的信息，其时序图见图3所示。编码模块收到FIFO模块传来的使能信号后开始工作，编码模块检测标签信息中的第一个同步码，并从第二个码片开始编码。

FM0码按照如下规则编码：

逻辑1：电平从一个工作窗的起始位置开始翻转；

逻辑0：电平不仅在一个工作窗的起始位置翻转，并且在窗中间位置开始翻转。

对FM0进一步进行编码，采用Miller码。

Miller码按照如下规则编码：

bit(i-1)为任意，bit(i)＝1：bit(i)起始位置不变化，中间位置跳变；

bit(i-1)＝0，bit(i)＝0：bit(i)起始位置跳变，中间位置不跳变；

bit(i-1)＝1，bit(i)＝0：bit(i)起始位置不跳变，中间位置不跳变。

CRC校验模块生成校验码。编码模块生成信息码后，CRC校验模块根据生成多项式生成校验码。校验码生成规则如下：

1)将原信息码左移r bit，右侧补零其中r为生成多项式的最高次数；

2)用移位后的信息码模2除生成多项式，得到的余数即为CRC校验码；

3)将校验码续接到信息码的尾部，形成CRC码。

DDS模块处理。通过频率控制字和相位累加器对正弦波形进行抽样，将抽样后的波形输入存储在IP核中的正弦查找表中得到输出结果。具体原理见图4。

DDS模块的精度如下：

Δf＝f_clk/2^N

其中，f_clk为时钟频率，N为相位累加器的位数。

多路合成模块处理。本发明所设计的单个发射装置最多支持8个标签。8个标签的信息经过上级处理后进入多路合成模块，模块使用频分多路复用技术。每路信号的输出如下：

m′_i(t)＝m_i(t)·w_ci(t)

其中m′_i(t)为第i路的输出信号，m_i(t)为第i路经过低通滤波器的输入信号，w_ci(t)为不同载波频率的调制信号，计算如下：

w_ci(t)＝cos(2πit×900+ψ)

每路信号的保护间隔为900Hz。最后，8路信号输入相加器进行相加后进行限幅，具体实现原理见图5。

本发明技术方案还提供基于FPGA的RFID标签模拟接收装置，如图6所示，该基于FPGA的RFID标签模拟接收装置包括：

所述装置包括低通滤波器模块21、解调模块22、接收FIFO模块23和译码模块24，其中，

低通滤波器模块21，用于接收标签信息，滤波后发送解调模块22；

解调模块22，用于将多路所述标签信息解调后发送译码模块23；

译码模块23，用于将标签信息根据信息码进行解译，得到解译标签信息；

接收FIFO模块24，用于将多路所述解译标签信息并行处理并发送存储器处理。

所述低通滤波器模块21利用MATLAB的Filter Design Toolbox工具生成低通滤波器的COE文件数据，并将该数据导入FPGA的IP核中；

所述解调模块22采用数字正交解调算法来实现对ASK信号的解调；

所述译码模块23使用PIE译码方式；通过识别脉冲间隔的不同长度来区分逻辑0和逻辑1，逻辑0的长度为12.5us，逻辑1的长度为25us，检测的时钟设置为160kHz。

所述解调模块22采用相干解调算法，由本地振荡器产生虚实两路的本地相干信号，令其与接收信号分别相乘，得到两路相干信号；然后将两路相干信号通过低通滤波器模块21，得到低频的常量，作为解调模块的判决门限。

具体的，作为一个具体的实施方式，本发明提供的接收装置实施方式如下：

当RFID标签进入存在激励的射频场时，标签进入就绪状态。此时，接收装置开始接收阅读器发来的信息。

解调模块处理信号。接收到的信息首先进入低通滤波器，经过滤波后的信号送入解调模块。其具体实现原理图见图7。假设接收到的信号为

s(t)＝Acos(ωt)

本地IQ两路的载波为

经过乘法器后的信号为

实际上有

将两路信号通过一个低通滤波器滤掉高频分量cos(2ωt)和sin(2ωt)可得两个常量，即

两者平方后求和得一常数

该数值即为判决门限。

译码模块处理信号。首先设定参考脉冲宽度等于数据0与数据1脉冲宽度的一半，译码模块在接收到一个脉冲数据后，把此脉冲数据“1”的宽度与参考脉冲宽度进行比较，宽度大于参考脉冲宽度，判决为1，宽度小于参考宽度则判决为0。

FIFO模块将数据传输到存储器。接收装置的FIFO模块处理信息与发射装置的FIFO模块方式相同。

综上所述，本发明的技术方案，提出了一种基于FPGA的RFID标签模拟方案，包括标签存储器模块、多入多出发射FIFO模块、冗余校验CRC校验模块、编码模块、DDS直接数字合成模块和多路合成模块，其中，所述标签存储器模块包括4个存储体，每个存储体由1个以上的字组成；第一存储体为保留内存存储器，记录标签灭活口令以及访问口令，各占1个字；第二存储体为个体信息UII存储器，其所占字根据CRC长度决定；第三存储体为标签标识TID存储器，分配8位ISO1563分配类识别字；第四存储体为用户存储器，其所占字长度由标签对应的物品性质确定；所述标签存储器模块将4个存储体中的标签信息整合为一条码流，通过发射FIFO模块传送给编码模块；所述编码模块根据所述标签信息生成信息码后，CRC校验模块根据生成多项式生成校验码，合并形成码流；所述DDS模块通过频率控制字和相位累加器对所述码流的正弦波形进行抽样，将抽样后的波形输入存储在IP核中的正弦查找表中得到输出结果；所述输出结果经过上级处理后进入多路合成模块，根据频分多路复用技术输入相加器进行相加后进行限幅处理。本发明实施例在传统有源RFID技术的基础上实现信息的可编程与实时处理，并且提升了处理的速度和标签的响应速度。可以提高标签的响应速度、提升信息的传输效率、实现所传输信息的可编程化；可以提升阅读器和标签的识别速度；可以携带所描述的物品的更多信息，便于阅读器根据不同的信息进行处理；可以对携带的信息进行编辑，可多次重复使用，适用于不同的物品。

本领域内的技术人员应明白，本发明的实施例可提供为方法、系统、或计算机程序产品。因此，本发明可采用完全硬件实施例、完全软件实施例、或结合软件和硬件方面的实施例的形式。而且，本发明可采用在一个或多个其中包含有计算机可用程序代码的计算机可用存储介质(包括但不限于磁盘存储器和光学存储器等)上实施的计算机程序产品的形式。

本发明是参照根据本发明实施例的方法、设备(系统)、和计算机程序产品的流程图和/或方框图来描述的。应理解可由计算机程序指令实现流程图和/或方框图中的每一流程和/或方框、以及流程图和/或方框图中的流程和/或方框的结合。可提供这些计算机程序指令到通用计算机、专用计算机、嵌入式处理机或其他可编程数据处理设备的处理器以产生一个机器，使得通过计算机或其他可编程数据处理设备的处理器执行的指令产生用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的装置。

这些计算机程序指令也可存储在能引导计算机或其他可编程数据处理设备以特定方式工作的计算机可读存储器中，使得存储在该计算机可读存储器中的指令产生包括指令装置的制造品，该指令装置实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能。

这些计算机程序指令也可装载到计算机或其他可编程数据处理设备上，使得在计算机或其他可编程设备上执行一系列操作步骤以产生计算机实现的处理，从而在计算机或其他可编程设备上执行的指令提供用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的步骤。

显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。

Claims (10)

1.一种基于FPGA的RFID标签模拟发射装置，其特征在于，所述装置包括标签存储器模块、多入多出发射FIFO模块、冗余校验CRC校验模块、编码模块、DDS直接数字合成模块和多路合成模块，其中，

所述标签存储器模块包括4个存储体，每个存储体由1个以上的字组成；第一存储体为保留内存存储器，记录标签灭活口令以及访问口令，各占1个字；第二存储体为个体信息UII存储器，其所占字根据CRC长度决定；第三存储体为标签标识TID存储器，分配8位ISO1563分配类识别字；第四存储体为用户存储器，其所占字长度由标签对应的物品性质确定；

所述标签存储器模块将4个存储体中的标签信息整合为一条码流，通过发射FIFO模块传送给编码模块；

所述编码模块根据所述标签信息生成信息码后，CRC校验模块根据生成多项式生成校验码，合并形成码流；

所述DDS模块通过频率控制字和相位累加器对所述码流的正弦波形进行抽样，将抽样后的波形输入存储在IP核中的正弦查找表中得到输出结果；

所述输出结果经过上级处理后进入多路合成模块，根据频分多路复用技术输入相加器进行相加后进行限幅处理。

2.根据权利要求1所述的一种基于FPGA的RFID标签模拟发射装置，其特征在于，所述发射FIFO模块，还用于：

当所有存储体的标签信息全部传递给发射FIFO模块后，发射FIFO模块向编码模块传送一个使能信号；

所述编码模块收到所述使能信号后即对发射FIFO模块进行处理。

3.根据权利要求1所述的一种基于FPGA的RFID标签模拟发射装置，其特征在于，所述编码模块处理串行信息；

所述发射FIFO模块能够与编码模块并行处理；当所述编码模块进行处理信息时，所述发射FIFO模块能够处理下一组标签的信息。

4.根据权利要求1所述的一种基于FPGA的RFID标签模拟发射装置，其特征在于，所述CRC校验模块根据生成多项式生成校验码，具体包括：

将原信息码左移r bit，右侧补零；其中r为生成多项式的最高次数；

根据移位后的信息码模2除生成多项式，得到的余数即为CRC校验码；

将校验码续接到信息码的尾部，形成CRC码。

5.根据权利要求1所述的一种基于FPGA的RFID标签模拟发射装置，其特征在于，所述DDS模块的精度根据如下方式获得：

Δf＝f_clk/2^N；

其中，f_clk为时钟频率，N为相位累加器的位数。

6.根据权利要求1所述的一种基于FPGA的RFID标签模拟发射装置，其特征在于，所述发射装置能够支持8个标签；

所述8个标签的信息经过上级处理后进入所述多路合成模块合成处理。

7.根据权利要求1所述的一种基于FPGA的RFID标签模拟发射装置，其特征在于，所述装置采用的编码方式为FM0和Miller编码；采用的调制方式为ASK调制方式；采用的CRC校验方式为CRC-16；

所述标签存储器模块由FPGA单板附带的16kb的ROM组成，用于存放标签所携带的信息；

所述发射FIFO模块用于FPGA与ROM以及DSP的信息交换，其中数据宽度定义为32bits，回复数据的宽度为64bits；每个标签均分配一个64bits的缓存，数据分配给标签完成后产生同步时钟，检测到所述同步时钟后，所述数据进行右移操作；

所述CRC校验模块采用16位CRC校验模式；根据本地生成多项式产生CRC校验码并将其拼接在编码后的码流后，接收链路模块将校验码与消息序列代入生成多项式；若校验码与信息码符合生成多项式，则判断接收到的信息无误；

所述编码模块分为FM0码编码和Miller码编码；其中FM0码在一个位窗内采用电平变化了表示逻辑0或者逻辑1，采用2倍频的方式对FM0码输出重新编码以生成Miller码；

所述DDS直接数字合成模块由频率控制字、相位累加器和数据查找表组成；其中数字查找表使用通过MATLAB生成的数据存储在FPGA的IP核中实现；

所述多路合成模块合成4路标签信号输出结果，将每一路的已调制信号通过加法器相加，然后进行幅度控制，最后进行数模转换。

8.一种基于FPGA的RFID标签模拟接收装置，其特征在于，包括：

所述装置包括低通滤波器模块、解调模块、接收FIFO模块和译码模块，其中，

低通滤波器模块，用于接收标签信息，滤波后发送解调模块；

解调模块，用于将多路所述标签信息解调后发送译码模块；

译码模块，用于将标签信息根据信息码进行解译，得到解译标签信息；

接收FIFO模块，用于将多路所述解译标签信息并行处理并发送存储器处理。

9.根据权利要求8所述的一种基于FPGA的RFID标签模拟接收装置，其特征在于，所述低通滤波器模块利用MATLAB的Filter Design Toolbox工具生成低通滤波器的COE文件数据，并将该数据导入FPGA的IP核中；

所述解调模块采用数字正交解调算法来实现对ASK信号的解调；

所述译码模块使用PIE译码方式；通过识别脉冲间隔的不同长度来区分逻辑0和逻辑1，逻辑0的长度为12.5us，逻辑1的长度为25us，检测的时钟设置为160kHz。

10.根据权利要求8或9所述的一种基于FPGA的RFID标签模拟接收装置，其特征在于，所述解调模块采用相干解调算法，由本地振荡器产生虚实两路的本地相干信号，令其与接收信号分别相乘，得到两路相干信号；然后将两路相干信号通过低通滤波器模块，得到低频的常量，作为解调模块的判决门限。

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