CN113466657B - 一种用于芯片测试的电路板、芯片测试系统及方法 - Google Patents

Abstract

本申请实施例提供一种用于芯片测试的电路板、芯片测试系统及方法，其中，所述电路板包括：第一数量的沿第一方向排布的导电件，所述导电件设置于所述电路板的电连接区，每一所述导电件用于在测试操作中与待测芯片的一个测试点进行电连接，其中，所述第一数量至少为大于或等于2的正整数；粘接于每一所述导电件表面的保护层，所述保护层在所述电路板上的正投影区域完全覆盖所述第一数量的导电件在所述电路板上的正投影区域；连接端口，设置于所述电连接区，所述连接端口用于在所述测试操作中连接测试设备。

Description

一种用于芯片测试的电路板、芯片测试系统及方法

技术领域

本申请涉及半导体技术领域，涉及但不限于一种用于芯片测试的电路板、芯片测试系统及方法。

背景技术

在半导体芯片产品制造的过程中，需要对制作完成的芯片或者晶粒(die)进行测试，通过检测芯片或晶粒内部的信号流通，来分析芯片或晶粒的性能。

相关技术中，板上芯片封装(Chip On Board，COB)技术常用于半导体的芯片测试。通常是将die上的测试点通过打线(bonding)连接到COB的金手指上，从而实现对die的测试。

发明内容

有鉴于此，本申请实施例提供一种用于芯片测试的电路板、芯片测试系统及方法。

第一方面，本申请实施例提供一种用于芯片测试的电路板，包括：

第一数量的沿第一方向排布的导电件，所述导电件设置于所述电路板的电连接区，每一所述导电件用于在测试操作中与待测芯片的一个测试点进行电连接；其中，所述第一数量至少为大于或等于2的正整数；

粘接于每一所述导电件表面的保护层；所述保护层在所述电路板上的正投影区域完全覆盖所述第一数量的导电件在所述电路板上的正投影区域；

连接端口，设置于所述电连接区，所述连接端口用于在所述测试操作中连接测试设备。

在一些实施例中，每一所述导电件包括在与所述第一方向相交的第二方向上排布的至少两个导电区域；

所述保护层包括在所述第二方向上排布的至少两个子保护层，且每一所述子保护层覆盖所述第一数量的导电件中的每一导电件的对应的一个所述导电区域。

在一些实施例中，在所述第二方向上，每相邻的两个所述子保护层的相邻边直接接触或彼此重叠；

每一所述子保护层包括在所述第一方向上排布的至少一个密封条；

每一所述密封条覆盖至少一个所述导电件的对应的一个所述导电区域。

在一些实施例中，所述导电件的材料包括可氧化导电材料；所述密封条的材料至少包括聚氯乙烯和橡胶。

在一些实施例中，所述导电件与所述连接端口通过所述电路板的内部电路进行电连接；所述电路板还包括芯片承载区；

所述芯片承载区用于承载并固定所述待测芯片。

在一些实施例中，所述导电件包括：第一导电触片；所述连接端口包括以下任意一种：第二导电触片、插头和插孔；

所述第一导电触片与所述第二导电触片的材质相同或不同。

第二方面，本申请实施例提供一种芯片测试系统，包括上述电路板和测试设备；

所述电路板用于连接所述待测芯片和所述测试设备。

第三方面，本申请实施例提供一种芯片测试方法，应用于芯片测试系统，所述芯片测试系统包括电路板和与所述电路板电连接的测试设备；所述电路板至少包括沿第一方向排布的导电件和粘接于每一所述导电件表面的保护层；每一所述导电件包括在与所述第一方向相交的第二方向上排布的至少两个导电区域；所述保护层包括在所述第二方向上排布的至少两个子保护层，且每一所述子保护层覆盖所述第一数量的导电件中的每一导电件的对应的一个所述导电区域；所述方法包括：

去除所述导电件表面的部分子保护层，以使得第二数量的导电件中的每一导电件暴露对应的一个导电区域，其中，所述第二数量小于或等于所述第一数量；

使用连接线分别将第一个待测芯片上的每一测试点与对应的导电件被暴露的导电区域进行电连接；

通过所述测试设备对所述第一个待测芯片进行测试。

在一些实施例中，在在采用所述连接线，将所述待测芯片上的多个测试点分别与对应的导电件被暴露的导电区域进行电连接之后，在所述电路板上安装保护盖；其中，所述保护盖在所述电路板上的正投影区域完全覆盖所述第一数量的导电件在所述电路板上的正投影区域和所述连接线在所述电路板上的正投影区域。

在一些实施例中，所述保护盖在所述电路板上的正投影区域完全覆盖所述待测芯片在所述电路板上的正投影区域，且所述保护盖的边缘与所述电路板直接接触。

在一些实施例中，所述方法还包括：

取出所述第一个待测芯片；

去除所述导电件表面的部分子保护层，以使得第三数量的导电件中的每一导电件暴露对应的一个导电区域，其中，所述第三数量小于或等于所述第一数量；

使用连接线分别将第二个待测芯片上的每一测试点与对应的导电件被暴露的导电区域进行电连接；

通过所述测试设备对所述第二个待测芯片进行测试。

在一些实施例中，每一所述子保护层包括在所述第一方向上排布的至少一个密封条；每一所述密封条覆盖至少一个所述导电件的对应的一个所述导电区域；

在对多个所述待测芯片进行测试时，从每一所述导电件靠近所述待测芯片的一端，沿所述第二方向，依次去除所述密封条。

本申请实施例提供的用于芯片测试的电路板、芯片测试系统及方法，其中，电路板包括：第一数量的沿第一方向排布的导电件、粘接于每一所述导电件表面的保护层和连接端口，导电件用于与待测芯片的一个测试点进行电连接，导电件与连接端口通过电路板的内部电路进行连接，连接端口用于连接测试设备，以通过测试设备对待测芯片进行测试，由于导电件表面的保护层能够保护导电件不被氧化，如此，可以实现通过电路板对多个芯片进行测试，提高了电路板的实用性。

附图说明

在附图(其不一定是按比例绘制的)中，相似的附图标记可在不同的视图中描述相似的部件。具有不同字母后缀的相似附图标记可表示相似部件的不同示例。附图以示例而非限制的方式大体示出了本文中所讨论的各个实施例。

图1A为相关技术中在COB上放晶粒的结构示意图；

图1B为相关技术中将晶粒和COB进行打线连接的结构示意图；

图1C为相关技术中采用树脂密封的结构示意图；

图1D为相关技术中采用加保护盖密封的结构示意图；

图2A为本申请实施例提供的用于芯片测试的电路板的一种可选的结构示意图；

图2B为本申请实施例提供的保护层的一种可选的结构示意图；

图2C为本申请实施例提供的保护层的一种可选的结构示意图；

图2D为本申请实施例提供的保护层的一种可选的结构示意图；

图2E为本申请实施例提供的电路板的一种可选的结构示意图；

图3A为本申请实施例提供的将待测芯片固定在电路板上的结构示意图；

图3B为本申请实施例提供的对待测芯片进行打线的结构示意图；

图3C为本申请实施例提供的对待测芯片进行打线的结构示意图；

图3D为本申请实施例提供的对待测芯片进行打线的结构示意图；

图4为本申请实施例提供的芯片测试系统的一种可选的结构示意图；

图5为本申请实施例提供的芯片测试方法的一个可选的流程示意图。

具体实施方式

为使本申请实施例的目的、技术方案和优点更加清楚，下面将结合本申请实施例中的附图，对发明的具体技术方案做进一步详细描述。以下实施例用于说明本申请，但不用来限制本申请的范围。

在后续的描述中，使用用于表示元件的诸如“模块”或“单元”的后缀仅为了有利于本申请的说明，其本身没有特定的意义。因此，“模块”或“单元”可以混合地使用。

COB常用于半导体的芯片测试，通常是选取单颗晶粒，将所选取的晶粒通过打线连接到COB的金手指上，从而实现对晶粒的测试。图1A为相关技术中在COB上放晶粒的结构示意图，图1B为相关技术中将晶粒和COB进行打线连接的结构示意图，如图1A和1B所示，首先，将晶粒101置于COB 102之上的特定区域内；其次，将晶粒101和COB 102中的金手指1021通过引线103进行电连接；最后，将COB 102通过端口1022与测试设备(图中未示出)连接起来，以实现通过测试设备对晶粒101进行测试。

相关技术中，由于在测试过程中手工取放COB时很容易碰到晶粒表面或者引线，造成对晶粒或引线的破坏，最终造成无法测试，因此，通常还会用树脂将晶粒密封或者在晶粒的位置加个保护盖。图1C为相关技术中采用树脂密封的结构示意图，可以看出，通过树脂104对晶粒101、引线103和金手指1021进行覆盖，以实现对晶粒101和引线103进行保护。图1D为相关技术中采用加保护盖密封的结构示意图，可以看出，所述保护盖105设置于COB上的晶粒101、引线103和金手指1021的上方，以实现对晶粒101和引线103进行保护。

然而，对于树脂密封的保护方式，虽然可以很好地对die和引线进行保护，但树脂密封的方式工序复杂且成本较高，并且测试结束后die很难再取出来；另外，树脂会对金手指造成污染，无法实现在同一个金手指上进行第二次打线。

本公开的发明人通过研究注意到，对于加保护盖的保护方式，由于金手指一直暴露于大气环境下，金手指表面极易被氧化从而造成再次打线困难。因此，对于加保护盖的保护方式也使得COB无法再做第二次使用，COB的实用性较差。因此，需要提供一种允许在不同时间段分别对多个不同的芯片进行测试的电路板。

基于相关技术中的存在的上述问题，本申请实施例提供一种用于芯片测试的电路板、芯片测试系统及方法，能够通过所述电路板对多个不同的芯片进行测试，提高电路板的实用性。

图2A为本申请实施例提供的用于芯片测试的电路板的一种可选的结构示意图，如图2A所示，所述电路板20包括：第一数量的导电件201、粘接于每一导电件表面的保护层202和连接端口203。

本申请实施例中，所述第一数量的导电件沿第一方向依次排布。所述导电件201设置于所述电路板的电连接区，每一所述导电件用于在测试操作中与待测芯片的一个测试点进行电连接，其中，所述第一数量至少为大于或等于2的正整数，例如，所述第一数量为6个或者12个。

本申请实施例中，所述导电件的材料包括可氧化导电材料，例如铜、银或者铝，因此，所述导电件容易被氧化失效。

在一些实施例中，所述导电件201可以是金属导电条或者第一导电触片，所述第一导电触片可以为金手指。

本申请实施例中，所述电路板包括承载区(图2A中未示出)和电连接区A，所述电连接区A用于将待测芯片与测试设备连接起来。所述测试点为待测芯片的测试焊盘，通过测量每一测试点的测试信号，可以实现对所述待测芯片进行电性能测试。

这里，所述导电件的个数(即第一数量)大于或等于所述待测芯片的测试点的个数，这样，能够保证每一测试点均可以对应连接一个导电件。

在一些实施例中，当所述导电件的第一数量等于所述测试点的第二数量时，所述导电件201的排序与待测芯片的测试点的排序相同，使得所述导电件的排序即可作为所述待测点的排序，从而避免测试过程中出现误差。

本申请实施例中，所述保护层202是一个粘性层，所述保护层202能够粘接于第一数量的导电件的表面，用于隔离导电件的外部环境，使得导电件在大气环境下不被氧化，防止导电件失效。

在一些实施例中，所述保护层在所述电路板上的正投影区域完全覆盖所述第一数量的导电件在所述电路板上的正投影区域。所述保护层有且仅有一层。

连接端口203，设置于所述电连接区A，所述连接端口用于在测试操作中连接测试设备(图2A中未示出)，以实现通过所述测试设备对所述待测芯片进行测试。

在一些实施例中，所述连接端口203包括以下任意一种：第二导电触片、插头和插孔；所述第二导电触片与所述第一电触片的材质相同或不同。在一些实施例中，所述第二导电触片也可以是金手指。当所述连接端口203为第二导电触片时，所述测试设备上设置有相同的导电触片，通过在第二导电触片和测试设备上的触片之间进行打线，以实现通过所述连接端口将所述电路板和所述测试设备连接起来。当所述连接端口203为插头时，所述测试设备上具有对应于所述插头的插孔，通过将插头与插孔进行连接，实现将所述电路板和所述测试设备连接起来。当所述连接端口203为插孔时，所述测试设备上具有对应于所述插孔的插头，通过将插孔与插头进行连接，实现将所述电路板和所述测试设备连接起来。

这里，所述测试设备用于测量每一导电件上的信号，通过测量每一导电件上的信号，得到所述待测芯片的每一测试点的信号，即实现了对所述待测芯片的电性能测试或失效分析测试。

本申请实施例提供的用于芯片测试的电路板包括：第一数量的沿第一方向排布的导电件、粘接于每一所述导电件表面的保护层和连接端口，导电件用于与待测芯片的一个测试点进行电连接，导电件与连接端口通过电路板的内部电路进行连接，连接端口用于连接测试设备，以通过测试设备对待测芯片进行测试，由于导电件表面的保护层能够保护导电件不被氧化，如此，可以实现通过电路板对多个芯片进行测试，提高了电路板的实用性。

在一些实施例中，每一所述导电件包括在与所述第一方向相交的第二方向上排布的至少两个导电区域；所述保护层包括在所述第二方向上排布的至少两个子保护层，且每一所述子保护层覆盖所述第一数量的导电件中的每一导电件的一个所述导电区域；在所述第二方向上，每相邻的两个所述子保护层的相邻边直接接触。

在一些实施例中，每一所述子保护层包括在所述第一方向上排布的至少一个密封条；每一所述密封条覆盖至少一个所述导电件的一个所述导电区域。

在一些实施例中，所述第一方向可以与所述第二方向垂直。这里，定义所述第一数量的导电件的排布方向(即第一方向)为X轴方向，定义所述第二方向为Y轴方向。

图2B为本申请实施例提供的保护层的一种可选的结构示意图，如图2B所示，所述保护层201包括在Y轴方向上排布两个子保护层，分别为子保护层2021和子保护层2022。其中，每一所述子保护层覆盖所述第一数量的导电件中的每一导电件的一个所述导电区域，例如，子保护层2021覆盖第一个导电件的导电区域2011，子保护层2022覆盖第一个导电件的导电区域2012；在Y轴方向上，相邻的两个子保护层2021和子保护层2022的相邻边直接接触。本申请实施例中，所述子保护层2021包括单个密封条2021；所述子保护层2022单个密封条2022。

请继续参见图2B，在一种可选的实现方式中，单个所述密封条2021或/和单个所述密封条2022覆盖X轴方向上排布的全部导电件的每个的至少部分；在Y轴方向上，所述密封条2021或所述密封条2022相邻的边(沿X轴方向延伸的边)相接触。需要说明的是，在一些实施例中，在Y轴方向上相邻的密封条也可以部分交叠。

图2C为本申请实施例提供的保护层的一种可选的结构示意图，如图2C所示，在一种可选的实现方式中，所述保护层包括在Y轴方向上依次排布的5个子保护层，每一子保护层包括在X轴方向上依次排布的3个密封条。图2C中X轴方向上的每一密封条覆盖X轴方向上的至少一个导电件的每一导电区域，例如，密封条1'或密封条2'或密封条3'或密封条4'或密封条5'覆盖两个导电件中的每个导电件的一个导电区域。另外，Y轴方向的密封条1'、密封条2'、密封条3'、密封条4'和密封条5'中任意相邻的两个密封条的相邻边相接触。例如，密封条1'和密封条2'的相邻边(沿X轴方向延伸的边)相接触、密封条3'和密封条4'的相邻边(沿X轴方向延伸的边)相接触。

图2D为本申请实施例提供的保护层的一种可选的结构示意图，如图2D所示，在一种可选的实现方式中，所述保护层包括在Y轴方向上依次排布的5个子保护层，分别为密封条1”、密封条2”、密封条3”、密封条4”和密封条5”；每一子保护层包括在X轴方向上依次排布的第一数量的密封条，即在X轴方向上每一导电件的表面均设置有一个密封条。Y轴方向的密封条1”、密封条2”、密封条3”、密封条4”和密封条5”中任意相邻的两个密封条的相邻边相接触。例如，密封条2”和密封条3”的相邻边(沿X轴方向延伸的边)相接触、密封条4”和密封条5”的相邻边(沿X轴方向延伸的边)相接触。

在一些实施例中，沿X轴方向排布的多个密封条中相邻两个密封条的相邻边相接触或者间隔预设距离，所述预设距离小于相邻导电件之间的距离。

在对待测芯片进行测试过程中，通过去除所述密封条，使得所述导电件暴露出一个导电区域，通过在所述导电区域和所述测试点之间进行打线，实现对所述待测芯片的测试点进行测试。由于所述密封条可以对每一所述导电件多个导电区域进行保护，因此，每一导电区域均可以实现与测试点进行打线连接，所以，通过本申请实施例提供的电路板可以实现对多个待测芯片进行测量。

需要说明的是，图2C和图2D所示的X轴方向的密封条的数目和Y轴方向的密封条的数目仅为示例，X轴方向的密封条的数目和Y轴方向的密封条的数目还可以设置为其它适用的数目。例如，通过使得保护层在的X轴方向上包括多个密封条，可以在导电件的数目大于芯片上测试点的数目的情况下，仅暴露适用数目的导电件，而使用密封条对剩余的导电件进行保护。

在一些实施例中，所述密封条的材料至少包括聚氯乙烯和橡胶，由于聚氯乙烯和橡胶均高分子聚合物，因此，可以使得密封条具有粘性，可以粘接与导电件的表面。

在一些实施例中，所述密封条可以全部或部分被绝缘胶带替换，例如，所述保护层可以由多个绝缘胶带组成，或者，所述保护层可以由多个绝缘胶带和多个密封条交替形成。在其他实施例中，所述密封条也可以被其它任何合适的密封材料替换。

在一些实施例中，所述导电件与所述连接端口通过所述电路板的内部电路进行电连接。

这里，所述电路板包括但不限于印刷电路板(Printed Circuit Board，PCB)。

在一些实施例中，所述电路板还包括芯片承载区；所述芯片承载区用于承载并固定所述待测芯片。

图2E为本申请实施例提供的电路板的一种可选的结构示意图，如图2E所示，所述电路板20包括电连接区A和芯片承载区B，所述芯片承载区B用于承载并固定所述待测芯片。

这里，可以通过热溶胶或者夹具将所述待测芯片固定于所述芯片承载区B中。

下面，以上述实施例中的电路板为例，说明对待测芯片进行测试的具体过程：COB在制作完成后，在金手指(对应上述实施例中的导电件)位置以数条密封条(与金手指排列方向相同)盖住金手指；打线时撕下任意一条密封条，进行打线后加保护盖；如需再次用此COB打线，取下保护盖和晶粒后，再撕下另一条密封条进行打线即可。

如图3A所示，为本申请实施例提供的将待测芯片固定在电路板上的结构示意图，如图3A所示，所述电路板30包括：导电件301、粘接在所述导电件表面的密封条302和连接端口303。其中，所述导电件包括在Y方向上排布的3个导电区域，Y轴方向上的每一导电区域均被一个所述密封条覆盖。所述待测芯片304固定于所述电路板30上，所述待测芯片304包括测试点3041。如图3B所示，为本申请实施例提供的对待测芯片进行打线的结构示意图，首先，撕掉一个密封条，暴露出每一导电件的一个导电区域3011；其次，通过多条金属线3042将每一测试点3041与暴露的导电区域3011进行连接(例如，电连接)，并在待测芯片304、导电件301和金属线3042的表面加保护盖，以保护待测芯片304和金属线3042不被破坏，进而实现对待测芯片304进行测试。

本申请实施例中，在对待测芯片304进行测试的过程中，导电件中未进行打线连接的部分均采用密封条保护着，所以，导电件中的未被打线连接的部分不会被氧化。

在对待测芯片304测试完成之后，将待测芯片304以及多条金属线3042从电路板30上去除。

图3C为本申请实施例提供的对另一个待测芯片306进行打线的结构示意图，如图3C所示，继续通过电路板30对待测芯片306进行测试，即将电路板30与待测芯片306进行打线连接，具体的连接过程是：再次撕掉一个密封条，暴露出每一导电件的一个导电区域3012；通过多条金属线3062将每一测试点3061与暴露的导电区域3012进行电连接，并在待测芯片306、导电件301和金属线3062的表面加保护盖305，以保护待测芯片306和金属线3062不被破坏，进而实现对待测芯片306进行测试。

需要说明的是，在对待测芯片306进行测试过程中，由于导电区域3011已经被使用，所以，导电区域3011已经失效。

在对待测芯片306测试完成之后，将待测芯片306以及多条金属线3062从电路板30上去除。

图3D为本申请实施例提供的对另一个待测芯片307进行打线的结构示意图，如图3D所示，继续通过电路板30对待测芯片307进行测试，即将电路板30与待测芯片307进行打线连接，具体的连接过程是：再次撕掉一个密封条，暴露出每一导电件的一个导电区域3013；通过多条金属线3072将每一测试点3071与暴露的导电区域3013进行电连接，并在待测芯片307、导电件301和金属线3072的表面加保护盖305，以保护待测芯片307和金属线3072不被破坏，进而实现对待测芯片307进行测试。

需要说明的是，在对待测芯片307进行测试过程中，由于导电区域3011和导电区域3012已经被使用，所以，导电区域3011和导电区域3012均已经失效。

在对待测芯片307测试完成之后，将待测芯片307以及多条金属线3072从电路板30上去除。

本申请实施例中，通过多条密封条，保护未被打线的金手指上其他区域免受氧化。且由于电路板中的每一导电件被密封条分割为至少三个导电区域，每次对待测芯片进行测试时，仅撕开一条密封条，如此，可以实现采用电路板对三个待测芯片进行测试，电路板可以多次使用，提高了电路板的实用性，节约了芯片测试的成本。

需要说明的是，如前所述，电路板中的每一导电件对应的导电区域不限于三个，还可以为五个、七个或者其它适用的数目。

本申请实施例提供一种芯片测试系统，图4为本申请实施例提供的芯片测试系统的一种可选的结构示意图，如图4所示，所述芯片测试系统40包括：电路板401和测试设备402。

所述电路板401用于连接待测芯片403和所述测试设备402，以实现通过所述测试设备402对所述待测芯片403进行测试。

这里，所述电路板401至少包括一连接端口4011，所述测试设备也包括一端口4021，所述连接端口4011与所述测试设备上的端口4021连接，以实现将所述电路板401和所述测试设备402连接起来。在一些实施例中，所述连接端口4011和所述端口4021的类型相同或相匹配，例如，所述连接端口4011和所述端口4021均为金手指，通过在金手指之间打线，实现电路板和测试设备的连接。

在一些实施例中，所述电路板401还包括芯片承载区，所述芯片承载区用于固定承载并固定所述待测芯片403。

在一些实施例中，所述电路板301还包括：第一数量的沿第一方向排布的导电件，所述导电件设置于所述电路板的电连接区，每一所述导电件用于在测试操作中与待测芯片的一个测试点进行电连接；其中，所述第一数量为大于1的正整数。

在一些实施例中，所述电路板301还包括：粘接于每一所述导电件表面的保护层；所述保护层在所述电路板上的正投影区域完全覆盖所述第一数量的导电件在所述电路板上的正投影区域。

在一些实施例中，所述电路板301还包括：连接端口，设置于所述电连接区，所述连接端口用于在所述测试操作中连接测试设备。

在一些实施例中，每一所述导电件包括在与所述第一方向相交的第二方向上排布的至少两个导电区域；所述保护层包括在所述第二方向上排布的至少两个子保护层，且每一所述子保护层覆盖所述第一数量的导电件中的每一导电件的一个所述导电区域；在所述第二方向上，每相邻的两个所述子保护层的相邻边直接接触。

在一些实施例中，每一所述子保护层包括在所述第一方向上排布的至少一个密封条；每一所述密封条覆盖至少一个所述导电件的一个所述导电区域。

在一些实施例中，所述密封条的材料至少包括聚氯乙烯和橡胶。

本申请实施例中的电路板，与上述实施例提供的电路板具有相同的结构，对于本申请实施例未详尽披露的技术特征，请参考上述实施例进行理解，这里，不再赘述。

本申请实施例提供的芯片测试系统包括电路板和测试设备，由于电路板可以实现对多个待测芯片进行性能测试，如此使得芯片测试系统也可以实现对多个待测芯片进行测试，极大地节约了芯片测试的成本。

除此之外，本申请实施例还提供一种芯片测试方法，所述芯片测试方法应用于上述实施例中的芯片测试系统，所述芯片测试系统包括电路板和与所述电路板电连接的测试设备；所述电路板至少包括第一数量的沿第一方向排布的导电件和粘接于每一所述导电件表面的保护层；每一所述导电件包括在与所述第一方向相交的第二方向上排布的至少两个导电区域；所述保护层包括在所述第二方向上排布的至少两个子保护层，且每一所述子保护层覆盖所述第一数量的导电件中的每一导电件的对应的一个所述导电区域。图5为本申请实施例提供的芯片测试方法的一个可选的流程示意图，如图5所示，所述方法包括以下步骤：

步骤S501、去除所述导电件表面的部分子保护层，以使得第二数量的导电件中的每一导电件暴露对应的一个导电区域。

其中，所述第二数量小于或等于所述第一数量。

这里，在所述第二方向上，每相邻的两个所述子保护层的相邻边直接接触或彼此重叠；每一所述子保护层包括在所述第一方向上排布的至少一个密封条；每一所述密封条覆盖至少一个所述导电件的一个所述导电区域。

步骤S502、使用连接线分别将第一个待测芯片上的每一测试点与对应的导电件被暴露的一个导电区域进行电连接。

本申请实施例中，每对一个芯片进行测试时，即去除在第二方向上相邻的两个密封条中的任意一个，以暴露出每一导电件的一个导电区域，每一所述导电件的一个所述导电区域用于与所述待测芯片的一个测试点进行电连接，以实现通过所述电路板对多个所述待测芯片进行测试。

本申请实施例中，所述第二数量等于所述第一个待测芯片上测试点的个数。

步骤S503、通过所述测试设备对所述第一个待测芯片进行测试。

这里，通过所述测试设备测量每一导电件上的信号，以实现对所述待测芯片进行测试。

在一些实施例中，在采用所述连接线，将所述待测芯片上的每一测试点与对应的导电件被暴露的一个导电区域进行电连接之后，所述方法还包括：

步骤S10、在所述电路板上安装保护盖。

所述保护盖在所述电路板上的正投影区域完全覆盖所述第一数量的导电件在所述电路板上的正投影区域和所述连接线在所述电路板上的正投影区域，且所述保护盖在所述电路板上的正投影区域完全覆盖所述待测芯片在所述电路板上的正投影区域。

本申请实施例中，所述保护盖的边缘与所述电路板的上表面直接接触，所述保护盖用于保护所述待测芯片和所述待测芯片与所述导电区域之间的电连接线。

在一些实施例中，所述方法还包括以下步骤：

步骤S11、取出所述第一个待测芯片。

步骤S12、去除所述导电件表面的部分子保护层，以使得第三数量的导电件中的每一导电件暴露对应的一个导电区域，其中，所述第三数量小于或等于所述第一数量。

步骤S13、使用连接线分别将第二个待测芯片上的每一测试点与对应的导电件被暴露的导电区域进行电连接。

本申请实施例中，所述第三数量等于所述第二个待测芯片上测试点的个数。

步骤S14、通过所述测试设备对所述第二个待测芯片进行测试。

本申请实施例中，所述芯片测试系统可以对多个待测芯片进行测试，当对其中一个待测芯片(对应第一个待测芯片)测试完成后，需要取出所述待测芯片，并去去除所述待测芯片与导电件之间的连接线。当对一个新的待测芯片(对应第二个待测芯片)进行测试时，首先根据新的待测芯片上测试点的数量，去除对应数量导电件上的保护层，暴露出对应的导电区域，并采用连接线将每一暴露的导电区域与新的待测芯片上的测试点一一进行电连接，并通过测试设备对所述新的待测芯片进行测试。

在一些实施例中，在对多个待测芯片进行测试时，从每一所述导电件靠近所述待测芯片的一端，沿所述第二方向，依次去除所述密封条。

在其它实施例中，在对多个待测芯片进行测试时，可以以任意顺序随机地去除每一导电件中的所述密封条。

在一些实施例中，在去除所述部分保护层之前，所述方法还包括：

将待测芯片固定在所述电路板的芯片承载区。

这里，可以通过热溶胶或者夹具将所述待测芯片固定在所述电路板的芯片承载区。

本申请实施例提供的芯片测试方法与上述实施例中的芯片测试系统类似，对于本申请实施例未详尽披露的技术特征，请参照上述实施例进行理解，这里不再赘述。

本申请实施例提供的芯片测试方法，在对待测芯片进行测试时，去除设置于每一导电件表面的部分保护层，暴露出每一导电件的部分导电区域，通过将待测芯片上的每一测试点与对应的导电件被暴露的一个导电区域进行电连接，实现对一个待测芯片的测试过程。由于保护层包括多个子保护层，且每一子保护层包括多个密封条，每一密封条至少可以暴露出每一导电件的一个导电区域，每一导电区域可实现与一个待测芯片的电连接，如此，可以实现对多个待测芯片的测量。

在本申请所提供的几个实施例中，应该理解到，所揭露的设备和方法，可以通过非目标的方式实现。以上所描述的设备实施例仅仅是示意性的，例如，所述单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，如：多个单元或组件可以结合，或可以集成到另一个系统，或一些特征可以忽略，或不执行。另外，所显示或讨论的各组成部分相互之间的耦合、或直接耦合的。

上述作为分离部件说明的单元可以是、或也可以不是物理上分开的，作为单元显示的部件可以是、或也可以不是物理单元，即可以位于一个地方，也可以分布到多个网络单元上；可以根据实际的需要选择其中的部分或全部单元来实现本实施例方案的目的。

本申请所提供的几个方法或设备实施例中所揭露的特征，在不冲突的情况下可以任意组合，得到新的方法实施例或设备实施例。

以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。

Claims (11)

1.一种用于芯片测试的电路板，其特征在于，所述电路板包括：

第一数量的沿第一方向排布的导电件，每一所述导电件包括在与所述第一方向相交的第二方向上排布的至少两个导电区域；所述导电件设置于所述电路板的电连接区，每一所述导电件用于在测试操作中与待测芯片的一个测试点进行电连接；其中，所述第一数量至少为大于或等于2的正整数；

粘接于每一所述导电件表面的保护层；所述保护层包括在所述第二方向上排布的至少两个子保护层，且每一所述子保护层覆盖所述第一数量的导电件中的每一导电件的对应的一个所述导电区域；所述保护层在所述电路板上的正投影区域完全覆盖所述第一数量的导电件在所述电路板上的正投影区域；

连接端口，设置于所述电连接区，所述连接端口用于在所述测试操作中连接测试设备。

2.根据权利要求1所述的电路板，其特征在于，在所述第二方向上，每相邻的两个所述子保护层的相邻边直接接触或彼此重叠；

每一所述子保护层包括在所述第一方向上排布的至少一个密封条；

每一所述密封条覆盖至少一个所述导电件的对应的一个所述导电区域。

3.根据权利要求2所述的电路板，其特征在于，所述导电件的材料包括可氧化导电材料；所述密封条的材料至少包括聚氯乙烯和橡胶。

4.根据权利要求1所述的电路板，其特征在于，所述导电件与所述连接端口通过所述电路板的内部电路进行电连接；

所述电路板还包括芯片承载区；所述芯片承载区用于承载并固定所述待测芯片。

5.根据权利要求1所述的电路板，其特征在于，所述导电件包括：第一导电触片；所述连接端口包括以下任意一种：第二导电触片、插头和插孔；

所述第一导电触片与所述第二导电触片的材质相同或不同。

6.一种芯片测试系统，包括：上述权利要求1至5任一项提供的电路板和测试设备；

所述电路板用于连接所述待测芯片和所述测试设备。

7.一种芯片测试方法，其特征在于，应用于芯片测试系统，所述芯片测试系统包括电路板和与所述电路板电连接的测试设备；所述电路板至少包括第一数量的沿第一方向排布的导电件和粘接于每一所述导电件表面的保护层；每一所述导电件包括在与所述第一方向相交的第二方向上排布的至少两个导电区域；所述保护层包括在所述第二方向上排布的至少两个子保护层，且每一所述子保护层覆盖所述第一数量的导电件中的每一导电件的对应的一个所述导电区域；所述方法包括：

去除所述导电件表面的部分子保护层，以使得第二数量的导电件中的每一导电件暴露对应的一个导电区域，其中，所述第二数量小于或等于所述第一数量；

使用连接线分别将第一个待测芯片上的每一测试点与对应的导电件被暴露的导电区域进行电连接；

通过所述测试设备对所述第一个待测芯片进行测试。

8.根据权利要求7所述的方法，其特征在于，所述方法还包括：

在采用所述连接线，将所述待测芯片上的多个测试点分别与对应的导电件被暴露的导电区域进行电连接之后，在所述电路板上安装保护盖；

其中，所述保护盖在所述电路板上的正投影区域完全覆盖所述第一数量的导电件在所述电路板上的正投影区域和所述连接线在所述电路板上的正投影区域。

9.根据权利要求8所述的方法，其特征在于，所述保护盖在所述电路板上的正投影区域完全覆盖所述待测芯片在所述电路板上的正投影区域，且所述保护盖的边缘与所述电路板直接接触。

10.根据权利要求9所述的方法，其特征在于，所述方法还包括：

取出所述第一个待测芯片；

去除所述导电件表面的部分子保护层，以使得第三数量的导电件中的每一导电件暴露对应的一个导电区域，其中，所述第三数量小于或等于所述第一数量；

使用连接线分别将第二个待测芯片上的每一测试点与对应的导电件被暴露的导电区域进行电连接；

通过所述测试设备对所述第二个待测芯片进行测试。

11.根据权利要求10所述的方法，其特征在于，每一所述子保护层包括在所述第一方向上排布的至少一个密封条；每一所述密封条覆盖至少一个所述导电件的对应的一个所述导电区域；

在对多个所述待测芯片进行测试时，从每一所述导电件靠近所述待测芯片的一端，沿所述第二方向，依次去除所述密封条。

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