CN113284527B - 时钟数据回复电路、存储器存储装置及信号调整方法 - Google Patents

Abstract

本发明提供一种时钟数据回复电路、存储器存储装置及信号调整方法。所述方法包括：检测第一信号与时钟信号之间的相位差；根据所述相位差与第一时钟频率产生投票信号；根据所述投票信号与第二时钟频率将多个调整信号依序输出，其中所述第一时钟频率不同于所述第二时钟频率；以及根据依序输出的所述多个调整信号产生所述时钟信号。

Description

时钟数据回复电路、存储器存储装置及信号调整方法

技术领域

本发明涉及一种信号调整技术，尤其涉及一种时钟数据回复电路、存储器存储装置及信号调整方法。

背景技术

数码相机、移动电话与MP3播放器在这几年来的成长十分迅速，使得消费者对存储媒体的需求也急速增加。由于可复写式非易失性存储器模块(rewritable non-volatilememory module)(例如，快闪存储器)具有数据非易失性、省电、体积小，以及无机械结构等特性，所以非常适合内建于上述所举例的各种可携式多媒体装置中。

一般来说，存储器存储装置都内建有时钟数据回复(Clock and Data Recovery,CDR)电路，以对数据信号与时钟信号进行校正。随着数据信号的传输频率不断上升，时钟数据回复电路的时钟校正效率与抖动抑制也更加重要。在某些情况下，当数据信号与时钟信号的相位差或频率差的差距较大时，可能会因为相位或频率的瞬间调整量太大，而导致时钟数据回复电路的抖动容忍(jitter tolerance)下降。

发明内容

本发明提供一种时钟数据回复电路、存储器存储装置及信号调整方法，可提升时钟数据回复电路的抖动容忍。

本发明的范例实施例提供一种时钟数据回复电路，其包括相位检测器、投票电路、数字回路滤波器及相位内插器。所述相位检测器用以检测第一信号与时钟信号之间的相位差。所述投票电路连接至所述相位检测器并用以根据所述相位差与第一时钟频率产生投票信号。所述数字回路滤波器连接至所述投票电路并用以根据所述投票信号与第二时钟频率将多个调整信号依序输出，其中所述第一时钟频率不同于所述第二时钟频率。所述相位内插器连接至所述相位检测器与所述数字回路滤波器并用以根据依序输出的所述多个调整信号产生所述时钟信号。

在本发明的一范例实施例中，所述数字回路滤波器包括累加电路与分割电路。所述累加电路连接至所述投票电路。所述分割电路连接至所述累加电路。所述累加电路用以根据所述投票信号与所述第一时钟频率决定第一调整码。所述分割电路用以将所述第一调整码分割为多个第二调整码并根据所述多个第二调整码产生所述多个调整信号。

在本发明的一范例实施例中，所述数字回路滤波器还包括多路复用器。所述多路复用器连接至所述分割电路与所述相位内插器并用以根据所述第二时钟频率将所述多个调整信号依序输出至所述相位内插器。

本发明的范例实施例另提供一种存储器存储装置，其包括连接接口单元、可复写式非易失性存储器模块、存储器控制电路单元及时钟数据回复电路。所述连接接口单元用以连接至主机系统。所述存储器控制电路单元连接至所述连接接口单元与所述可复写式非易失性存储器模块。所述时钟数据回复电路设置于所述连接接口单元、所述可复写式非易失性存储器模块与所述存储器控制电路单元的至少其中之一中。所述时钟数据回复电路用以检测第一信号与时钟信号之间的相位差。所述时钟数据回复电路更用以根据所述相位差与第一时钟频率产生投票信号。所述时钟数据回复电路更用以根据所述投票信号与第二时钟频率将多个调整信号依序输出。所述时钟数据回复电路更用以根据依序输出的所述多个调整信号产生所述时钟信号。所述第一时钟频率不同于所述第二时钟频率。

在本发明的一范例实施例中，所述时钟数据回复电路包括累加电路与分割电路。所述分割电路连接至所述累加电路。所述累加电路用以根据所述投票信号与所述第一时钟频率决定第一调整码。所述分割电路用以将所述第一调整码分割为多个第二调整码并根据所述多个第二调整码产生所述多个调整信号。

在本发明的一范例实施例中，所述时钟数据回复电路还包括多路复用器。所述多路复用器连接至所述分割电路并用以根据所述第二时钟频率将所述多个调整信号依序输出至所述时钟数据回复电路中的相位内插器。

本发明的范例实施例另提供一种信号调整方法，其用于存储器存储装置。所述存储器存储装置具有可复写式非易失性存储器模块，且所述信号调整方法包括：检测第一信号与时钟信号之间的相位差；根据所述相位差与第一时钟频率产生投票信号；根据所述投票信号与第二时钟频率将多个调整信号依序输出，其中所述第一时钟频率不同于所述第二时钟频率；以及根据依序输出的所述多个调整信号产生所述时钟信号。

在本发明的一范例实施例中，根据所述投票信号与所述第二时钟频率将所述多个调整信号依序输出的步骤包括：根据所述投票信号与所述第一时钟频率决定第一调整码；以及将所述第一调整码分割为多个第二调整码并根据所述多个第二调整码产生所述多个调整信号。

在本发明的一范例实施例中，根据所述投票信号与所述第二时钟频率将所述多个调整信号依序输出的步骤还包括：根据所述第二时钟频率将所述多个调整信号依序输出至所述存储器存储装置中的相位内插器。

在本发明的一范例实施例中，依序输出的所述多个调整信号用以逐渐将所述时钟信号调整至满足目标相位差或目标频率差。

本发明的范例实施例另提供一种时钟数据回复电路，其包括相位检测器、投票电路、位回路滤波器及相位内插器。所述投票电路连接至所述相位检测器的输出。所述数字回路滤波器连接至所述投票电路的输出。所述相位内插器连接至所述数字回路滤波器的输出与所述相位检测器。所述投票电路操作于第一时钟频率。所述数字回路滤波器操作于第二时钟频率。所述第一时钟频率不同于所述第二时钟频率。

本发明的范例实施例另提供一种存储器存储装置，其包括连接接口单元、可复写式非易失性存储器模块、存储器控制电路单元及时钟数据回复电路。所述连接接口单元用以连接至主机系统。所述存储器控制电路单元连接至所述连接接口单元与所述可复写式非易失性存储器模块。所述时钟数据回复电路设置于所述连接接口单元、所述可复写式非易失性存储器模块与所述存储器控制电路单元的至少其中之一中。所述时钟数据回复电路中的投票电路操作于第一时钟频率。所述时钟数据回复电路中的数字回路滤波器操作于第二时钟频率。所述数字回路滤波器连接至所述投票电路的输出。所述第一时钟频率不同于所述第二时钟频率。

在本发明的一范例实施例中，所述第一时钟频率低于所述第二时钟频率。

基于上述，在测得第一信号与时钟信号之间的相位差后，投票电路可根据所述相位差与第一时钟频率产生投票信号。数字回路滤波器可根据所述投票信号与第二时钟频率将多个调整信号依序输出，且所述第一时钟频率不同于所述第二时钟频率。相位内插器可根据依序输出的所述多个调整信号产生所述时钟信号。藉此，可提升时钟数据回复电路的抖动容忍。

附图说明

包含附图以便进一步理解本发明，且附图并入本说明书中并构成本说明书的一部分。附图说明本发明的实施例，并与描述一起用于解释本发明的原理；

图1是根据本发明的一范例实施例所示出的时钟数据回复电路的示意图；

图2是根据本发明的一范例实施例所示出的数字回路滤波器的示意图；

图3是根据本发明的一范例实施例所示出的依序输出多个调整信号的示意图；

图4是根据本发明的一范例实施例所示出的根据依序输出的多个调整信号调整时钟信号的示意图；

图5是根据本发明的一范例实施例所示出的主机系统、存储器存储装置及输入/输出(I/O)装置的示意图；

图6是根据本发明的另一范例实施例所示出的主机系统、存储器存储装置及I/O装置的示意图；

图7是根据本发明的另一范例实施例所示出的主机系统与存储器存储装置的示意图；

图8是根据本发明的一范例实施例所示出的存储器存储装置的概要方块图；

图9是根据本发明的一范例实施例所示出的信号调整方法的流程图。

附图标号说明

10:时钟数据回复电路；

11:相位检测器；

12:投票电路；

13:数字回路滤波器；

14:相位内插器；

15:锁相回路电路；

Din,PS,UP,DN,PC(i),PC(1)～PC(n),PC(D),CLK(HS),CLK(LS),CLK(REF):信号；

21:累加电路；

22:分割电路；

23:多路复用器；

201,202:放大器；

211,212:累积器；

221:加法器；

T(0),T(1),T(01)～T(05):时间点；

50,70,80:存储器存储装置；

51,71:主机系统；

510:系统总线；

511:处理器；

512:随机存取存储器；

513:只读存储器；

514:数据传输接口；

52:输入/输出(I/O)装置；

60:主机板；

601:U盘；

602:存储卡；

603:固态硬盘；

604:无线存储器存储装置；

605:全球定位系统模块；

606:网络接口卡；

607:无线传输装置；

608:键盘；

609:屏幕；

610:喇叭；

72:SD卡；

73:CF卡；

74:嵌入式存储装置；

741:嵌入式多媒体卡；

742:嵌入式多芯片封装存储装置；

801:连接接口单元；

802:存储器控制电路单元；

803:可复写式非易失性存储器模块；

S901:步骤(检测第一信号与时钟信号之间的相位差)；

S902:步骤(根据所述相位差与第一时钟频率产生投票信号)；

S903:步骤(根据所述投票信号与第二时钟频率将多个调整信号依序输出，其中第一时钟频率不同于第二时钟频率)；

S904:步骤(根据依序输出的所述多个调整信号产生所述时钟信号)。

具体实施方式

以下提出多个范例实施例来说明本发明，然而本发明不仅限于所例示的多个范例实施例。又范例实施例之间也允许有适当的结合。在本案说明书全文(包括权利要求)中所使用的“连接”一词可指任何直接或间接的连接手段。举例而言，若文中描述第一装置连接于第二装置，则应该被解释成该第一装置可以直接连接于该第二装置，或者该第一装置可以通过其他装置或某种连接手段而间接地连接至该第二装置。此外，“信号”一词可指至少一电流、电压、电荷、温度、数据、或任何其他一或多个信号。

图1是根据本发明的一范例实施例所示出的时钟数据回复电路的示意图。请参照图1，时钟数据回复电路10可用于接收信号(亦称为第一信号)Din并产生信号CLK(HS)。信号CLK(HS)为时钟信号。

时钟数据回复电路10可检测信号Din与CLK(HS)之间的相位差并根据此相位差调整信号CLK(HS)。例如，时钟数据回复电路10可根据信号Din的相位和/或频率来调整信号CLK(HS)的相位和/或频率。藉此，时钟数据回复电路10可用于将信号Din与CLK(HS)锁定于一个预设的相位关系。例如，信号Din与CLK(HS)之间的相位差可被锁定于0度、90度、180度、270度或360度。在一范例实施例中，信号Din可为数据信号。经锁定的信号CLK(HS)亦可用于分析(例如取样)信号Din，以获得信号Din所传递的比特数据(例如比特1/0)。

时钟数据回复电路10包括相位检测器11、投票电路12、数字回路滤波器13及相位内插器14。相位检测器11可用以接收信号Din与CLK(HS)并检测信号Din与CLK(HS)之间的相位差。相位检测器11可根据所测得的相位差产生信号PS。换言之，信号PS可反映信号Din与CLK(HS)之间的相位差。

投票电路12连接至相位检测器11并可接收信号PS。投票电路12可根据信号PS产生信号UP/DN。信号UP/DN可用于改变信号CLK(HS)的相位和/或频率。例如，信号UP可用于提前信号CLK(HS)的至少一个上升缘和/或至少一个下降缘。信号DN可用于延迟信号CLK(HS)的至少一个上升缘和/或至少一个下降缘。在一范例实施例中，信号UP/DN亦称为投票信号。

数字回路滤波器13连接至投票电路12。数字回路滤波器12可接收信号UP/DN并根据信号UP/DN产生信号PC(i)。信号PC(i)可对应一个代码(或控制码)。此代码(或控制码)可用于控制信号CLK(HS)的相位和/或频率。在一范例实施例中，信号PC(i)亦称为调整信号。

相位内插器14连接至数字回路滤波器13、相位检测器11及锁相回路(PhaseLocked Loop,PLL)电路15。相位内插器14用以从数字回路滤波器13接收信号PC(i)并从锁相回路电路15接收信号CLK(REF)。信号CLK(REF)亦称为参考时钟信号。例如，信号CLK(REF)可作为相位内插器14的基底。相位内插器14可根据信号PC(i)对信号CLK(REF)执行相位内插以产生信号CLK(HS)。此外，相位内插器14可根据信号PC(i)调整信号CLK(HS)的相位和/或频率。锁相回路电路15可包含于时钟数据回复电路10内或独立于时钟数据回复电路10之外，本发明不加以限制。

通过相位检测器11、投票电路12、数字回路滤波器13及相位内插器14的协同运作，信号Din与CLK(HS)可被锁定于所述预设的相位关系，以利于后续的信号分析。此外，信号CLK(HS)亦可被提供给其他的电路元件使用。

须注意的是，投票电路12可操作于某一时钟频率(亦称为第一时钟频率)，而数字回路滤波器13则可操作于另一时钟频率(亦称为第二时钟频率)。从另一角度而言，数字回路滤波器13可同时操作于第一时钟频率与第二时钟频率。第一时钟频率不同于第二时钟频率。例如，第一时钟频率可低于第二时钟频率。例如，第一时钟频率可为20MHz，而第二时钟频率可为100MHz，且本发明不限制第一时钟频率与第二时钟频率的实际数值。

在一范例实施例中，投票电路12可接收信号CLK(LS)并以信号CLK(LS)的频率作为第一时钟频率。投票电路12可根据信号CLK(LS)的频率与信号PS来输出信号UP/DN。例如，投票电路12可受信号CLK(LS)的上升缘和/或下降缘触发以产生信号PS。

在一范例实施例中，数字回路滤波器13可接收信号CLK(HS)并以信号CLK(HS)的频率作为第二时钟频率。数字回路滤波器13可根据信号CLK(HS)的频率与信号UP/DN来输出信号UP/DN。例如，数字回路滤波器13可受信号CLK(HS)的上升缘和/或下降缘触发以输出信号PC(i)。

在一范例实施例中，信号CLK(LS)例如是信号CLK(HS)经过除频后产生。例如，一个除频器(Divider)可用以对信号CLK(HS)进行除频以产生信号CLK(LS)。此除频器可包含于时钟数据回复电路10中或独立于时钟数据回复电路10之外。

在一范例实施例中，i的数值介于1至n之间，且n为大于1的整数。第二时钟频率可约为第一时钟频率的n倍。响应于投票电路12产生的一个信号UP/DN，数字回路滤波器13可根据此信号UP/DN与信号CLK(HS)的频率来将n个信号PC(1)～PC(n)依序输出至相位内插器14。相位内插器14可根据依序输出的这n个信号PC(1)～PC(n)来产生信号CLK(HS)和/或调整信号CLK(HS)的相位(或频率)。藉此，依序输出的这n个信号PC(1)～PC(n)可用以逐渐将信号CLK(HS)调整至满足一个相位差(亦称为目标相位差)或频率差(亦称为目标频率差)。

图2是根据本发明的一范例实施例所示出的数字回路滤波器的示意图。请参照图2，数字回路滤波器13可包括累加电路21、分割电路22及多路复用器23。累加电路21可根据信号UP/DN与第一时钟频率决定一个调整码(亦称为第一调整码)。分割电路22连接至累加电路21与多路复用器23。分割电路22可将第一调整码分割为多个调整码(亦称为第二调整码)并根据所述多个第二调整码产生信号PC(1)～PC(n)。多路复用器23可根据第二时钟频率将信号PC(1)～PC(n)依序输出。

从另一角度而言，数字回路滤波器13的一部分电路(即累加电路21与分割电路22)是操作于第一时钟频率并根据第一时钟频率运作(例如产生信号PC(1)～PC(n))。数字回路滤波器13的另一部分电路(即多路复用器23)则是操作于第二时钟频率并根据第二时钟频率运作(例如输出信号PC(i))。

在一范例实施例中，累加电路21包括放大器201、放大器202、累积器211、累积器212及加法器221。放大器201与202的输入端可连接至图1的相位检测器11的输出端以接收信号UP/DN。累积器211的输入端可连接至放大器202的输出端。累积器211与放大器201的输出端可连接至加法器221的输入端。累积器212的输入端可连接至加法器221的输出端。累积器212的输出端可连接至分割电路22的输入端。

在一范例实施例中，放大器201亦称为比例增益放大器，且放大器202亦称为积分增益放大器。例如，放大器201可将信号UP/DN所对应的数值放大N倍，且放大器202可将信号UP/DN所对应的数值放大M倍。N大于M。例如，N可为6和/或M可为4，且N与M的数值不限于此。经放大器202放大M倍的数值可用于更新累积器211所存储的数值。加法器221可将存储于累积器211的数值与放大器201输出的数值相加并根据运算结果更新存储于累积器212的数值。此数值即为第一调整码。累加电路21可接收信号CLK(LS)并根据信号CLK(LS)的频率(即第一时钟频率)来更新第一调整码。然后，累加电路21可将第一调整码所对应的信号传送给分割电路22。

根据累加电路21的输出，分割电路22可产生信号PC(1)～PC(n)。信号PC(1)～PC(n)中的每一者对应一个第二调整码。在一范例实施例中，假设一个第一调整码可单独且一次性地用于将信号CLK(HS)调整至满足一个目标相位差或目标频率差，则信号PC(1)～PC(n)所对应的所有第二调整码则可共同且逐渐地将信号CLK(HS)调整至满足所述目标相位差或目标频率差。

图3是根据本发明的一范例实施例所示出的依序输出多个调整信号的示意图。图4是根据本发明的一范例实施例所示出的根据依序输出的多个调整信号调整时钟信号的示意图。

请参照图3与图4，假设传统上对应于第一调整码的信号PC(D)(即调整信号)可根据信号CLK(LS)的触发而输出，且信号PC(D)可指示图1的相位内插器14在时间点T(0)～T(1)之间一次性地将信号CLK(HS)的相位(或频率)从当前值PH(1)调整至目标值PH(2)。当前值PH(1)与目标值PH(2)之间的差值为ΔPH(即目标相位差或目标频率差)。

在一范例实施例中，信号PC(1)～PC(n)是根据信号CLK(HS)的触发而依序输出。根据依序输出的信号PC(1)～PC(n)，在时间点T(01)～T(05)，信号CLK(HS)的相位(或频率)从当前值PH(1)被逐渐且稳定地调整至目标值PH(2)。当前值PH(1)至目标值PH(2)之间的差值也为ΔPH(即目标相位差或目标频率差)。

在一范例实施例中，假设n＝5。在时间点T(01)，响应于信号PC(1)，信号CLK(HS)的相位(或频率)从当前值PH(1)被调整至PH(1)+ΔPH×(1/5)；在时间点T(02)，响应于信号PC(2)，信号CLK(HS)的相位(或频率)被调整至PH(1)+ΔPH×(2/5)；在时间点T(03)，响应于信号PC(3)，信号CLK(HS)的相位(或频率)被调整至PH(1)+ΔPH×(3/5)；在时间点T(04)，响应于信号PC(4)，信号CLK(HS)的相位(或频率)被调整至PH(1)+ΔPH×(4/5)；并且，在时间点T(05)，响应于信号PC(5)，信号CLK(HS)的相位(或频率)被调整至PH(1)+ΔPH＝PH(2)。

相较于根据信号PC(D)一次性地调整信号CLK(HS)，根据依序输出的信号PC(1)～PC(n)来稳定地将信号CLK(HS)的相位(或频率)调整至目标值PH(2)，可使图1的时钟数据回复电路10具有较高的抖动容忍。特别是，ΔPH(即目标相位差或目标频率差)越大，分阶段调整信号CLK(HS)的优点可更加被突显。

在一范例实施例中，图1的时钟数据回复电路10可设置在存储器存储装置中，以接收来自主机系统的信号Din。然而，在另一范例实施例中，图1的时钟数据回复电路10亦可设置于其他类型的电子装置中，而不限于存储器存储装置。

一般而言，存储器存储装置(亦称，存储器存储系统)包括可复写式非易失性存储器模块(rewritable non-volatile memory module)与控制器(亦称，控制电路)。通常存储器存储装置是与主机系统一起使用，以使主机系统可将数据写入至存储器存储装置或从存储器存储装置中读取数据。

图5是根据本发明的一范例实施例所示出的主机系统、存储器存储装置及输入/输出(I/O)装置的示意图。图6是根据本发明的另一范例实施例所示出的主机系统、存储器存储装置及I/O装置的示意图。

请参照图5与图6，主机系统51一般包括处理器511、随机存取存储器(randomaccess memory,RAM)512、只读存储器(read only memory,ROM)513及数据传输接口514。处理器511、随机存取存储器512、只读存储器513及数据传输接口514皆连接至系统总线(system bus)510。

在本范例实施例中，主机系统51是通过数据传输接口514与存储器存储装置50连接。例如，主机系统51可经由数据传输接口514将数据存储至存储器存储装置50或从存储器存储装置50中读取数据。此外，主机系统51是通过系统总线510与I/O装置52连接。例如，主机系统51可经由系统总线510将输出信号传送至I/O装置52或从I/O装置52接收输入信号。

在一范例实施例中，处理器511、随机存取存储器512、只读存储器513及数据传输接口514可设置在主机系统51的主机板60上。数据传输接口514的数目可以是一或多个。通过数据传输接口514，主机板60可以经由有线或无线方式连接至存储器存储装置50。存储器存储装置50可例如是U盘601、存储卡602、固态硬盘(Solid State Drive,SSD)603或无线存储器存储装置604。无线存储器存储装置604可例如是近距离无线通信(Near FieldCommunication,NFC)存储器存储装置、无线传真(WiFi)存储器存储装置、蓝牙(Bluetooth)存储器存储装置或低功耗蓝牙存储器存储装置(例如，iBeacon)等以各式无线通信技术为基础的存储器存储装置。此外，主机板60也可以通过系统总线510连接至全球定位系统(Global Positioning System,GPS)模块605、网络接口卡606、无线传输装置607、键盘608、屏幕609、喇叭610等各式I/O装置。例如，在一范例实施例中，主机板60可通过无线传输装置607存取无线存储器存储装置604。

在一范例实施例中，所提及的主机系统为可实质地与存储器存储装置配合以存储数据的任意系统。虽然在上述范例实施例中，主机系统是以电脑系统来作说明，然而，图7是根据本发明的另一范例实施例所示出的主机系统与存储器存储装置的示意图。请参照图7，在另一范例实施例中，主机系统71也可以是数码相机、摄影机、通信装置、音频播放器、视频播放器或平板电脑等系统，而存储器存储装置70可为其所使用的安全数字(SecureDigital,SD)卡72、小型快闪(Compact Flash,CF)卡73或嵌入式存储装置74等各式非易失性存储器存储装置。嵌入式存储装置74包括嵌入式多媒体卡(embeddedMulti Media Card,eMMC)741和/或嵌入式多芯片封装(embedded Multi Chip Package,eMCP)存储装置742等各类型将存储器模块直接连接于主机系统的基板上的嵌入式存储装置。

图8是根据本发明的一范例实施例所示出的存储器存储装置的概要方块图。请参照图8，存储器存储装置80包括连接接口单元801、存储器控制电路单元802与可复写式非易失性存储器模块803。须注意的是，图1的时钟数据回复电路10可设置于连接接口单元801中，以接收来自于主机系统51的信号Din。或者，图1的时钟数据回复电路10亦可设置于存储器控制电路单元802和/或可复写式非易失性存储器模块803中，本发明不加以限制。

连接接口单元801用以将存储器存储装置80连接至主机系统。在本范例实施例中，连接接口单元801是相容于串行高级技术附件(Serial Advanced TechnologyAttachment,SATA)标准。然而，必须了解的是，本发明不限于此，连接接口单元801亦可以是符合并行高级技术附件(Parallel Advanced Technology Attachment,PATA)标准、电气和电子工程师协会(Institute of Electrical and Electronic Engineers,IEEE)1394标准、高速周边零件连接接口(Peripheral Component Interconnect Express,PCIExpress)标准、通用串行总线(Universal Serial Bus,USB)标准、SD接口标准、超高速一代(Ultra High Speed-I,UHS-I)接口标准、超高速二代(Ultra High Speed-II,UHS-II)接口标准、存储棒(Memory Stick,MS)接口标准、MCP接口标准、MMC接口标准、eMMC接口标准、通用快闪存储器(Universal Flash Storage,UFS)接口标准、eMCP接口标准、CF接口标准、整合式驱动电子接口(Integrated Device Electronics,IDE)标准或其他适合的标准。连接接口单元801可与存储器控制电路单元802封装在一个芯片中，或者连接接口单元801是布设于一包含存储器控制电路单元802的芯片外。

存储器控制电路单元802用以执行以硬件型式或固件型式实作的多个逻辑门或控制指令并且根据主机系统的指令在可复写式非易失性存储器模块803中进行数据的写入、读取与抹除等运作。

可复写式非易失性存储器模块803是连接至存储器控制电路单元802并且用以存储主机系统所写入的数据。可复写式非易失性存储器模块803可以是单阶存储单元(SingleLevel Cell,SLC)NAND型快闪存储器模块(即，一个存储单元中可存储1个比特的快闪存储器模块)、多阶存储单元(Multi Level Cell,MLC)NAND型快闪存储器模块(即，一个存储单元中可存储2个比特的快闪存储器模块)、三阶存储单元(Triple Level Cell，TLC)NAND型快闪存储器模块(即，一个存储单元中可存储3个比特的快闪存储器模块)、四阶存储单元(Quad Level Cell，QLC)NAND型快闪存储器模块(即，一个存储单元中可存储4个比特的快闪存储器模块)、其他快闪存储器模块或其他具有相同特性的存储器模块。

可复写式非易失性存储器模块803中的每一个存储单元是以电压(以下亦称为临界电压)的改变来存储一或多个比特。具体来说，每一个存储单元的控制栅极(controlgate)与通道之间有一个电荷捕捉层。通过施予一写入电压至控制栅极，可以改变电荷补捉层的电子量，进而改变存储单元的临界电压。此改变存储单元的临界电压的操作亦称为“把数据写入至存储单元”或“程序化(programming)存储单元”。随着临界电压的改变，可复写式非易失性存储器模块406中的每一个存储单元具有多个存储状态。通过施予读取电压可以判断一个存储单元是属于哪一个存储状态，藉此取得此存储单元所存储的一或多个比特。

在本范例实施例中，可复写式非易失性存储器模块803的存储单元会构成多个实体程序化单元，并且此些实体程序化单元会构成多个实体抹除单元。具体来说，同一条字线上的存储单元会组成一或多个实体程序化单元。若每一个存储单元可存储2个以上的比特，则同一条字线上的实体程序化单元至少可被分类为下实体程序化单元与上实体程序化单元。例如，一存储单元的最低有效比特(Least Significant Bit，LSB)是属于下实体程序化单元，并且一存储单元的最高有效比特(Most Significant Bit，MSB)是属于上实体程序化单元。一般来说，在MLC NAND型快闪存储器中，下实体程序化单元的写入速度会大于上实体程序化单元的写入速度，和/或下实体程序化单元的可靠度是高于上实体程序化单元的可靠度。

在本范例实施例中，实体程序化单元为程序化的最小单元。即，实体程序化单元为写入数据的最小单元。例如，实体程序化单元为实体页面(page)或是实体扇(sector)。若实体程序化单元为实体页面，则此些实体程序化单元通常包括数据比特区与冗余(redundancy)比特区。数据比特区包含多个实体扇，用以存储使用者数据，而冗余比特区用以存储系统数据(例如，错误更正码等管理数据)。在本范例实施例中，数据比特区包含32个实体扇，且一个实体扇的大小为512字节(byte,B)。然而，在其他范例实施例中，数据比特区中也可包含8个、16个或数目更多或更少的实体扇，并且每一个实体扇的大小也可以是更大或更小。另一方面，实体抹除单元为抹除的最小单位。亦即，每一实体抹除单元含有最小数目的一并被抹除的存储单元。例如，实体抹除单元为实体区块(block)。

图9是根据本发明的一范例实施例所示出的信号调整方法的流程图。请参照图9，在步骤S901中，检测第一信号与时钟信号之间的相位差。在步骤S902中，根据所述相位差与第一时钟频率产生投票信号。在步骤S903中，根据所述投票信号与第二时钟频率将多个调整信号依序输出，其中第一时钟频率不同于第二时钟频率。在步骤S904中，根据依序输出的所述多个调整信号产生所述时钟信号。

然而，图9中各步骤已详细说明如上，在此便不再赘述。值得注意的是，图9中各步骤可以实作为多个程序码或是电路，本发明不加以限制。此外，图9的方法可以搭配以上范例实施例使用，也可以单独使用，本发明不加以限制。

综上所述，在本发明的范例实施例中，投票电路可操作于第一时钟频率，而数字回路滤波器则可操作于更高的第二时钟频率，藉以响应于一个投票信号而产生多个调整信号。此些调整信号可用以分多次地将时钟数据回复电路产生的时钟信号调整至满足目标相位差或频率差。相较于传统上一次性地对时钟信号进行调整，在本发明的范例实施例中分多次对时钟信号进行调整，可使得时钟数据回复电路具有更高的抖动容忍。

最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。

Claims (16)

1.一种时钟数据回复电路，其特征在于，包括：

相位检测器，用以检测第一信号与时钟信号之间的相位差；

投票电路，连接至所述相位检测器并用以根据所述相位差与第一时钟频率产生投票信号；

数字回路滤波器，连接至所述投票电路并用以根据所述投票信号与第二时钟频率将多个调整信号依序输出，其中所述第一时钟频率不同于所述第二时钟频率；以及

相位内插器，连接至所述相位检测器与所述数字回路滤波器并用以根据依序输出的所述多个调整信号产生所述时钟信号，

其中所述数字回路滤波器包括：

累加电路，连接至所述投票电路；以及

分割电路，连接至所述累加电路，

所述累加电路用以根据所述投票信号与所述第一时钟频率决定第一调整码，并且

所述分割电路用以将所述第一调整码分割为多个第二调整码并根据所述多个第二调整码产生所述多个调整信号。

2.根据权利要求1所述的时钟数据回复电路，其中所述第一时钟频率低于所述第二时钟频率。

3.根据权利要求1所述的时钟数据回复电路，其中所述数字回路滤波器还包括：

多路复用器，连接至所述分割电路与所述相位内插器并用以根据所述第二时钟频率将所述多个调整信号依序输出至所述相位内插器。

4.根据权利要求1所述的时钟数据回复电路，其中依序输出的所述多个调整信号用以逐渐将所述时钟信号调整至满足目标相位差或目标频率差。

5.一种存储器存储装置，包括：

连接接口单元，用以连接至主机系统；

可复写式非易失性存储器模块；

存储器控制电路单元，连接至所述连接接口单元与所述可复写式非易失性存储器模块，

时钟数据回复电路，设置于所述连接接口单元、所述可复写式非易失性存储器模块与所述存储器控制电路单元的至少其中之一中，

其中所述时钟数据回复电路用以检测第一信号与时钟信号之间的相位差，

所述时钟数据回复电路用以根据所述相位差与第一时钟频率产生投票信号，

所述时钟数据回复电路用以根据所述投票信号与第二时钟频率将多个调整信号依序输出，

所述时钟数据回复电路用以根据依序输出的所述多个调整信号产生所述时钟信号，并且

所述第一时钟频率不同于所述第二时钟频率，

其中所述时钟数据回复电路包括：

累加电路；以及

分割电路，连接至所述累加电路；

所述累加电路用以根据所述投票信号与所述第一时钟频率决定第一调整码，并且

所述分割电路用以将所述第一调整码分割为多个第二调整码并根据所述多个第二调整码产生所述多个调整信号。

6.根据权利要求5所述的存储器存储装置，其中所述第一时钟频率低于所述第二时钟频率。

7.根据权利要求5所述的存储器存储装置，其中所述时钟数据回复电路还包括：

多路复用器，连接至所述分割电路并用以根据所述第二时钟频率将所述多个调整信号依序输出至所述时钟数据回复电路中的相位内插器。

8.根据权利要求5所述的存储器存储装置，其中依序输出的所述多个调整信号用以逐渐将所述时钟信号调整至满足目标相位差或目标频率差。

9.一种信号调整方法，用于存储器存储装置，所述存储器存储装置具有可复写式非易失性存储器模块，且所述信号调整方法包括：

检测第一信号与时钟信号之间的相位差；

根据所述相位差与第一时钟频率产生投票信号；

根据所述投票信号与第二时钟频率将多个调整信号依序输出，其中所述第一时钟频率不同于所述第二时钟频率；以及

根据依序输出的所述多个调整信号产生所述时钟信号，

其中根据所述投票信号与所述第二时钟频率将所述多个调整信号依序输出的步骤包括：

根据所述投票信号与所述第一时钟频率决定第一调整码；以及

将所述第一调整码分割为多个第二调整码并根据所述多个第二调整码产生所述多个调整信号。

10.根据权利要求9所述的信号调整方法，其中所述第一时钟频率低于所述第二时钟频率。

11.根据权利要求9所述的信号调整方法，其中根据所述投票信号与所述第二时钟频率将所述多个调整信号依序输出的步骤还包括：

根据所述第二时钟频率将所述多个调整信号依序输出至所述存储器存储装置中的相位内插器。

12.根据权利要求9所述的信号调整方法，其中依序输出的所述多个调整信号用以逐渐将所述时钟信号调整至满足目标相位差或目标频率差。

13.一种时钟数据回复电路，包括：

相位检测器；

投票电路，连接至所述相位检测器；

数字回路滤波器，连接至所述投票电路；以及

相位内插器，连接至所述数字回路滤波器与所述相位检测器，

其中所述投票电路操作于第一时钟频率，

所述数字回路滤波器操作于第二时钟频率，并且

所述第一时钟频率不同于所述第二时钟频率，

其中所述数字回路滤波器包括：

累加电路，连接至所述投票电路；以及

分割电路，连接至所述累加电路，

所述累加电路用以根据所述投票电路产生的投票信号与所述第一时钟频率决定第一调整码，并且

所述分割电路用以将所述第一调整码分割为多个第二调整码并根据所述多个第二调整码产生依序输出至所述相位内插器的多个调整信号。

14.根据权利要求13所述的时钟数据回复电路，其中所述第一时钟频率低于所述第二时钟频率。

15.一种存储器存储装置，包括：

连接接口单元，用以连接至主机系统；

可复写式非易失性存储器模块；

存储器控制电路单元，连接至所述连接接口单元与所述可复写式非易失性存储器模块，

时钟数据回复电路，设置于所述连接接口单元、所述可复写式非易失性存储器模块与所述存储器控制电路单元的至少其中之一中，

其中所述时钟数据回复电路中的投票电路操作于第一时钟频率，

所述时钟数据回复电路中的数字回路滤波器操作于第二时钟频率，

所述数字回路滤波器连接至所述投票电路，并且

所述第一时钟频率不同于所述第二时钟频率，

其中所述数字回路滤波器包括：

累加电路，连接至所述投票电路；以及

分割电路，连接至所述累加电路，

所述累加电路用以根据所述投票电路产生的投票信号与所述第一时钟频率决定第一调整码，并且

所述分割电路用以将所述第一调整码分割为多个第二调整码并根据所述多个第二调整码产生依序输出至相位内插器的多个调整信号。

16.根据权利要求15所述的存储器存储装置，其中所述第一时钟频率低于所述第二时钟频率。