CN113270128B - 集成的存储单元及存储阵列 - Google Patents

Abstract

本发明提供了一种集成的存储单元，所述存储单元包括静态随机访问存储单元；非易失性存储单元，非易失性存储单元包括第一存储晶体管和第二存储晶体管；选通单元，选通单元包括第一选通NMOS管和第二选通NMOS管，第一选通NMOS管和第二选通NMOS管用于使所述非易失性存储单元内的数据加载至所述静态随机访问存储单元，采用第一选通NMOS管和第二选通NMOS管作为非易失性存储单元的控制管，节省了存储器的总体面积，兼容非易失性存储单元的擦除、编程和读取操作，静态随机访问存储单元和非易失性存储单元之间数据转移可靠性高。本发明还提供一种存储阵列，所述存储阵列包括至少一个所述集成的存储单元。

Description

集成的存储单元及存储阵列

技术领域

本发明涉及存储器技术领域，尤其涉及一种集成的存储单元及存储阵列。

背景技术

静态随机存取存储器(Static Random-Access Memory，SRAM)是使用各种机制来存储状态的半导体存储装置。例如，SRAM可在一种配置下存储逻辑低或“0”，并且在另一配置下存储逻辑高或“1”。SRAM可被用在计算机设计中，因为其功耗、速度相对较低，并且操作简单。SRAM的一个应用是作为用于现场可编程门阵列(Field Programmable Gate Array，FPGA)的配置存储器。SRAM相比其他存储器具有更快的读写速度，但存储的数据在掉电时会丢失。而将非易失性存储器与静态随机存取存储器结合，每一个存储单元对应连接有较多的控制开关管，存储器芯片面积大，结构复杂，成本较高，数据在非易失性存储器与静态随机存取存储器的转移也不可靠。

公开号为US7164608B2的发明专利公开了一种形成在基板上的集成非易失性静态随机存取存储器电路，如图1，非易失性SRAM阵列具有在基板上以行和列布置的集成非易失性SRAM电路的阵列。每个集成的非易失性SRAM电路包括SRAM单元，第一和第二非易失性存储元件。 SRAM单元具有通信的第一和第二非易失性存储元件中的锁存存储元件，以接收并永久保持来自锁存存储元件的数字信号。功率检测电路检测电源中断和电源启动，并将电源中断和电源启动的检测传送到多个集成的非易失性SRAM电路。一旦检测到电源中断，SRAM单元就将数字信号发送到第一和第二非易失性存储元件。在检测到电源启动时，每个非易失性静态随机存取存储器的SRAM单元从第一和第二非易失性存储元件接收数字信号。但是，该发明专利的每个非易失性存储元件中均使用两个选通控制管，占用较多的存储器的面积。

因此，有必要提供一种集成的存储单元及存储阵列，以解决上述的现有技术中的问题。

发明内容

本发明的目的在于提供一种集成的存储单元及存储阵列，以解决数据在非易失性存储器与静态随机存取存储器的转移不可靠的缺陷。

为实现上述目的，本发明的所述集成的存储单元包括：

静态随机访问存储单元，所述静态随机访问存储单元包括交叉耦合连接的第一反相器和第二反相器，用于存储数据；所述第一反相器和所述第二反相器连接；所述第一反相器包括第一PMOS管和第一NMOS管，所述第一PMOS管的源极连接编程擦除电压端，所述第一PMOS管的漏极连接所述第一NMOS管的漏极，所述第一PMOS管的栅极连接所述第一NMOS管的栅极，所述第一NMOS管的源极接地，所述第二反相器包括第二PMOS管和第二NMOS管，所述第二PMOS管的源极连接所述编程擦除电压端，所述第二PMOS管的漏极连接所述第二NMOS管的漏极，所述第二PMOS管的栅极连接所述第二NMOS管的栅极，所述第二NMOS管的源极接地；所述第一PMOS管的漏极和所述第一NMOS管的漏极均连接所述第二PMOS管的栅极和所述第二NMOS管的栅极，所述第一PMOS管的栅极和第一NMOS管的栅极均连接所述第二PMOS管的漏极和所述第二NMOS管的漏极；

所述静态随机访问存储单元还包括第三NMOS管和第四NMOS管，所述第三NMOS管的源极连接所述第一PMOS管的漏极和所述第一NMOS管的漏极，所述第三NMOS管的漏极连接第一位线；所述第四NMOS管的漏极连接所述第二PMOS管的漏极和所述第二NMOS管的漏极，所述第四NMOS管的源极连接第二位线，所述第三NMOS管的栅极和所述第四NMOS管的栅极连接同一字线；

非易失性存储单元，所述非易失性存储单元包括第一存储晶体管和第二存储晶体管，所述第一存储晶体管的漏极连接所述第一PMOS管的栅极和所述第一NMOS管的栅极的连接线上的第一检测节点，所述第二存储晶体管的漏极连接所述第二PMOS管的栅极和所述第二NMOS管的栅极的连接线上的第二检测节点，所述第一存储晶体管的栅极和第二存储晶体管的栅极均连接第一信号控制线；

选通单元，所述选通单元包括第一选通NMOS管和第二选通NMOS管，所述第一存储晶体管的源极连接所述第一选通NMOS管的源极，所述第一选通NMOS管的漏极连接电源电压端；所述第二存储晶体管的源极连接所述第二选通NMOS管的源极，所述第二选通NMOS管的漏极连接所述电源电压端，所述第一选通NMOS管的栅极和所述第二选通NMOS管的栅极均连接第二信号控制线，所述第一选通NMOS管和第二选通NMOS管用于使所述非易失性存储单元内的数据加载至所述静态随机访问存储单元。

本发明的所述集成的存储单元的有益效果在于：所述存储单元由所述静态随机访问存储单元、所述非易失性存储单元和所述选通单元连接而成，使传统的静态随机访问存储器具有了非易失性的功能；采用NMOS管作为非易失性存储单元的控制管，第一存储晶体管连接第一选通NMOS管，第二存储晶体管连接第二选通NMOS管，每个存储晶体管只连接一个选通NMOS管，节省了存储器的总体面积，进一步减少了存储器的生产成本；第一存储晶体管的栅极和第二存储晶体管的栅极均连接第一信号控制线，因此第一存储晶体管的栅极和第二存储晶体管的栅极均可被单独控制，兼容非易失性存储单元的擦除、编程和读取操作，静态随机访问存储单元和非易失性存储单元之间数据转移可靠性高。

优选地，所述第一存储晶体管靠近所述第一存储晶体管的漏极的一端设置有第一隧穿窗口。其有益效果在于：设置的所述第一隧穿窗口便于所述第一存储晶体管生隧穿效应，而且在第一隧穿窗口设置于靠近第一存储晶体管的漏极一侧，由于通过漏极区域的隧穿效应的擦除操作速度比均匀隧穿效应来实现擦除操作速度快，因此本发明通过漏极区域的隧穿效应的来实现擦除操作，提高了所述非易失性存储单元的擦除效率。

优选地，所述第二存储晶体管靠近所述第二存储晶体管的漏极的一端设置有第二隧穿窗口。

进一步优选地，所述第一PMOS管、第一NMOS管、第二PMOS管、第二NMOS管、第三NMOS管和所述第四NMOS管均为高压晶体管，所述高压晶体管可承受所述非易失性存储单元的擦除操作和编程操作时所需要的高压。

优选地，所述静态随机访问存储单元内的数据转移至所述非易失性存储单元时，对非易失性存储单元进行擦除操作，所述擦除操作完毕后，对所述非易失性存储单元进行编程操作；

所述擦除操作包括，使所述编程擦除电压端接电源电压，所述第二信号控制线接地使所述第一选通NMOS管和所述第二选通NMOS管处于截止状态；所述第一信号控制线接第一高压使所述第一存储晶体管和所述第二存储晶体管处于导通状态；所述第一存储晶体管和所述第二存储晶体管均发生隧穿效应，完成对所述第一存储晶体管和所述第二存储晶体管的擦除操作。

进一步优选地，所述编程操作包括，使所述编程擦除电压端接第二高压，所述第二高压小于所述第一高压，所述第一信号控制线接地使所述第一存储晶体管和所述第二存储晶体管处于截止状态，所述第二信号控制线接地使所述第一选通NMOS管和所述第二选通NMOS管处于截止状态，所述第一存储晶体管的源极和所述第二存储晶体管的源极均为浮空状态；

所述第一存储晶体管的栅极和漏极的电压差为负的第二高压，所述第一存储晶体管发生隧穿效应，完成对所述第一存储晶体管的编程操作；

所述第二存储晶体管的栅极和漏极的电压差为0，所述第二存储晶体管不进行编程操作。

优选地，所述非易失性存储单元内的数据加载至所述静态随机访问存储单元包括，断开所述编程擦除电压端与电源电压的连接，以消除所述静态随机访问存储单元内的数据对所述加载操作的影响；

所述第二信号控制线控制所述第一选通NMOS管和所述第二选通NMOS管处于开启状态；通过所述第一信号控制线分别对所述第一存储晶体管和所述第二存储晶体管施加探测电压，所述第一存储晶体管上有电流流过，所述第一检测节点有感应电压；所述第二存储晶体管上无电流流过；

消除所述静态随机访问存储单元内的数据对所述加载操作的影响后，使所述编程擦除电压端接电源电压，所述第一反相器和所述第二反相器组成的正反馈回路放大所述第一检测节点和所述第二检测节点的电压差至电源电压。

本发明还提供一种存储阵列，包括至少一个所述集成的存储单元。

本发明的所述存储阵列的有益效果在于：所述存储阵列包括至少一个所述集成的存储单元，兼容非易失性存储单元的擦除、编程和读取操作，静态随机访问存储单元和非易失性存储单元之间数据转移可靠性高。

附图说明

图1为现有技术的一种非易失性随机访问存储器的电路图；

图2为现有技术的一种非易失性静态存储单元的电路图；

图3为本发明实施例的集成的存储单元的电路图。

具体实施方式

为使本发明的目的、技术方案和优点更加清楚，下面将结合本发明的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。除非另外定义，此处使用的技术术语或者科学术语应当为本发明所属领域内具有一般技能的人士所理解的通常意义。本文中使用的“包括”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。

针对现有技术存在的问题，本发明的实施例提供了一种集成的存储单元，图3为本发明的存储单元的电路图。参照图3，所述存储单元包括：

静态随机访问存储单元1；

非易失性存储单元2，所述非易失性存储单元2包括第一存储晶体管201和第二存储晶体管202，所述第一存储晶体管201的输入端连接所述静态随机访问存储单元1的第一输出端，所述第二存储晶体管202的输入端连接所述静态随机访问存储单元1的第二输出端；所述第一存储晶体管201的栅极和第二存储晶体管202的栅极均连接第一信号控制线7；

在一些实施方式中，所述非易失性存储单元2为电可擦可编程只读存储器(Electrically Erasable Programmable Read Only Memory，EEPROM）。

在一些实施方式中，第一存储晶体管201和第二存储晶体管202均可为N型MOS晶体管。

选通单元3，所述选通单元3包括第一选通NMOS管301和第二选通NMOS管302，所述第一选通NMOS管301连接所述第一存储晶体管201，所述第二选通NMOS管302连接所述第二存储晶体管202，所述第一选通NMOS管301和第二选通NMOS管302用于使所述非易失性存储单元2内的数据加载至所述静态随机访问存储单元1。

下面结合附图说明本发明的优点：

图1为现有技术的一种非易失性随机访问存储器的电路图。参照图1，第一浮栅晶体管MC₁连接第一选通晶体管ST _x1和第二选通晶体管ST _x2，第二浮栅晶体管MC₂连接第一选通晶体管ST _x3 和第二选通晶体管ST _x4，每个浮栅晶体管连接两个选通晶体管作为其控制管，占用存储器芯片面积较大。

图2为现有技术的一种非易失性静态存储单元的电路图。参照图2，第一非易失性存储单元 14 和第二非易失性存储单元 16之间为交叉耦合的连接方式连接，在存储器读取数据的时候，因为SRAM存储器上电后的倾向性和随机性，非易失性存储单元可能会因“锁死”而读取错误。第一非易失性存储单元14和第二非易失性存储单元 16的选通控制管为第一晶体管18和第二晶体管20，第一晶体管18和第二晶体管20均为PMOS管。

参照图3，为了解决上述现有技术中提到的问题，本发明的存储单元的第一存储晶体管201连接第一选通NMOS管301，第二存储晶体管202连接第二选通NMOS管302，由此可见，本发明的每个存储晶体管均只使用一个选通NMOS管作为其控制管。从而可见，本发明的优点为：本发明的存储单元节省了选通NMOS管的数量，从而节省了存储器单元和芯片的面积；

本发明的第一存储晶体管201的漏极输入端和第二存储晶体管202的漏极输入端分别接静态随机访问存储单元1的两个输出端，第一存储晶体管201的栅极和第二存储晶体管202的栅极均连接第一信号控制线7，因此第一存储晶体管201的栅极和第二存储晶体管202的栅极均可被单独控制，兼容非易失性存储单元的擦除、编程和读取操作，擦除、编程和读取操作的可靠性更高。静态随机访问存储单元和非易失性存储单元之间数据转移可靠性高。本发明的第一选通NMOS管301和第二选通NMOS管302作为非易失性存储单元的选通控制管，本发明采用NMOS选通控制管相对于PMOS选通控制管进一步节省了存储器的面积。

作为本发明一种优选的实施方式，参照图3，所述静态随机访问存储单元1包括交叉耦合连接的第一反相器101和第二反相器102，用于存储数据。所述第一反相器101和所述第二反相器102连接，两个反相器的输入端和输出端交叉反向连接，即第一反相器101的输出端连接第二反相器102的输入端，第二反相器102的输出端连接第一反相器101的输入端。实现了静态随机访问存储单元1的输出状态的锁定和保存，因此，静态随机访问存储单元有0和1两个电平稳定状态。

作为本发明一种优选的实施方式，所述第一反相器101包括第一PMOS管1011和第一NMOS管1012，所述第一PMOS管1011的源极连接编程擦除电压端VPP，所述第一PMOS管1011的漏极连接所述第一NMOS管1012的漏极，所述第一PMOS管1011的栅极连接所述第一NMOS管1012的栅极，所述第一NMOS管1012的源极接地。所述第二反相器102包括第二PMOS管1021和第二NMOS管1022，所述第二PMOS管1021的源极连接所述编程擦除电压端VPP，所述第二PMOS管1021的漏极连接所述第二NMOS管1022的漏极，所述第二PMOS管1021的栅极连接所述第二NMOS管1022的栅极，所述第二NMOS管1022的源极接地，所述第一NMOS管1012的栅极连接所述非易失性存储单元2的第一输入端，所述第二NMOS管1022的栅极连接所述非易失性存储单元2的第二输入端。

所述第一PMOS管1011的衬底和所述第二PMOS管1021的衬底均连接所述编程擦除电压端VPP，所述第一NMOS管1012的衬底和第二NMOS管1022的衬底均接地（图中未示出）。

所述第一PMOS管1011的漏极和所述第一NMOS管1012的漏极均连接所述第二PMOS管1021的栅极和所述第二NMOS管1022的栅极，所述第一PMOS管1011的栅极和第一NMOS管1012的栅极均连接所述第二PMOS管1021的漏极和第二NMOS管1022的漏极。

作为本发明一种优选的实施方式，第一反相器101的输出端连接第二存储晶体管202的漏极，第二反相器102的输出端连接第一存储晶体管201的漏极。第一反相器101的输出端与第一PMOS管1011的漏极和第一NMOS管1012的漏极连接的第二检测节点QB连接，第二反相器102的输出端与第二PMOS管1021的漏极和第二NMOS管1022的漏极连接的第一检测节点Q连接。因此所述第一存储晶体管201的漏极连接所述第一检测节点Q，所述第二存储晶体管202的漏极连接所述第二检测节点QB。

作为本发明一种优选的实施方式，参照图3，所述静态随机访问存储单元1还包括第三NMOS管103和第四NMOS管104，所述第一PMOS管1011的漏极与第一NMOS管1012的漏极连接第三NMOS管103的源极，所述第三NMOS管103的漏极连接第一位线4。所述第二PMOS管1021的漏极与第二NMOS管1022的漏极连接第四NMOS管104的漏极，所述第四NMOS管104的源极连接第二位线5。所述第三NMOS管103的栅极和第四NMOS管连接同一字线6。

可说明的是，本发明的所述第一位线4和所述第二位线5均用于本发明的所述静态随机访问存储单元1的读和写操作。静态随机访问存储单元1的数据转移至非易失性存储单元2的转移操作和非易失性存储单元2的数据加载至静态随机访问存储单元1的加载操作，与静态随机访问存储单元1本身的读写电路无关，因此在上述的转移操作和加载操作时，所述字线6均接地，所述第三NMOS管103和所述第四NMOS管104均处于截止状态，所述第一位线4和所述第二位线5均处于浮空状态。

作为本发明一种优选的实施方式，所述第三NMOS管103的衬底和所述第四NMOS管104的衬底均接地（图中未示出）。所述第一PMOS管1011、第一NMOS管1012、第二PMOS管1021、第二NMOS管1022、第三NMOS管103和所述第四NMOS管104均为高压晶体管，所述高压晶体管可承受所述非易失性存储单元2的擦除操作和编程操作时所需要的高压。

可说明的是，由于所述第一存储晶体管201、第二存储晶体管202、第三NMOS管103、第四NMOS管104、第一选通NMOS管301和第二选通NMOS管302均为NMOS管，因此所述第一存储晶体管201、第二存储晶体管202、第三NMOS管103、第四NMOS管104、第一选通NMOS管301和第二选通NMOS管302可建造在一个高压阱中，即上述六个NMOS管共用一个高压阱。所述第三NMOS管103和第四NMOS管104、非易失性存储单元2和选通单元3共用一个高压阱，与如图1所示的非易失性随机访问存储器相比，节省了多个不同阱之间的隔离距离，从而进一步减小了所述集成的存储单元的面积。

作为本发明一种优选的实施方式，所述第一选通NMOS管301的源极连接所述第一存储晶体管201的源极，所述第二选通NMOS管302的源极连接所述第二存储晶体管202的源极，所述第一选通NMOS管301的栅极和所述第二选通NMOS管302的栅极均连接第二信号控制线8，所述第一选通NMOS管301的漏极和所述第二选通NMOS管302的漏极均连接电源电压端VDD。其优点在于：所述第一选通NMOS管301用于控制第一存储晶体管201，第二选通NMOS管302用于控制第二存储晶体管202，从而达到单独控制的目的，从而可精准控制本发明的所述存储器的擦除操作、编程操作和加载恢复操作，可靠性更高，提高了存储阵列掉电转移数据和存储阵列恢复供电后加载恢复数据的稳定性。

作为本发明一种优选的实施方式，所述第一存储晶体管201的衬底、所述第二存储晶体管202的衬底、所述第一选通NMOS管301的衬底和所述第二选通NMOS管302的衬底均接地（图中未示出）。

作为本发明一种优选的实施方式，所述第一存储晶体管201靠近第一存储晶体管201的漏极的一侧设置有第一隧穿窗口（图中未示出）。可补充的是，第二存储晶体管202与第一存储晶体管201的结构一致，即靠近所述第二存储晶体管202的一侧设置有第二隧穿窗口（图中未示出），因此所述第一存储晶体管201和所述第二存储晶体管202在擦除操作时均可以发生隧穿效应。其优点在于：设置的第一隧穿窗口使所述第一存储晶体管201可以发生隧穿效应，而且隧穿窗口设置于靠近第一存储晶体管201的漏极一侧，从而使第一存储晶体管201在擦除阶段均可产生漏极区域的隧穿效应。由于通过漏极区域的隧穿效应的擦除操作速度比均匀隧穿效应来实现擦除操作速度快，因此本发明通过漏极区域的隧穿效应的来实现擦除操作，提高了所述非易失性存储单元的擦除效率。相对于均匀隧穿效应，本发明的所述漏极区域的隧穿效应在编程速度方面更具优势，且由于漏极区域的隧穿窗口比均匀隧穿的窗口的电流注入面积小，因此产生的隧道电流密度更大。

作为本发明一种优选的实施方式，所述静态随机访问存储单元1内的数据转移至所述非易失性存储单元2时，对非易失性存储单元2进行擦除操作，所述擦除操作完毕后，对非易失性存储单元2进行编程操作；

所述擦除操作包括，使所述编程擦除电压端VPP接电源电压，所述第二信号控制线8接地使所述第一选通NMOS管301和所述第二选通NMOS管302处于截止状态；所述第一信号控制线7接第一高压使所述第一存储晶体管201和所述第二存储晶体管202处于导通状态；所述第一存储晶体管201和所述第二存储晶体管202均发生隧穿效应，完成对所述第一存储晶体管201和所述第二存储晶体管202的擦除操作。

所述编程操作包括，使所述编程擦除电压端VPP接第二高压，所述第二高压小于所述第一高压，所述第一信号控制线7接地使所述第一存储晶体管201和所述第二存储晶体管202处于截止状态，所述第二信号控制线8接地使所述第一选通NMOS管301和所述第二选通NMOS管302处于截止状态，所述第一存储晶体管201的源极和所述第二存储晶体管202的源极均为浮空状态；

所述第一存储晶体管201的栅极和漏极的电压差为负的第二高压，所述第一存储晶体管201发生隧穿效应，完成对所述第一存储晶体管201的编程操作；所述第二存储晶体管202的栅极和漏极的电压差为0，所述第二存储晶体管202不进行编程操作。

作为本发明一种优选的实施方式，所述非易失性存储单元2内的数据加载至所述静态随机访问存储单元1包括，断开所述编程擦除电压端VPP与电源电压的连接，以消除所述静态随机访问存储单元1内的数据对所述加载操作的影响；

所述第二信号控制线8控制所述第一选通NMOS管301和所述第二选通NMOS管302处于开启状态；通过所述第一信号控制线7分别对所述第一存储晶体管201和所述第二存储晶体管202施加探测电压，所述第一存储晶体管201上有电流流过，所述第一检测节点Q有第一感应电压；所述第二存储晶体管202上无电流流过，所述第二检测节点QB上有第二感应电压；

消除所述静态随机访问存储单元1内的数据对所述加载操作的影响后，使所述编程擦除电压端VPP接电源电压，所述第一反相器101和所述第二反相器102组成的正反馈回路放大所述第一检测节点Q和所述第二检测节点QB的电压差至电源电压。

下面结合具体实施例来说明本发明的所述存储单元的工作原理：

1、所述静态随机访问存储单元1处于锁存状态时，即在所述静态随机访问存储单元1的数据在转移至所述非易失性存储单元2之前，假设第一检测节点Q的逻辑电平为“1”，第二检测节点QB的逻辑电平为“0”。

2、当需要将静态随机访问存储单元1内的数据转移至非易失性存储单元2时，对非易失性存储单元2依次执行擦除操作和编程操作，使所述静态随机访问存储单元1的数据转移至所述非易失性存储单元2。

（1）所述擦除操作包括：

所述编程擦除电压端VPP接电源电压VDD，擦除操作过程中的第一检测节点Q的逻辑电平与所述静态随机访问存储单元1处于锁存状态时的第一检测节点Q的逻辑电平一致，擦除操作过程中的第二检测节点QB的逻辑电平与所述静态随机访问存储单元1处于锁存状态时的第二检测节点QB的逻辑电平一致，即第一检测节点Q的逻辑电平为“1”，第二检测节点QB的逻辑电平为“0”。

所述第一信号控制线7接第一高压使得所述第一存储晶体管201和所述第二存储晶体管202均处于导通状态，第一高压具体为16V，所述第二信号控制线8接地使得第一选通NMOS管301和第二选通NMOS管302处于截止状态，第一存储晶体管201的漏极和第一检测节点Q的电压耦合至电源电压VDD，第一存储晶体管201的源极和漏极均接电源电压VDD，第一存储晶体管201的栅极和漏极电压差为（ 16-VDD ）V，所述第一存储晶体管201产生 隧穿效应（Fowler-Nordheim）。第二存储晶体管202的漏极和第二检测节点QB的电压耦合至地，第二存储晶体管202的源极和漏极均接地，第二存储晶体管202的栅极和漏极间电压差为16V，第二存储晶体管202也发生隧穿效应。完成对第一存储晶体管201和第二存储晶体管202的擦除操作。第一存储晶体管201的擦除效果比第二存储晶体管202的擦除效果差。但第一存储晶体管201相对于第二存储晶体管202较差的擦除效果对下述的编程操作无影响。

（2）所述编程操作包括：

所述编程擦除电压端VPP接第二高压，使所述第一检测节点Q的电平耦合至所述第二高压，具体地，第二高压为12V。第二检测节点QB的的逻辑电平仍为“0”。

所述第一信号控制线7接地使所述第一存储晶体管201和所述第二存储晶体管202处于截止状态，所述第二信号控制线8接地使得第一选通NMOS管301和第二选通NMOS管302处于截止状态，所述第一存储晶体管201的源极和所述第二存储晶体管202的源极均处于浮空状态。所述第一存储晶体管201的栅极和漏极的电压差为-12V，第一存储晶体管201发生隧穿效应，完成对第一存储晶体管201的编程操作。所述第二存储晶体管202的栅极和漏极的电压差为0V，第二存储晶体管202不进行编程操作，第二存储晶体管202仍处于擦除后的状态。

3、当需要将非易失性存储单元内的数据加载至静态随机访问存储单元1时，执行加载操作：

断开所述编程擦除电压端VPP与电源电压的连接，以消除所述静态随机访问存储单元1内数据对所述加载操作的影响。

消除所述静态随机访问存储单元1内数据对所述加载操作的影响后，所述第二信号控制线8接电源电压VDD使所述第一选通NMOS管301和第二选通NMOS管302处于开启状态。通过所述第一信号控制线7分别对所述第一存储晶体管201和所述第二存储晶体管202施加探测电压，具体地，所述探测电压可以为1.5V，以检测所述第一存储晶体管201和所述第二存储晶体管202的状态。在所述编程操作完毕后，检测出所述第一存储晶体管201处于导通状态，所述第一存储晶体管201上有电流流过，在第一检测节点Q上可以检测出第一感应电压。所述第二存储晶体管202处于截止状态，所述第二存储晶体管202上无电流流过，在第二检测节点QB上可检测出第二感应电压。所述第一感应电压大于所述第二感应电压。

在消除所述静态随机访问存储单元1内数据对所述加载恢复操作的影响后，所述编程擦除电压端VPP从浮空状态转接至所述电源电压VDD，第一反相器101和第二反相器102组成的正反馈回路放大第一检测节点Q和第二检测节点QB的电压差至电源电压VDD，从而使得加载结果为：第一检测节点的逻辑电平为“1”，第二检测节点的逻辑电平为“0”。加载操作完成后，第一检测节点Q的逻辑电平与所述静态随机访问存储单元的锁存状态下的所述第一检测节点Q的逻辑电平一致，均为“1”；所述第二检测节点QB的逻辑电平与所述静态随机访问存储单元的锁存状态下的所述第二检测节点QB的逻辑电平一致，均为“0”，说明非易失性存储单元2内的数据已加载至静态随机访问存储单元1，从而完成所述加载操作。

在一些实施方式中，本发明的所述集成的存储单元可以配合电源检测电路和存储芯片的控制指令来实现数据的可靠转移及存储，具体操作如下：

在电源检测电路检测到存储芯片掉电时，存储芯片中的控制指令使得静态随机访问存储单元内的数据转移至非易失性存储单元；

在电源检测电路检测到存储芯片的供电电源恢复时，存储芯片中的控制指令使得非易失性存储单元内的数据加载至静态随机访问存储单元，解决了静态随机访问存储单元掉电时数据丢失的问题，实现数据的可靠存储。

本发明实施例还提供一种存储阵列，包括至少一个本发明所述的集成的存储单元。

本发明实施例所述存储阵列的有益效果在于：本发明的所述存储阵列包括至少一个所述集成的存储单元，静态随机访问存储单元和非易失性存储单元之间数据转移可靠性高，时间短，基于标准的互补金属氧化物半导体（Complementary Metal OxideSemiconductor，CMOS）逻辑工艺即可制作，易于生产，结构简单，成本低，稳定可靠，使传统的静态随机访问存储器具有了非易失性的功能。

虽然在上文中详细说明了本发明的实施方式，但是对于本领域的技术人员来说显而易见的是，能够对这些实施方式进行各种修改和变化。但是，应理解，这种修改和变化都属于权利要求书中所述的本发明的范围和精神之内。而且，在此说明的本发明可有其它的实施方式，并且可通过多种方式实施或实现。

Claims (6)

1.一种集成的存储单元，其特征在于，包括：

静态随机访问存储单元，所述静态随机访问存储单元包括交叉耦合连接的第一反相器和第二反相器，用于存储数据，所述第一反相器包括第一PMOS管和第一NMOS管，所述第一PMOS管的源极连接编程擦除电压端，所述第一PMOS管的漏极连接所述第一NMOS管的漏极，所述第一PMOS管的栅极连接所述第一NMOS管的栅极，所述第一NMOS管的源极接地，所述第二反相器包括第二PMOS管和第二NMOS管，所述第二PMOS管的源极连接所述编程擦除电压端，所述第二PMOS管的漏极连接所述第二NMOS管的漏极，所述第二PMOS管的栅极连接所述第二NMOS管的栅极，所述第二NMOS管的源极接地，所述第一PMOS管的漏极和所述第一NMOS管的漏极均连接所述第二PMOS管的栅极和所述第二NMOS管的栅极，所述第一PMOS管的栅极和第一NMOS管的栅极均连接所述第二PMOS管的漏极和所述第二NMOS管的漏极；

所述静态随机访问存储单元还包括第三NMOS管和第四NMOS管，所述第三NMOS管的源极连接所述第一PMOS管的漏极和所述第一NMOS管的漏极，所述第三NMOS管的漏极连接第一位线，所述第四NMOS管的漏极连接所述第二PMOS管的漏极和所述第二NMOS管的漏极，所述第四NMOS管的源极连接第二位线，所述第三NMOS管的栅极和所述第四NMOS管的栅极连接同一字线；

非易失性存储单元，所述非易失性存储单元包括第一存储晶体管和第二存储晶体管，所述第一存储晶体管的漏极连接所述第一PMOS管的栅极和所述第一NMOS管的栅极的连接线上的第一检测节点，所述第二存储晶体管的漏极连接所述第二PMOS管的栅极和所述第二NMOS管的栅极的连接线上的第二检测节点，所述第一存储晶体管的栅极和第二存储晶体管的栅极均连接第一信号控制线；

选通单元，所述选通单元包括第一选通NMOS管和第二选通NMOS管，所述第一存储晶体管的源极连接所述第一选通NMOS管的源极，所述第一选通NMOS管的漏极连接电源电压端，所述第二存储晶体管的源极连接所述第二选通NMOS管的源极，所述第二选通NMOS管的漏极连接所述电源电压端，所述第一选通NMOS管的栅极和所述第二选通NMOS管的栅极均连接第二信号控制线，所述第一选通NMOS管和第二选通NMOS管用于使所述非易失性存储单元内的数据加载至所述静态随机访问存储单元，其中，所述第一PMOS管、第一NMOS管、第二PMOS管、第二NMOS管、第三NMOS管和所述第四NMOS管均为高压晶体管，以承受所述非易失性存储单元的擦除操作和编程操作时所需要的高压，所述静态随机访问存储单元内的数据转移至所述非易失性存储单元时，对非易失性存储单元进行擦除操作，所述擦除操作完毕后，对非易失性存储单元进行编程操作，所述擦除操作包括，使所述编程擦除电压端接电源电压，所述第二信号控制线接地使所述第一选通NMOS管和所述第二选通NMOS管处于截止状态，所述第一信号控制线接第一高压使所述第一存储晶体管和所述第二存储晶体管处于导通状态，所述第一存储晶体管和所述第二存储晶体管均发生隧穿效应，完成对所述第一存储晶体管和所述第二存储晶体管的擦除操作。

2.如权利要求1所述的集成的存储单元，其特征在于，所述第一存储晶体管靠近所述第一存储晶体管的漏极的一端设置有第一隧穿窗口。

3.如权利要求1所述的集成的存储单元，其特征在于，所述第二存储晶体管靠近所述第二存储晶体管的漏极的一端设置有第二隧穿窗口。

4.如权利要求1所述的集成的存储单元，其特征在于，所述编程操作包括，使所述编程擦除电压端接第二高压，所述第二高压小于所述第一高压，所述第一信号控制线接地使所述第一存储晶体管和所述第二存储晶体管处于截止状态，所述第二信号控制线接地使所述第一选通NMOS管和所述第二选通NMOS管处于截止状态，所述第一存储晶体管的源极和所述第二存储晶体管的源极均为浮空状态；

所述第一存储晶体管的栅极和漏极的电压差为负的第二高压，所述第一存储晶体管发生隧穿效应，完成对所述第一存储晶体管的编程操作；

所述第二存储晶体管的栅极和漏极的电压差为0，所述第二存储晶体管不进行编程操作。

5.如权利要求1所述的集成的存储单元，其特征在于，所述非易失性存储单元内的数据加载至所述静态随机访问存储单元包括，断开所述编程擦除电压端与电源电压的连接，以消除所述静态随机访问存储单元内的数据对所述加载的影响；

所述第二信号控制线控制所述第一选通NMOS管和所述第二选通NMOS管处于开启状态；通过所述第一信号控制线分别对所述第一存储晶体管和所述第二存储晶体管施加探测电压，所述第一存储晶体管上有电流流过，所述第一检测节点有第一感应电压；所述第二存储晶体管上无电流流过，所述第二检测节点上有第二感应电压；

所述编程擦除电压端重新接电源电压，所述第一反相器和所述第二反相器组成的正反馈回路放大所述第一检测节点和所述第二检测节点的电压差至电源电压。

6.一种存储阵列，其特征在于，包括至少一个如权利要求1-5任一项所述的集成的存储单元。

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