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CN113228179B - 双精度模拟存储器单元及阵列 - Google Patents

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CN113228179B CN201980078991.6A CN201980078991A CN113228179B CN 113228179 B CN113228179 B CN 113228179B CN 201980078991 A CN201980078991 A CN 201980078991A CN 113228179 B CN113228179 B CN 113228179B
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Abstract

提供双精度模拟存储器单元及阵列。在一些实施方式中，一种存储器单元包括：具有输入端和至少一个输出端的非易失性存储元件；以及具有多个输入端和输出端的易失性存储元件，该易失性存储元件的输出端连接至所述非易失性存储元件的输入端，该易失性存储元件包括：连接于第一电源和公共节点之间的第一晶体管；以及连接于第二电源和所述公共节点之间的第二晶体管，其中，所述公共节点连接至所述易失性存储元件的输出端，以及所述第一和第二晶体管的栅极连至所述易失性存储元件的所述多个输入端当中的相应的输入端。

Description

双精度模拟存储器单元及阵列
相关申请的交叉引用
本申请要求申请号为62/773,991，申请日为2018年11月30日，名称为“双精度模拟存储器单元”的美国临时专利申请的优先权，并将该申请的内容整体援引于此。
技术领域
本发明总体涉及计算机技术，尤其涉及计算机系统的存储元件。
背景技术
目前，有多种不同类型的存储元件可用于现代计算机系统，此类存储元件在性能方面进行了各种不同的折衷取舍。这些存储系统包括易失性存储元件和非易失性存储元件，此两类存储元件均可以数字形式或模拟形式实现。所述性能方面的取舍包括功耗、速度以及断电后的存储时长。
发明内容
总体而言，本发明的一个方面涉及一种存储器单元，包括：具有输入端和至少一个输出端的非易失性存储元件；以及具有多个输入端和输出端的易失性存储元件，该易失性存储元件的输出端连接至所述非易失性存储元件的输入端，该易失性存储元件包括：连接于第一电源和公共节点之间的第一晶体管；以及连接于第二电源和所述公共节点之间的第二晶体管，其中，所述公共节点连接至所述易失性存储元件的输出端，以及所述第一晶体管的栅极和第二晶体管的栅极连至所述易失性存储元件的所述多个输入端当中的相应的输入端。
该存储器单元的各种实施方式可包含以下特征当中的一项或多项。在一些实施方式中，所述第一晶体管为P型金属氧化物半导体(PMOS)晶体管，所述第二晶体管为N型金属氧化物半导体(NMOS)晶体管。在一些实施方式中，所述非易失性存储元件包括浮栅晶体管，该浮栅晶体管的栅极连接至所述非易失性存储元件的输入端，该浮栅晶体管的源极和漏极连接至所述非易失性存储元件的所述至少一个输出端当中的相应的输出端。在一些实施方式中，所述非易失性存储元件包括铁电晶体管，该铁电晶体管包括第三晶体管和铁电电容器，该铁电电容器连接于所述第三晶体管的栅极与所述非易失性存储元件的输入端之间，所述第三晶体管的源极和漏极连接至所述非易失性存储元件的所述至少一个输出端当中的相应的输出端。在一些实施方式中，所述非易失性存储元件进一步包括：连接于所述第一晶体管的栅极与第一字线之间的第三晶体管，该第三晶体管的栅极连至第一位线；以及连接于所述第二晶体管的栅极与第二字线之间的第四晶体管，该第四晶体管的栅极连至第二位线。在一些实施方式中，所述非易失性存储元件进一步包括：连接于所述第一晶体管的源极与所述第一电源之间的第三晶体管，该第三晶体管的栅极连至第一字线，所述第一晶体管的栅极连至第一位线；以及连接于所述第二晶体管的漏极与第二电源之间的第四晶体管，该第四晶体管的栅极连至第二字线，所述第二晶体管的栅极连至第二位线。在一些实施方式中：所述第一晶体管为具有第一栅极和第二栅极的第一分栅晶体管，所述第一栅极连至第一字线，所述第二栅极连至第一位线；所述第二晶体管为具有第三栅极和第四栅极的第二分栅晶体管，所述第三栅极连至第二字线，所述第四栅极连至第二位线。
总体而言，本发明的一个方面涉及一种存储器阵列，包括：存储器单元阵列，其中，每一个存储器单元包括：具有输入端和至少一个输出端的非易失性存储元件；以及具有多个输入端和输出端的易失性存储元件，该易失性存储元件的输出端连接至所述非易失性存储元件的输入端。
该存储器阵列的各种实施方式可包含以下特征当中的一项或多项。在一些实施方式中，所述易失性存储元件包括：连接于第一电源和公共节点之间的第一晶体管；以及连接于第二电源和所述公共节点之间的第二晶体管，其中，所述公共节点连接至所述易失性存储元件的输出端，而且所述第一晶体管的栅极和第二晶体管的栅极连接至所述易失性存储元件的所述多个输入端当中的相应的输入端。在一些实施方式中，所述第一晶体管为P型金属氧化物半导体(PMOS)晶体管，所述第二晶体管为N型金属氧化物半导体(NMOS)晶体管。在一些实施方式中，所述非易失性存储元件包括浮栅晶体管，该浮栅晶体管的栅极连至所述非易失性存储元件的输入端，该浮栅晶体管的源极和漏极连至所述非易失性存储元件的所述至少一个输出端当中的相应的输出端。在一些实施方式中，所述非易失性存储元件包括铁电晶体管，该铁电晶体管包括第三晶体管和铁电电容器，该铁电电容器连接于所述第三晶体管的栅极与所述非易失性存储元件的输入端之间，所述第三晶体管的源极和漏极连接至所述非易失性存储元件的所述至少一个输出端当中的相应的输出端。一些实施方式包括控制电路，该控制电路用于向所述第一晶体管的栅极施加第一电压脉冲，并用于向所述第二晶体管的栅极施加第二电压脉冲，其中，所述公共节点的电荷响应于所述第一电压脉冲增大固定量，以及所述公共节点的电荷响应于所述第二电压脉冲减小固定量。在一些实施方式中，所述控制电路还用于根据所述公共节点的电荷水平，改变所述非易失性存储元件所存储的值。
总体而言，本发明的一个方面涉及一种神经网络，包括：存储器单元阵列，其中，每一个存储器单元包括：具有输入端和至少一个输出端的非易失性存储元件；以及具有多个输入端和输出端的易失性存储元件，该易失性存储元件的输出端连接至所述非易失性存储元件的输入端。
该神经网络的各种实施方式可包含以下特征当中的一项或多项。在一些实施方式中，所述易失性存储元件包括：连接于第一电源和公共节点之间的第一晶体管；以及连接于第二电源和所述公共节点之间的第二晶体管，其中，所述公共节点连接至所述易失性存储元件的输出端，所述第一晶体管的栅极和第二晶体管的栅极连接至所述易失性存储元件的所述多个输入端当中的相应的输入端。在一些实施方式中，所述第一晶体管为P型金属氧化物半导体(PMOS)晶体管，所述第二晶体管为N型金属氧化物半导体(NMOS)晶体管。在一些实施方式中，控制电路用于在该神经网络的训练阶段，向所述第一晶体管的栅极施加第一电压脉冲，并用于向所述第二晶体管的栅极施加第二电压脉冲，其中，所述公共节点的电荷响应所于述第一电压脉冲增大一固定量，以及所述公共节点的电荷响应于所述第二电压脉冲减小一固定量。在一些实施方式中，所述控制电路还用于在该神经网络的更新阶段，根据所述公共节点的电荷水平，改变所述非易失性存储元件所存的值。在一些实施方式中，所述控制电路还用于在该神经网络的推理阶段，读取所述非易失性存储元件所存储的值。
附图说明
作为本发明的一部分，附图示出了若干非限制性实施方式，并与说明书一道用于阐明所公开的原理。
图1所示为根据一种实施方式的双精度模拟存储器单元。
图2所示为根据一种实施方式的采用CMOS晶体管的双精度模拟存储器单元。
图3所示为含浮栅晶体管的模拟双精度存储器单元。
图4所示为含铁电晶体管的模拟双精度存储器单元。
图5至图7所示为图2双精度模拟存储器单元的神经网络训练阶段的偏置方案。
图5所示为用于增大存储器单元所存权重的偏置方案。
图6所示为用于减小存储器单元所存权重的偏置方案。
图7所示为用于读取存储器单元所存权重的偏置方案。
图8至图10所示为图2双精度模拟存储器单元的神经网络更新阶段的偏置方案。
图9所示为用于设置存储器单元内非易失性存储元件的偏置方案。
图10所示为用于重置存储器单元内非易失性存储元件的偏置方案。
图11所示为根据一种实施方式的双精度非易失性存储器单元阵列的一种实现形式。
图12所示为根据一种实施方式利用栅极偏置晶体管分别独立更新阵列内易失性存储元件的双精度非易失性存储器单元的实现形式。
图13所示为根据一种实施方式利用级联晶体管分别独立更新阵列内易失性存储元件的双精度非易失性存储器单元的实现形式。
图14所示为根据一种实施方式利用分栅晶体管分别独立更新阵列内易失性存储元件的双精度非易失性存储器单元的实现形式。
具体实施方式
以下，将详细参考例示实施方式，这些实施方式的实施例如附图所示。下文描述将引用附图，其中，除非另有说明，否则不同图中标注的相同标记代表相同或类似的元件。下述本发明例示实施方式中阐述的实现形式并不代表本发明的所有实现形式。相反，这些实现形式仅为本发明所涉及的各个方面中的系统和方法的示例。
一些现有计算机技术包括多个处理阶段，不同阶段需要不同水平的存储精度。此类技术当中的一种为包括训练阶段和推理阶段的神经网络。在神经网络的训练阶段，需要以高精度积累神经网络权重的微小变化。然而，推理阶段可在允许更低比特精度的同时不影响准确度。例如，对于深度神经网络，训练阶段需要以相对更高的精度(例如，相对较多个比特)累积权重的逐步变化。然而，在推理阶段，只需相对更低的精度(例如，相对较少个比特)便足以实现所需的准确度。
仍旧以神经网络为例，模拟多级非易失性存储元件因其较高的速度和较低的功耗而得到越来越普遍的使用。然而，模拟非易失性存储元件存在若干缺点。例如，模拟非易失性存储元件所能控制的比特数有限。在当前市售的模拟非易失性存储元件当中，最高精度例如为4个比特。此外，由于此类方案均是独自为一体的存储产品，需要大规模的纠错机制，因此不适合于神经网络应用。
此外，此类模拟非易失性存储元件的准确度会在某些因素的作用下发生不可接受的劣化，此类因素例如为有限的动态范围，波动，而且最重要是，非对称和非线性的权重更新。因此，目前为止，此类模拟非易失性存储元件并不适合于神经网络应用。
本发明的实施方式提供双精度模拟存储器单元。这些存储器单元包括与低精度非易失性存储元件结合的高精度易失性存储元件。这些存储器单元极其适合于神经网络等应用。然而，这些存储器单元不限于神经网络用途，还可用于其他计算机技术。
继续以神经网络为例，在训练阶段，易失性存储元件以相对较多的比特数累积高精度数据。在每一个训练阶段完成后，易失性存储元件中所累积的高精度数据可传输至非易失性存储元件。在神经网络的推理阶段，可以读取非易失性存储元件中存储的数据。
图1所示为根据一种实施方式的双精度模拟存储器单元100。参考图1，双精度模拟存储器单元100包括非易失性存储元件104和易失性存储元件106。非易失性存储元件104包括输入端101和输出端102和103，但是其还可包括更多个连接端，以例如支持其他功能。易失性存储元件106包括两个压控电流源108，110。一个压控电流源108的输出端与另一压控电流源110的输入端在公共节点C处连于一起，该公共节点用作易失性存储元件106的输出端，并连接于非易失性存储元件104的输入端101。在各种实施方式中，还可进一步包括用于控制此处的一个或多个存储器单元的一个或多个控制电路120。
每一个压控电流源108，110产生的电流为该电流源控制端所施加的电压的函数。例如，参考图1，压控电流源108产生的电流为电压G+的函数(该函数例如为f+＝Vdd-G+)，压控电流源110产生的电流为电压G-的函数(该函数例如为f-＝G--Vss)。在一种实施例中，每一个压控电流源108，110产生的电流与其控制端施加的电压成比例。多种器件均适合于实现压控电流源108，110。在一些实施方式中，压控电流源108，110通过互补金属氧化物半导体技术(CMOS)晶体管实现。
图2所示为根据一种实施方式采用CMOS晶体管的双精度模拟存储器单元200。参照图2，双精度模拟存储器单元200包括非易失性存储元件104和易失性存储元件206。非易失性存储元件104包括输入端101和输出端102和103。易失性存储元件206包括上拉晶体管208和下拉晶体管210。在图2实施例中，上拉晶体管208实施为P型金属氧化物半导体(PMOS)晶体管，下拉晶体管210实施为N型金属氧化物半导体(NMOS)晶体管。PMOS上拉晶体管208的漏极与NMOS下拉晶体管210的源极共同连接于公共节点C，而该公共节点连接至非易失性存储元件104的输入端101。
在上述实施方式中，上拉晶体管208和下拉晶体管210通过互补金属氧化物半导体技术(CMOS)实现。然而，还可使用其他技术。例如，上拉晶体管208和下拉晶体管210可实施为隧道场效应晶体管(TFET)等。与CMOS相比，通过使用TFET，甚至有可能会使得易失性存储元件206实现更低的漏电流以及更佳的数据保持特性。
上述上拉晶体管208和下拉晶体管210的组合可由单个晶体管替代。然而，与单晶体管结构相比，通过平衡上拉晶体管208和下拉晶体管210的漏电流，可以大幅延长公共节点C所存电荷的保持时间。当本发明的双精度模拟存储器单元用于神经网络时，所述大幅延长的保持时间可使得每一个训练周期的持续时间变得更长，从而提高准确度。
根据各种实施方式，非易失性存储元件104满足三项要求。首先，输入端101的电压可对输出端102和输出端103之间的电流和/或电导进行调制。其次，非易失性存储元件104所含的非易失性存储元件可根据输入端101的电压编程至多个状态。再次，通过在输入端101和输出端102之间或输入端101和输出端103之间施加电压，可以使非易失性存储元件发生变化。符合此三项要求的非易失性存储元件104例如包括浮栅晶体管和铁电晶体管。除此之外，还可使用满足此三项要求的其他器件。
图3所示模拟双精度存储器单元300包括具有浮栅305的浮栅晶体管304。浮栅晶体管304可通过CMOS、TFET等实现。参考图3，PMOS上拉晶体管208的漏极与NMOS下拉晶体管210的源极共同连接于公共节点C，并进一步连接至浮栅晶体管304的浮栅305。
图4所示模拟双精度存储器单元400包括具有输入端401的铁电晶体管404。参考图4，铁电晶体管404包括晶体管406以及连于输入端401和晶体管406之间的铁电电容器405。PMOS上拉晶体管208的漏极与NMOS下拉晶体管210的源极共同连接于公共节点C，并进一步连接至铁电晶体管404的输入端401。
再次参考图2，以下以神经网络为例描述模拟双精度存储器单元200的操作。存储器单元200的存储值在本文中也称神经网络权重，由低位比特和高位比特的组合表示。低位比特由上拉晶体管208与下拉晶体管210之间的电荷表示。该电荷可在神经网络的训练过程中持续变化，并表示相对较多的比特数。每当上拉晶体管208导通时，公共节点C充入固定量为q的电荷。每当下拉晶体管210导通，公共节点C释放出固定量为q的电荷。这些操作可以实现多比特存储以及持续的调整。高位比特采用相对较少的比特数，以非易失性存储元件104的状态表示。
在神经网络中，训练过程分为多个训练阶段，相互间以更新阶段断开。每一个训练阶段可例如持续1～10ms。在每一个训练阶段过程中，通过向神经网络馈送训练数据，修改存储器单元200的易失性元件206中存储的权重。在每一个更新阶段过程中，将易失性存储元件206中累积的电荷读出，而且当该电荷超出特定阈值时，通过对非易失性存储元件104进行编程而将所述电荷代表的值转结至高位比特。在读取操作后，将易失性存储元件206的值恢复至中性水平。例如，公共节点C的电荷恢复至所有可能电荷水平范围的中间电荷水平。如此，本发明的双精度模拟存储元件可用于在神经网络训练阶段和推理阶段之间进行无缝过渡。
在神经网络训练过程完成后，可以执行推理过程。在推理过程中，仅需涉及高位比特，并在忽略易失性存储元件206公共节点C电荷所表示的低位比特的同时不影响推理准确度。由于易失性存储元件206的功耗远低于非易失性存储元件，因此与仅使用非易失性存储元件的方案相比，能够在低得多的功耗下实现对训练结果的保存。
图5至图6所示为图2双精度模拟存储器单元200的神经网络训练阶段的偏置方案。图5所示为用于增大图2双精度模拟存储器单元200所存权重的偏置方案。参考图5，上拉晶体管208的源极偏置为Vdd，下拉晶体管210的漏极偏置为Vss。非易失性存储元件104的输出端102和103以及下拉晶体管210的输入端G-偏置为相对较低的电压Vlow。在该偏置方案下，如图5所示，通过在上拉晶体管208的输入端G+施加电压脉冲Vlow，可以使公共节点C充入固定电荷量q。
图6所示为用于减小图2双精度模拟存储器单元200所存权重的偏置方案。参考图6，上拉晶体管208的源极偏置为Vdd，下拉晶体管210的漏极偏置为Vss。非易失性存储元件104输出端102和103偏置为Vlow。上拉晶体管208的输入端G+偏置为相对较高的电压Vhigh。在该偏置方案下，如图6所示，通过在下拉晶体管210的输入端G-施加电压脉冲Vhigh，可以使公共节点C释放出固定电荷量q。
图7所示为用于读取图2双精度模拟存储器单元200所存权重的偏置方案。参考图7，上拉晶体管208的源极偏置为VreadG，下拉晶体管210的漏极偏置为Vss。上拉晶体管208的输入端G+以及下拉晶体管210的输入端G-偏置为Vlow。在该偏置方案下，通过如图7所示分别向非易失性存储元件104的输出端102和103施加电压Vread和Vlow，或者通过分别在非易失性存储元件104的输出端103和102施加电压Vread和Vlow，可以读取存储器单元200所存的权重。在上述任一情形中，均可通过读取输出端103和102之间的电流来读取存储器单元200所存的权重。
图8至图10所示为图2双精度模拟存储器单元200的神经网络更新阶段的偏置方案。图8所示为用于读取图2双精度模拟存储器单元200所存权重的偏置方案。参考图8，下拉晶体管210的漏极偏置为Vss。上拉晶体管208的输入端G+以及下拉晶体管210的输入端G-偏置为Vlow。上拉晶体管208的源极偏置为电压VreadG。在该偏置方案下，通过如图8所示分别向非易失性存储元件104的输出端102和103施加电压Vread和Vlow，或者分别向非易失性存储元件104的输出端103和102施加电压Vread和Vlow，可以读取存储器单元200所存的权重。在上述任一情形中，均可通过读取输出端103和102之间的电流来读取存储器单元200所存的权重。
图9所示为用于设置图2双精度模拟存储器单元200的非易失性存储元件104的偏置方案。参考图9，下拉晶体管210的漏极偏置为Vss。上拉晶体管208的输入端G+以及下拉晶体管210的输入端G-偏置为Vlow。上拉晶体管208的源极偏置为电压VsetG。在该偏置方案下，通过如图9所示分别向非易失性存储元件104的输出端102和103施加电压Vset和Vlow，或者分别向非易失性存储元件104的输出端103和102施加电压Vset和Vlow，可以实现对存储器单元200的非易失性存储元件104的设置。如此，存储器单元200的非易失性存储元件104设置在输出端102和103之间传导更大电流的水平。
图10所示为用于重置图2双精度模拟存储器单元200的非易失性存储元件104的偏置方案。参考图10，下拉晶体管210的漏极偏置为Vss。上拉晶体管208的输入端G+以及下拉晶体管210的输入端G-偏置为Vlow。上拉晶体管208的源极偏置为电压VresetG。在该偏置方案下，通过如图10所示分别向非易失性存储元件104的输出端102和103施加电压Vreset和Vlow，或者分别向非易失性存储元件104的输出端103和102施加电压Vreset和Vlow，可以实现对存储器单元200的非易失性存储元件104的重置。如此，存储器单元200的非易失性存储元件104重置在输出端102和103之间传导更小电流的水平。
图11所示为根据一种实施方式的图2双精度非易失性存储器单元200的阵列1100的一种实现形式。参考图11，阵列1100包括两个双精度存储器单元200A，200B。双精度存储器单元200A包括上拉晶体管208A，下拉晶体管210A以及具有连接端101A，102A，103B的非易失性存储元件(NVM)104A。双精度存储器单元200B包括上拉晶体管208B，下拉晶体管210B以及具有连接端101B，102B，103B的非易失性存储元件(NVM)104B。
存储器单元200A，200B的输出端102A，102B连至相应的位线BLA，BLB，存储器单元200A，200B的输出端103A，103B连至共同的源极线SL，该源极线SL连至读出放大器SA。如果上拉晶体管208A，208B的栅极G+连至同一字线，或者如果下拉晶体管210A，210B的栅极G-连至同一字线，则存储器单元200A，200B的低位比特所表示的权重始终将一同更新。在一些实施方式中，可能需要分别独立地更新上拉晶体管208A，208B(或下拉晶体管210A，210B)。
图12所示为根据一种实施方式利用栅极偏置晶体管对图2双精度非易失性存储器单元200的阵列内的易失性存储元件206分别独立更新的一种双精度非易失性存储器单元1200的实现形式。参考图12，各个晶体管208，210由晶体管1202A，1202B分别独立偏置。具体而言，NMOS晶体管1202A的栅极由信号BL_G+偏置，而PMOS晶体管1202B的栅极由信号BL_G-偏置。晶体管1202A连于上拉晶体管208的栅极与字线信号WLa之间，而晶体管1202B连于下拉晶体管210的栅极与字线信号WLb之间。该方法需要在每一个存储器单元1200内增加至少两个晶体管1202。
图13所示为根据一种实施方式利用级联晶体管对图2双精度非易失性存储器单元200的阵列内的易失性存储元件206分别独立更新的一种双精度非易失性存储器单元1300实现形式。参考图13，晶体管208，210上分别增添级联晶体管1302A，1302B。具体而言，级联晶体管1302A连于上拉晶体管208的源极与电源Vdd之间，级联晶体管1302A的栅极连至字线WLa。上拉晶体管208的栅极连至信号BL_G+。级联晶体管1302B连于下拉晶体管210的漏极与电源Vss之间，级联晶体管1302B的栅极连至字线WLb。下拉晶体管210的栅极连至信号BL_G-。级联晶体管1302A，1302B可由CMOS、TFET等实现。在图示实施方式中，节点1304A处的电荷由晶体管208和1302A共享，节点1304B处的电荷由晶体管210和1302B共享。
在一种实现形式中，利用分栅晶体管解决这一电荷共享问题。图14所示为根据一种实施方式利用分栅晶体管对阵列内的易失性存储元件206分别独立更新的一种双精度非易失性存储器单元1400的实现形式。分栅晶体管的描述见Shur,M.,"Split-gate field-effect transistor"(分栅式场效应晶体管)Applied Physics Letters(应用物理快报),54(2),162–164(1989)。与图2双精度模拟存储器单元相比，图2的PMOS上拉晶体管208由分栅PMOS晶体管1408代替，图2的NMOS下拉晶体管210由分栅NMOS晶体管1410替代。或者，分栅晶体管1408，1410可由TFET等实现。上拉分栅晶体管1408的栅极分别连至字线WLa和信号BL_G+，而下拉分栅晶体管1410的栅极分别连至字线WLb和信号BL_G-。通过使用分栅晶体管1408，1410，消除了图13双精度非易失性存储器单元1300的电荷共享节点1304A，1304B，但与此同时，仍然能够实现阵列中易失性存储元件206的分别独立更新。
虽然本文中描述了本发明原理的示例和特征，但是在不脱离本发明实施方式的精神和范围的情况下，还可进行修饰和更改，并且存在其他的实现形式。此外，“包括”、“具有”、“包含”、“内含”四词以及其他类似形式旨在在含义上等同，而且为开放性词语，即这些词当中的任一词后所跟的一个或多个物项并不旨在为这一或这些物项的穷举式罗列，也不旨在为仅限于所列出的一个或多个物项。必须注意的是，在本文和权利要求书中，除非上下文另外明确指出，否则“一”、“一个”以及“所述”不仅包含单数之意，还包含复数之意。
应该理解的是，本发明不仅只限于以上所述和附图所示构造，不不脱离其范围的情况下，还可进行各种修饰和变更。

Claims (18)

1.一种存储器单元，其特征在于，包括：
具有一输入端和至少一个输出端的非易失性存储元件；以及
具有多个输入端和一输出端的易失性存储元件，其中，所述易失性存储元件的所述输出端连接至所述非易失性存储元件的所述输入端，其中，所述易失性存储元件包括：
连接于第一电源和公共节点之间的第一晶体管；以及
连接于第二电源和所述公共节点之间的第二晶体管，
其中，所述公共节点连接至所述易失性存储元件的所述输出端，以及
所述第一晶体管的栅极和所述第二晶体管的栅极连接至所述易失性存储元件的所述多个输入端当中的相应的输入端。
2.如权利要求1所述的存储器单元，其特征在于：
所述第一晶体管为P型金属氧化物半导体晶体管；以及
所述第二晶体管为N型金属氧化物半导体晶体管。
3.如权利要求1所述的存储器单元，其特征在于：
所述非易失性存储元件包括浮栅晶体管，其中，所述浮栅晶体管的栅极连接至所述非易失性存储元件的所述输入端，以及所述浮栅晶体管的源极和漏极连接至所述非易失性存储元件的所述至少一个输出端当中的相应的输出端。
4.如权利要求1所述的存储器单元，其特征在于：
所述非易失性存储元件包括铁电晶体管，其中，所述铁电晶体管包括第三晶体管和铁电电容器，其中，所述铁电电容器连接于所述第三晶体管的栅极与所述易失性存储元件的所述输出端之间，所述第三晶体管的源极和漏极连接至所述非易失性存储元件的所述至少一个输出端当中的相应的输出端。
5.如权利要求1所述的存储器单元，其特征在于，所述易失性存储元件进一步包括：
连接于所述第一晶体管的所述栅极与第一字线之间的第三晶体管，其中，所述第三晶体管的栅极连接至第一位线；以及
连接于所述第二晶体管的所述栅极与第二字线之间的第四晶体管，其中，所述第四晶体管的栅极连接至第二位线。
6.如权利要求1的所述存储器单元，其特征在于，所述易失性存储元件进一步包括：
连接于所述第一晶体管的源极与所述第一电源之间的第三晶体管，其中，所述第三晶体管的栅极连接至第一字线，所述第一晶体管的所述栅极连接至第一位线；以及
连接于所述第二晶体管的漏极与所述第二电源之间的第四晶体管，其中，所述第四晶体管的栅极连接至第二字线，所述第二晶体管的所述栅极连接至第二位线。
7.如权利要求1所述的存储器单元，其特征在于：
所述第一晶体管为具有第一栅极和第二栅极的第一分栅晶体管，其中，所述第一栅极连接至第一字线，所述第二栅极连至第一位线；以及
所述第二晶体管为具有第三栅极和第四栅极的第二分栅晶体管，其中，所述第三栅极连接至第二字线，所述第四栅极连接至第二位线。
8.一种存储器阵列，其特征在于，包括：
存储器单元阵列，其中，每一个存储器单元包括：
具有一输入端和至少一个输出端的非易失性存储元件；以及
具有多个输入端和一输出端的易失性存储元件，其中，所述易失性存储元件的所述输出端连接至所述非易失性存储元件的所述输入端，其中，所述易失性存储元件包括：
连接于第一电源和公共节点之间的第一晶体管；以及
连接于第二电源和所述公共节点之间的第二晶体管，
其中，所述公共节点连接至所述易失性存储元件的所述输出端，以及
所述第一晶体管的栅极和所述第二晶体管的栅极连接至所述易失性存储元件的所述多个输入端当中的相应的输入端。
9.如权利要求8所述的存储器阵列，其特征在于：
所述第一晶体管为P型金属氧化物半导体晶体管；以及
所述第二晶体管为N型金属氧化物半导体晶体管。
10.如权利要求8所述的存储器阵列，其特征在于：
所述非易失性存储元件包括浮栅晶体管，其中，所述浮栅晶体管的栅极连接至所述非易失性存储元件的所述输入端，以及所述浮栅晶体管的源极和漏极连接至所述非易失性存储元件的所述至少一个输出端当中的相应的输出端。
11.如权利要求8所述的存储器阵列，其特征在于：
所述非易失性存储元件包括铁电晶体管，其中，所述铁电晶体管包括第三晶体管和铁电电容器，其中，所述铁电电容器连接于所述第三晶体管的栅极与所述非易失性存储元件的所述输入端之间，其中，所述第三晶体管的源极和漏极连接至所述非易失性存储元件的所述至少一个输出端当中的相应的输出端。
12.如权利要求8所述的存储器阵列，其特征在于，还包括：
控制电路，其中，所述控制电路用于向所述第一晶体管的所述栅极施加第一电压脉冲，以及用于向所述第二晶体管的所述栅极施加第二电压脉冲，
其中，所述公共节点的电荷响应于所述第一电压脉冲增大一固定量，以及
所述公共节点的所述电荷响应于所述第二电压脉冲减小所述固定量。
13.如权利要求12所述的存储器阵列，其特征在于，所述控制电路还用于根据所述公共节点的电荷水平，改变所述非易失性存储元件所存储的值。
14.一种加快神经网络计算的装置，其特征在于，包括：
存储器单元阵列，其中，每一个存储器单元包括：
具有一输入端和至少一个输出端的非易失性存储元件；以及
具有多个输入端和一输出端的易失性存储元件，其中，所述易失性存储元件的所述输出端连接至所述非易失性存储元件的所述输入端，其中，所述易失性存储元件包括：
连接于第一电源和公共节点之间的第一晶体管；以及
连接于第二电源和所述公共节点之间的第二晶体管，
其中，所述公共节点连接至所述易失性存储元件的所述输出端，以及
所述第一晶体管的栅极和所述第二晶体管的栅极连接至所述易失性存储元件的所述多个输入端当中的相应的输入端。
15.如权利要求14所述的装置，其特征在于：
所述第一晶体管为P型金属氧化物半导体晶体管；以及
所述第二晶体管为N型金属氧化物半导体晶体管。
16.如权利要求14所述的装置，其特征在于，还包括：
控制电路，其中，所述控制电路用于在所述神经网络的训练阶段，向所述第一晶体管的所述栅极施加第一电压脉冲，以及向所述第二晶体管的所述栅极施加第二电压脉冲，
其中，所述公共节点的电荷响应于所述第一电压脉冲增大一固定量，以及
所述公共节点的所述电荷响应于所述第二电压脉冲减小所述固定量。
17.如权利要求16所述的装置，其特征在于，所述控制电路还用于在所述神经网络的更新阶段，根据所述公共节点的电荷水平，改变所述非易失性存储元件所存储的值。
18.如权利要求17所述的装置，其特征在于，所述控制电路还用于在所述神经网络的推理阶段，读取所述非易失性存储元件所存储的值。
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