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CN113223971A - 半导体器件及制造该半导体器件的方法 - Google Patents

半导体器件及制造该半导体器件的方法 Download PDF

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CN113223971A
CN113223971A CN202011216450.6A CN202011216450A CN113223971A CN 113223971 A CN113223971 A CN 113223971A CN 202011216450 A CN202011216450 A CN 202011216450A CN 113223971 A CN113223971 A CN 113223971A
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CN
China
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layer
carrier substrate
redistribution
insulating layer
semiconductor die
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李昌普
孙瓘后
吴俊锡
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Samsung Electronics Co Ltd
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Samsung Electronics Co Ltd
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Abstract

公开了半导体器件及制造半导体器件的方法。所述方法包括：提供载体基板，所述载体基板包括导电层；将半导体裸片置于所述载体基板上；形成绝缘层以在所述载体基板上覆盖所述半导体裸片；形成通孔以在所述半导体裸片的侧方穿透所述绝缘层并暴露所述载体基板的所述导电层；执行电镀工艺以形成填充所述通孔的通路，在所述电镀工艺中所述载体基板的所述导电层用作晶种；在和所述绝缘层的第一表面上形成第一再分布层；去除所述载体基板；以及在所述半导体裸片的第二表面和所述绝缘层上形成第二再分布层，所述第一表面和所述第二表面彼此相对。

Description

半导体器件及制造该半导体器件的方法
相关申请的交叉引用
该申请要求于2020年2月3日在韩国知识产权局提交的韩国专利申请No.10-2020-0012762的优先权，其公开内容通过引用整体合并于此。
技术领域
本发明构思涉及一种半导体器件，并且更具体地，涉及晶片和面板级半导体封装件。
背景技术
提供半导体封装件以实现适合在电子产品中使用的集成电路芯片。通常，在半导体封装件中，半导体芯片被安装在印刷电路板(PCB)上，并且接合线或凸块用于将半导体芯片电连接到印刷电路板。随着电子工业的最新发展，半导体封装件得到各种开发，以达到尺寸紧凑、重量轻和/或制造成本低的目标。另外，各种半导体封装件随着其应用领域(例如大容量存储装置)的扩展而出现。
随着半导体芯片的高度集成，半导体芯片的尺寸变得越来越小。然而，由于半导体芯片的尺寸小，因此难以附着、处理和测试焊球。另外，在根据半导体芯片的尺寸获取多样化的安装板时可能会出现问题。为了解决其中一些问题，提出了扇出型晶片级封装件(FO-WLP)和扇出型面板级封装件(FO-PLP)。
发明内容
本发明构思的一些示例实施例提供了具有减少的缺陷的半导体器件及制造该半导体器件的方法。
本发明构思的目的不限于上述提到的，并且本领域技术人员根据以下描述将清楚地理解以上未提及的其他目的。
根据本发明构思的一些示例实施例，一种制造半导体器件的方法可以包括：提供载体基板，所述载体基板包括导电层；将半导体裸片置于所述载体基板上；形成绝缘层以在所述载体基板上覆盖所述半导体裸片；形成通孔以在所述半导体裸片的侧方穿透所述绝缘层并暴露所述载体基板的所述导电层；执行电镀工艺以形成填充所述通孔的通路，在所述电镀工艺中所述载体基板的所述导电层用作晶种；在所述绝缘层的第一表面上形成第一再分布层；去除所述载体基板；以及在所述半导体裸片的第二表面和所述绝缘层上形成第二再分布层，所述第一表面和所述第二表面彼此相对。
根据本发明构思的一些示例实施例，一种制造半导体器件的方法可以包括：提供载体基板；将半导体裸片置于所述载体基板上，以使所述半导体裸片的有源表面面对所述载体基板；在所述载体基板上形成绝缘层，所述绝缘层围绕所述半导体裸片；蚀刻所述绝缘层以形成穿透所述绝缘层的通孔；形成晶种层以覆盖所述通孔的底表面和内侧表面；形成填充所述通孔的通路；在所述半导体裸片和所述绝缘层上方形成第一再分布层；去除所述载体基板，其中，去除所述载体基板包括：在去除所述载体基板时同时去除所述晶种层的一部分，所述晶种层的所述一部分位于所述通孔的所述底表面上；以及在所述半导体裸片和所述绝缘层下方形成第二再分布层。所述通孔的所述底表面所在的水平高度可以低于所述半导体裸片的所述有源表面的水平高度并且低于所述绝缘层的底表面的水平高度。
根据本发明构思的一些示例实施例，一种半导体器件可以包括：下再分布层；半导体裸片，所述半导体裸片位于所述下再分布层上；绝缘层，所述绝缘层位于所述下再分布层上，所述绝缘层围绕所述半导体裸片；通路，所述通路穿透所述绝缘层并耦接到所述下再分布层的再分布图案；晶种层，所述晶种层位于所述通路与所述绝缘层之间，所述晶种层围绕所述通路的侧表面；以及上再分布层，所述上再分布层位于所述绝缘层和所述半导体裸片上，所述上再分布层耦接到所述通路。所述通路的底表面相对于所述晶种层被暴露。所述通路可以延伸到所述下再分布层中。
附图说明
图1至图22示出了根据本发明构思的一些示例实施例的制造半导体器件的方法的截面图，其中，图22示出了根据本发明构思的一些示例实施例的半导体器件的截面图。
图23示出了根据本发明构思的一些示例实施例的半导体器件的截面图。
图24示出了根据本发明构思的一些示例实施例的半导体器件的截面图。
具体实施方式
下面将结合附图描述根据本发明构思的制造半导体器件的方法。
图1至图22示出了根据本发明构思的一些示例实施例的制造半导体器件的方法的截面图。图1至图7、图9至图14、图17至图19、图21和图22示出了根据本发明构思的一些示例实施例的制造半导体器件的方法的截面图。图8示出了图7的部分A的放大图。图15和图16示出了图14的部分B的放大图。图20示出了图19的部分C的放大图。图22示出了根据本发明构思的一些示例实施例的半导体器件的截面图。
参照图1，可以提供第一载体基板700。第一载体基板700可以包括第一支撑基板710、导电层720和第一释放层730。第一支撑基板710可以是载体或设置在载体上的辅助工具。第一支撑基板710可以例如由玻璃、塑料、金属或任何其他合适的材料形成。导电层720可以形成在第一支撑基板710上。可以通过在第一支撑基板710上执行涂覆或沉积工艺来形成导电层720。导电层720可以包括诸如铜(Cu)的金属。例如，导电层720可以是可拆卸的铜箔。第一释放层730可以形成在导电层720上。第一释放层730可以是双面胶带或粘合剂层。当第一释放层730是双面胶带时，可以采用真空层压工艺将第一释放层730附接到导电层720上。当第一释放层730是粘合剂层时，可以涂覆粘合剂材料以形成第一释放层730。
第一载体基板700还可以包括设置在第一释放层730上的阻挡物(dam)732。阻挡物732可以具有从第一释放层730向上突出的形状。阻挡物732可以限定在后续工艺中在其上安装半导体裸片(die)200的区域。阻挡物732可以包括与第一释放层730的材料相同的材料。或者，第一载体基板700可以不包括阻挡物732。
根据如图2所示的一些其他实施例，第一载体基板700’可以包括导电基板715和第一释放层730。导电基板715可以足够厚以用作第一支撑基板(参见图1的第一支撑基板710)和导电层(参见图1的导电层720)两者。导电基板715可以包括选自钛(Ti)和钽(Ta)中的至少一种的材料。第一释放层730可以形成在导电基板715上。第一释放层730可以是双面胶带或粘合剂层。以下将集中于图1的实施例。
参照图3，可以在第一载体基板700上设置半导体裸片200。半导体裸片200的有源表面可以面对第一载体基板700。可以在半导体裸片200的有源表面上设置多个裸片焊盘210。例如，半导体裸片200可以被设置为允许裸片焊盘210与第一载体基板700的第一释放层730接触。如本文所使用的术语“接触”是指直接连接(即，触碰)，除非上下文另有说明。裸片焊盘210可以将半导体裸片200的有源表面与第一释放层730的顶表面分隔开。裸片焊盘210可以设置在由阻挡物732限定的区域中。例如，可以沿着半导体裸片200的外边缘定位阻挡物732。
参照图4，可以在第一载体基板700上形成绝缘层300。可以通过在第一载体基板700上涂覆绝缘材料来形成绝缘层300。可以在第一载体基板700上涂覆绝缘材料以覆盖半导体裸片200。绝缘层300可以覆盖半导体裸片200的顶表面和侧表面。阻挡物732可以防止绝缘材料进入半导体裸片200与第一载体基板700之间的空间。绝缘层300可以具有面对第一载体基板700的第一表面和与第一表面相对的第二表面。绝缘材料可以包括诸如环氧模塑料(EMC)的绝缘聚合物。
在一些其他实施例中，第一载体基板700可以不包括阻挡物732。例如，如图5所示，绝缘层300可以填充第一载体基板700与半导体裸片200之间的空间。绝缘材料可以围绕裸片焊盘210。以下将集中于图4的实施例。
根据本发明构思的一些示例实施例，半导体裸片200可以被置于第一载体基板700上，然后可以涂覆绝缘材料以形成绝缘层300。因此，可以减少诸如以下工艺缺陷：制造过程期间由于绝缘层300的变形而导致的半导体裸片200的损坏，或者半导体裸片200或绝缘层300与第一载体基板700的分层。
参照图6，可以在绝缘层300中形成通孔VH。例如，可以在绝缘层300上形成掩模图案MP。当在俯视图中看时，掩模图案MP可以具有与半导体裸片200水平间隔开的图案孔。可以执行将掩模图案MP用作蚀刻掩模以在绝缘层300中形成通孔VH的蚀刻工艺。通孔VH可以形成为具有随着通孔VH接近第一载体基板700而逐渐减小的宽度。在蚀刻工艺期间，第一载体基板700的第一释放层730可以与绝缘层300一起被蚀刻。例如，通孔VH可以被形成为穿透绝缘层300并且延伸到第一载体基板700中。通孔VH可以穿透绝缘层300和第一释放层730，从而暴露导电层720。
参照图7，可以从图6的所得结构中去除掩模图案MP。
可以在绝缘层300上形成晶种层SL。晶种层SL可以共形地覆盖绝缘层300。例如，晶种层SL可以形成为覆盖绝缘层300的顶表面。另外，可以沿着通孔VH的底表面和内侧表面形成晶种层SL。通孔VH的底表面可以对应于导电层720的暴露的顶表面，并且通孔VH的内侧表面可以对应于绝缘层300的内侧壁和第一释放层730的内侧壁。例如，如图8所示，在通孔VH中，晶种层SL的一部分SLa可以与导电层720的顶表面接触。此外，在通孔VH中，晶种层SL可以与绝缘层300的内侧壁和第一释放层730的内侧壁接触。晶种层SL可以包括金属材料。例如，晶种层SL可以包括选自钛(Ti)和钽(Ta)中的至少一种的材料。晶种层SL与导电层720之间的边界可以是不可见的，但是本发明构思不限于此。
在一些其他实施例中，第一载体基板700’可以包括导电基板715和第一释放层730。在这种情况下，如图9所示，在通孔VH中，晶种层SL可以与导电基板715接触，并且也可以与绝缘层300的内侧壁和第一释放层730的内侧壁接触。以下将集中于图7的实施例。
参照图10，可以在晶种层SL上形成抗蚀剂图案RP。可以在抗蚀剂图案RP中形成沟槽T以暴露出晶种层SL。沟槽T的至少一部分可以与通孔VH交叠。例如，沟槽T可以在空间上连接到通孔VH。沟槽T可以限定在后续工艺中形成第一上再分布图案516的区域。
可以在通孔VH和沟槽T中形成通路410和第一上再分布图案516，从而覆盖晶种层SL。可以采用电镀工艺来形成通路410和第一上再分布图案516。例如，可以执行电镀工艺，使得通孔VH和沟槽T被金属材料填充，以使得填充通孔VH的金属材料可以构成通路410，并且填充沟槽T的金属材料可以构成第一上再分布图案516。电镀工艺可以包括金属化学镀工艺或金属电镀工艺。电镀工艺可以使用晶种层SL作为电极。用于电镀工艺的外部电源可以连接到晶种层SL和导电层720。导电层720可以比晶种层SL厚，并且其电阻可以小于晶种层SL的电阻。因此，晶种层SL的位于通孔VH的底表面上的部分SLa可以从导电层720接收外部电力。
根据本发明构思，在通孔VH中的晶种层SL的部分SLa可以从电阻低的导电层720接收电力，因此可以容易地在通孔VH中执行电镀工艺。结果，可以避免电镀工艺期间的诸如以下缺陷：在通孔VH中的通路410内产生空隙或在通孔VH中导电材料填充失败。
第一上再分布图案516可以填充沟槽T，但是不会延伸到抗蚀剂图案RP的顶表面上。因此，可以不必单独执行平坦化工艺。基于通孔VH的形状，通路410可以形成为具有随着通路410接近第一载体基板700而逐渐减小的宽度。可以选择诸如铜(Cu)的金属作为在用于形成通路410和第一上再分布图案516的电镀工艺中使用的源材料。
根据本发明构思，在用于形成通路410和第一上再分布图案516的工艺中，可以不执行平坦化工艺。因此，可以防止半导体裸片200因平坦化工艺引起的损坏。
在一些其他实施例中，也可以不形成晶种层SL。这样，在执行电镀工艺时，载体基板700的被通孔VH暴露的导电层720可以用作晶种，以形成填充通孔VH的通路410。
参照图11，可以去除抗蚀剂图案RP以暴露出晶种层SL的顶表面和第一上再分布图案516的上侧壁。可以去除晶种层SL的暴露部分以暴露绝缘层300的顶表面。可以执行蚀刻工艺以去除晶种层SL。在蚀刻工艺中，第一上再分布图案516可以相对于晶种层SL具有蚀刻选择性。因此，在蚀刻工艺中可以不去除晶种层SL的设置在第一上再分布图案516的底表面上的未曝露部分。第一上晶种图案514可以由晶种层SL的设置在第一上再分布图案516的底表面上的未暴露部分构成。通路晶种层420可以由晶种层SL的位于通孔VH中的并且位于通路410与绝缘层300之间的部分构成。通路晶种层420可以介于通路410与绝缘层300之间，并且可以具有位于通路410与导电层720之间的底部422。
参照图12，可以在绝缘层300上形成第一上介电层512。第一上介电层512可以覆盖绝缘层300的顶表面和第一上再分布图案516。第一上再分布图案516的侧表面可以直接与第一上介电层512物理接触。第一上介电层512可以包括光敏聚合物。在本说明书中，光敏聚合物可以包括例如选自光敏聚酰亚胺、聚苯并恶唑、酚醛聚合物和苯并环丁烯聚合物中的至少一种。第一上介电层512、第一上晶种图案514和第一上再分布图案516可以构成第一上再分布层510。
可以在第一上再分布层510上形成第二上再分布层520。第二上再分布层520的形成可以类似于第一上再分布层510的形成。例如，可以在第一上介电层512中形成孔。该孔可以暴露第一上再分布图案516的顶表面。可以在第一上介电层512上形成晶种层。晶种层可以沿着孔的底表面和内侧表面形成，同时覆盖第一上介电层512的顶表面。可以在晶种层上形成抗蚀剂图案。抗蚀剂图案可以具有限定形成第二上再分布图案526的区域的沟槽。可以在孔和抗蚀剂图案的沟槽中形成第二上再分布图案526，从而覆盖晶种层。之后，可以去除抗蚀剂图案，并且可以去除晶种层的暴露部分以形成第二上晶种图案524。可以在第一上介电层512上形成第二上介电层522以覆盖第二上再分布图案526。第二上介电层522可以具有暴露第二上再分布图案526的顶表面的第一凹部RS1。第二上介电层522、第二上晶种图案524和第二上再分布图案526可以构成第二上再分布层520。第一上再分布层510和第二上再分布层520可以构成上再分布基板500，并且可以与通路410电连接。
如图13所示，可以将图12的所得结构颠倒(即，“翻转”)。例如，以图12的所得结构的这种取向，第一载体基板700位于绝缘层300上方，并且半导体裸片200的有源表面面向上。另外，可以在上再分布基板500上设置第二载体基板800。第二载体基板800可以包括第二支撑基板810和第二释放层820。第二释放层820可以用于将第二支撑基板810附接到第二上再分布层520。第二支撑基板810可以由例如玻璃、塑料、金属或任何其他合适的材料形成。第二释放层820可以是双面胶带或粘合剂层。
为了便于描述图中所示的一个元件或特征与另一(更多个)元件或特征的关系，在本文中可以使用诸如“上方”、“上”、“下面”、“下方”、“下”等空间相对术语。将理解的是，除了附图中描绘的取向之外，空间相对术语还意图涵盖在使用或操作中的器件的不同方位。例如，如果附图中的器件被翻转，则被描述为在其他元件或特征“下方”或“下面”的元件将被取向为在其他元件或特征“上方”。因此，术语“下方”可以包括上方和下方两个取向。可以以其他方式对器件进行取向(旋转90度或其他方向)，并据此解释本文使用的空间相对描述语。
可以去除第一载体基板700的第一支撑基板710。可以使用物理方法去除第一支撑基板710。可以去除第一支撑基板710以暴露导电层720。
之后，可以去除第一载体基板700的导电层720。当导电层720包括可拆卸的铜箔时，可以物理地去除导电层720。或者，可以使用化学方法去除导电层720。去除导电层720可以暴露第一释放层730。
如图15所示，通路晶种层420可以具有与导电层720接触的底部422，并且当去除导电层720时可以同时去除底部422。因此，通路晶种层420可以覆盖通路410的侧表面，而可以不覆盖通路410的底表面410a。通路晶种层420的一端可以位于与通路410的底表面410a相同的水平高度处，并且通路410和通路晶种层420可以从绝缘层300的第一表面300a突出。
根据一些其他实施例，如图16所示，去除导电层720可以去除通路晶种层420的介于通路410与第一释放层730之间的部分。因此，通路晶种层420可以具有与绝缘层300的第一表面300a位于相同水平高度处的端部，并且通路410可以从绝缘层300的第一表面300a突出。
参照图17，可以去除第一释放层730。例如，可以通过使用物理方法或化学处理来去除第一释放层730。当去除第一释放层730时，可以同时去除阻挡物732。第一释放层730的去除可以暴露绝缘层300的第一表面300a和半导体裸片200的有源表面。
或者，当通过使用如图5的实施例中所示的不包括阻挡物732的第一载体基板700来制造半导体器件时，可以去除第一释放层730以暴露绝缘层300的第一表面300a和半导体裸片200的裸片焊盘210。
参照图18，可以形成第一下介电层112。第一下介电层112可以覆盖绝缘层300的第一表面300a和半导体裸片200的有源表面。第一下介电层112可以包括光敏聚合物。例如，光敏聚合物可以包括选自光敏聚酰亚胺、聚苯并恶唑、酚醛聚合物和苯并环丁烯聚合物中的至少一种。
可以在第一下介电层112上形成第二凹部RS2和第三凹部RS3。例如，可以对第一下介电层112进行图案化以形成第二凹部RS2和第三凹部RS3。第二凹部RS2可以暴露通路410的底表面410a。第三凹部RS3可以暴露半导体裸片200的裸片焊盘210。第二凹部RS2可以具有随着接近绝缘层300而逐渐减小的宽度。第二凹部RS2可以具有宽度小于通路410的底表面410a的宽度的底表面。
参照图19，可以形成第一下晶种图案114和第一下再分布图案116。例如，可以在第一下介电层112上形成晶种层。晶种层可以沿着第二凹部RS2和第三凹部RS3的底表面和内侧表面形成，同时覆盖第一下介电层112。可以在晶种层上形成抗蚀剂图案。抗蚀剂图案可以具有限定形成第一下再分布图案116的区域的沟槽。可以在抗蚀剂图案的沟槽中形成第一下再分布图案116，从而覆盖晶种层。之后，可以去除抗蚀剂图案，并且可以去除晶种层的暴露部分以形成第一下晶种图案114。第一下介电层112、第一下晶种图案114和第一下再分布图案116可以构成第一下再分布层110。
如图20所示，基于第二凹部RS2的形状，在通路410与第一下晶种图案114之间的界面处，通路410的宽度可以大于第一下晶种图案114的宽度。另外，通路410的底表面410a处的宽度可以大于第一下再分布图案116的底表面处的宽度。
参照图21，可以在第一下再分布层110上形成第二下再分布层120和第三下再分布层130。第二下再分布层120和第三下再分布层130的形成可以类似于第一下再分布层110的形成。例如，可以在第一下介电层112上形成第二下介电层122，以覆盖第一下再分布图案116和第一下晶种图案114，然后可以形成第二下晶种图案124和第二下再分布图案126以耦接到第一下再分布图案116。第二下介电层122、第二下晶种图案124和第二下再分布图案126可以构成第二下再分布层120。可以在第二下介电层122上形成第三下介电层132，以覆盖第二下再分布图案126和第二下晶种图案124，然后可以形成第三下晶种图案134和第三下再分布图案136以耦接到第二下再分布图案126。第三下介电层132、第三下晶种图案134和第三下再分布图案136可以构成第三下再分布层130。第一下再分布层110、第二下再分布层120和第三下再分布层130可以构成下再分布基板100。应当理解的是，当元件被称为“连接”或“耦接”到另一元件或在另一元件“上”时，它可以直接连接或耦接到其他元件或直接在其他元件上，或者可以存在中间元件。相反，当元件被称为“直接连接”或“直接耦接”到另一元件时，则不存在中间元件。
如图22所示，图21的所得结构可以被取向为颠倒过来。例如，以图22的所得结构的这种取向，下再分布基板100位于绝缘层300下方，并且半导体裸片200的有源表面面向下。可以在下再分布基板100上形成保护层142。保护层142可以保护下再分布基板100。保护层142可以包括基于聚酰胺的聚合物材料或诸如氧化硅(SiOx)、氮化硅(SiNx)和氮氧化硅(SiON)的无机材料，但是本发明构思不限于此。
可以在保护层142上形成端接焊盘144。端接焊盘144可以穿透保护层142以耦接到第三下再分布图案136。端接焊盘144可以包括诸如金属的导电材料。
可以在保护层142上设置外部端子150。例如，可以将外部端子150置于端接焊盘144上。可以将外部端子150设置成允许安装在下再分布基板100上的半导体裸片200放置在不同的基板上。外部端子150可以包括焊球或焊块。
之后，可以去除第二载体基板800。例如，可以去除第二释放层820以从上再分布基板500拆卸第二支撑基板810。可以通过物理方法或化学处理来去除第二释放层820。
上述工艺可以制造根据本发明构思的一些示例实施例的半导体器件。
图22和图23示出了根据本发明构思的一些示例实施例的半导体器件的截面图。
参照图22，半导体器件可以包括下再分布基板100、半导体裸片200、绝缘层300、通路410和上再分布基板500。
下再分布基板100可以包括从顶部到底部顺序设置的第一下再分布层110、第二下再分布层120和第三下再分布层130。第一下再分布层110、第二下再分布层120和第三下再分布层130可以分别包括第一下介电层112、第二下介电层122和第三下介电层132，并且还可以分别包括分别设置在第一下介电层112、第二下介电层122和第三下介电层132中的第一下再分布图案116、第二下再分布图案126和第三下再分布图案136。第一下再分布图案116可以设置在第一下介电层112中，并且第一下晶种图案114介于第一下再分布图案116和第一下介电层112之间，第二下再分布图案126可以设置在第二下介电层122中，并且第二下晶种图案124介于第二下再分布图案126和第二下介电层122之间，第三下再分布图案136可以设置在第三下介电层132中，并且第三下晶种图案134介于第三下再分布图案136和第三下介电层132之间。下再分布基板100可以使用第一下再分布层110、第二下再分布层120和第三下再分布层130来对发送到半导体裸片200和从半导体裸片200发送的信号进行再分布。
保护层142可以设置在下再分布基板100下方。保护层142可以覆盖下再分布基板100的第三下再分布层130。端接焊盘144可以设置在保护层142上。端接焊盘144可以穿透保护层142以耦接到第三下再分布层130的第三下再分布图案136。
外部端子150可以设置在保护层142上。例如，外部端子150可以置于端接焊盘144上。外部端子150可以包括焊球或焊块。
半导体裸片200可以安装在下再分布基板100上。半导体裸片200可以被设置成使其有源表面面对下再分布基板100的第一下再分布层110。
半导体裸片200可以通过裸片焊盘210耦接到第一下再分布层110的第一下晶种图案114和第一下再分布图案116。
第一下再分布层110的第一下介电层112可以具有向上突出到半导体裸片200下方并与半导体裸片200的有源表面接触的部分。第一下介电层112可以围绕裸片焊盘210。
绝缘层300可以设置在下再分布基板100上。绝缘层300可以覆盖下再分布基板100的顶表面，并且可以围绕半导体裸片200。绝缘层300可以覆盖半导体裸片200的侧表面和顶表面。
根据一些其他实施例，如图23所示，半导体裸片200可以与下再分布基板100的第一下介电层112间隔开。半导体裸片200可以通过设置在第一下介电层112与半导体裸片200之间的裸片焊盘210耦接到第一下再分布图案116。绝缘层300可以在半导体裸片200与第一下介电层112之间延伸，以填充半导体裸片200与第一下介电层112之间的空间。在半导体裸片200与第一下介电层112之间，绝缘层300可以围绕裸片焊盘210。以下将集中于图22的实施例。
通路410可以设置在绝缘层300中。通路410可以在半导体裸片200的侧方竖直穿透绝缘层300。通路410可以具有随着其接近下再分布基板100而逐渐减小的宽度。通路410可以穿透绝缘层300并且可以突出到绝缘层300的底表面上。通路410可以延伸到下再分布基板100的第一下介电层112中，从而耦接到第一下再分布图案116。第一下晶种图案114可以介于通路410与第一下再分布图案116之间。例如，通路410可以具有与第一下晶种图案114接触的底表面。如图20所示，在通路410与第一下晶种图案114之间的界面处，通路410的宽度可以大于第一下晶种图案114的宽度。另外，通路410的底表面处的宽度可以大于第一下再分布图案116的顶表面处的宽度。
通路晶种层420可以介于绝缘层300与通路410之间。例如，通路晶种层420可以围绕通路410的侧表面。通路410的底表面可以不被通路晶种层420覆盖，而是可以相对于通路晶种层420被暴露。因此，通路410可以与第一下晶种图案114直接接触。
上再分布基板500可以设置在绝缘层300上。上再分布基板500可以包括设置在绝缘层300上的第一上再分布层510和第二上再分布层520。第一上再分布层510和第二上再分布层520可以分别包括第一上介电层512和第二上介电层522，并且还可以分别包括分别设置在第一上介电层512和第二上介电层522中的第一上再分布图案516和第二上再分布图案526。第一上再分布图案516可以设置在第一上介电层512中，并且第一上晶种图案514介于第一上再分布图案516和第一上介电层之间，第二上再分布图案526可以设置在第二上介电层522中，并且第二上晶种图案524介于第二上再分布图案526和第二上介电层522之间。第一上再分布层510的第一上再分布图案516可以耦接到通路410。第二上再分布层520的第二上介电层522可以覆盖第二上再分布图案526。第二上介电层522可以具有暴露第二上再分布图案526的一部分的第一凹部RS1。
可以如上所述设置和配置半导体器件。
或者，当通过使用如图5的实施例中所示的不包括阻挡物732的第一载体基板700来制造半导体器件时，半导体裸片200的有源表面可以不与下再分布基板100接触。如图23所示，绝缘层300可以填充下再分布基板100与半导体裸片200的有源表面之间的空间，并且半导体裸片200可以通过裸片焊盘210耦合接到下再分布基板100。例如，在下再分布基板100上，绝缘层300可以覆盖半导体裸片200，并且可以在半导体裸片200与下再分布基板100之间延伸。
图24示出了根据本发明构思的一些示例实施例的半导体器件的截面图。
参照图24，半导体器件可以包括下封装件10和上封装件20。下封装件10可以由上面参照图22讨论的下再分布基板100、半导体裸片200、绝缘层300、通路410和上再分布基板500构成。
上封装件20可以设置在下封装件10上。上封装件20可以包括上封装基板610、安装在上封装基板610上的上半导体裸片620以及在上封装基板610上覆盖上半导体裸片620的上模制层630。上封装基板610可以包括印刷电路板(PCB)或再分布基板。上半导体裸片620可以倒装地安装在上封装基板610上。例如，上半导体裸片620可以通过上裸片凸块622连接到上封装基板610。再例如，上半导体裸片620可以引线接合地安装到上封装基板610上。上模制层630可以包括环氧模塑料(EMC)。
上封装件20可以包括设置在上封装基板610下方的连接端子614。连接端子614可以耦接到上封装基板610的基板焊盘，并且可以耦接到包括在下封装件10中的上再分布基板500的第二上再分布图案526，该第二上再分布图案526暴露于第一凹部RS1。例如，上封装件20可以通过连接端子614耦接到上再分布基板500，并且上再分布基板500可以对上封装件20进行再分布以与通路410电连接。
根据本发明构思的一些示例实施例的制造半导体器件的方法可以包括将半导体裸片置于载体基板上，然后涂覆绝缘材料以形成绝缘层。因此，可以减少诸如以下工艺缺陷：在制造工艺期间由于绝缘层的变形引起的半导体裸片的损坏，或者半导体裸片或绝缘层与载体基板的分层。
根据本发明构思，晶种层可以具有位于通孔中的部分，并且晶种层的该部分可以从电阻低的导电层接收电力，结果可以在通孔中容易地执行电镀工艺。结果，可以避免在电镀工艺期间的诸如以下缺陷：在通孔中的通路内形成空隙，或在通孔中导电材料填充失败。
根据本发明构思，在用于形成通路和上再分布图案的工艺中可以不执行平坦化工艺。因此，可以防止半导体裸片因平坦化工艺引起的损坏。
尽管已经结合附图中示出的本发明构思的示例实施例描述了本发明构思，但是本领域的普通技术人员将理解的是，在不脱离本发明构思的精神和基本特征的情况下，可以对本文进行形式和细节上的变化。因此，以上公开的实施例应当被认为是说明性的而非限制性的。

Claims (20)

1.一种制造半导体器件的方法，所述方法包括：
提供载体基板，所述载体基板包括导电层；
将半导体裸片置于所述载体基板上；
形成绝缘层以在所述载体基板上覆盖所述半导体裸片；
形成通孔以在所述半导体裸片的侧方穿透所述绝缘层并暴露所述载体基板的所述导电层；
执行电镀工艺以形成填充所述通孔的通路，在所述电镀工艺中所述载体基板的被暴露的所述导电层用作晶种；
在所述绝缘层的第一表面上形成第一再分布层；
去除所述载体基板；以及
在所述半导体裸片和所述绝缘层的第二表面上形成第二再分布层，所述第一表面和所述第二表面彼此相对。
2.根据权利要求1所述的方法，所述方法还包括：
在执行所述电镀工艺之前，形成覆盖所述通孔的底表面和内侧表面的晶种层。
3.根据权利要求2所述的方法，其中，所述晶种层包括位于所述通孔的所述底表面上的第一部分和位于所述通孔的所述内侧表面上的第二部分，
其中，当去除所述载体基板时同时去除所述晶种层的所述第一部分。
4.根据权利要求1所述的方法，其中，所述电镀工艺利用施加到所述载体基板的所述导电层的电力。
5.根据权利要求1所述的方法，其中，在去除所述载体基板之后，所述通路的底表面被暴露。
6.根据权利要求1所述的方法，其中，所述通孔延伸到所述载体基板中。
7.根据权利要求6所述的方法，其中，所述通路的底表面突出超过所述绝缘层的所述第二表面。
8.根据权利要求1所述的方法，其中，形成所述第二再分布层包括：
在所述半导体裸片和所述绝缘层的所述第二表面上形成介电层；
形成图案孔以穿透所述介电层并暴露所述通路的底表面；
在所述图案孔中形成晶种图案以接触所述通路的所述底表面；以及
在所述晶种图案上形成再分布图案。
9.根据权利要求8所述的方法，其中，在所述通路与所述晶种图案之间的界面处，所述通路的宽度大于所述晶种图案的宽度。
10.根据权利要求1所述的方法，其中，
所述半导体裸片的所述第二表面是有源表面，并且
所述半导体裸片的多个裸片焊盘电连接到所述第二再分布层。
11.根据权利要求10所述的方法，其中，
所述载体基板包括位于所述载体基板的顶表面上的阻挡物，
在去除所述载体基板之前，所述绝缘层围绕所述半导体裸片下方的所述裸片焊盘，
所述裸片焊盘的底表面位于与所述绝缘层的底表面的水平高度相同的水平高度处，并且
在形成所述第二再分布层期间，所述第二再分布层的介电层填充所述绝缘层与所述裸片焊盘之间的空间。
12.一种制造半导体器件的方法，所述方法包括：
提供载体基板；
将半导体裸片置于所述载体基板上，以使所述半导体裸片的有源表面面对所述载体基板；
在所述载体基板上形成绝缘层，所述绝缘层围绕所述半导体裸片；
蚀刻所述绝缘层以形成穿透所述绝缘层的通孔；
形成晶种层以覆盖所述通孔的底表面和内侧表面；
形成填充所述通孔的通路；
在所述半导体裸片和所述绝缘层上方形成第一再分布层；
去除所述载体基板，其中，去除所述载体基板包括：在去除所述载体基板时同时去除所述晶种层的一部分，所述晶种层的所述一部分位于所述通孔的所述底表面上；以及
在所述半导体裸片和所述绝缘层下方形成第二再分布层，
其中，所述通孔的所述底表面所在的水平高度低于所述半导体裸片的所述有源表面的水平高度并且低于所述绝缘层的底表面的水平高度。
13.根据权利要求12所述的方法，其中，
所述载体基板包括导电层，并且
所述通孔被形成为穿透所述绝缘层并暴露所述载体基板的所述导电层。
14.根据权利要求13所述的方法，其中，
所述晶种层与所述载体基板的所述导电层接触，并且
形成所述通路包括执行电镀工艺，在所述电镀工艺中所述导电层和所述晶种层用作晶种。
15.根据权利要求12所述的方法，其中，在去除所述载体基板之后，所述通路的底表面被暴露，并且
其中，所述通路的所述底表面与所述第二再分布层的再分布图案接触。
16.根据权利要求12所述的方法，其中，所述通路突出超过所述绝缘层的所述底表面。
17.根据权利要求12所述的方法，其中，形成所述第二再分布层包括：
形成介电层以覆盖所述半导体裸片的所述有源表面和所述绝缘层的所述底表面；
蚀刻所述介电层以形成暴露所述通路的图案孔；
在所述图案孔中形成晶种图案以接触所述通路；以及
在所述晶种图案上形成再分布图案。
18.一种半导体器件，包括：
下再分布层；
半导体裸片，所述半导体裸片位于所述下再分布层上；
绝缘层，所述绝缘层位于所述下再分布层上，所述绝缘层围绕所述半导体裸片；
通路，所述通路穿透所述绝缘层并耦接到所述下再分布层的再分布图案；
晶种层，所述晶种层位于所述通路与所述绝缘层之间，所述晶种层围绕所述通路的侧表面；以及
上再分布层，所述上再分布层位于所述绝缘层和所述半导体裸片上，所述上再分布层耦接到所述通路，
其中，所述通路的底表面相对于所述晶种层被暴露，并且
其中，所述通路延伸到所述下再分布层中。
19.根据权利要求18所述的器件，其中，所述通路的所述底表面所在的水平高度低于所述绝缘层的底表面的水平高度并且低于所述半导体裸片的底表面的水平高度。
20.根据权利要求18所述的器件，其中，所述下再分布层包括：
介电层，所述介电层覆盖所述绝缘层的底表面和所述半导体裸片的底表面；
所述再分布图案，所述再分布图案穿透所述介电层并耦接到所述通路；以及
晶种图案，所述晶种图案位于所述再分布图案与所述通路的所述底表面之间，所述晶种图案与所述通路的所述底表面接触。
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