[go: up one dir, main page]

CN113220108B - 计算机可读取存储介质、操作频率调整方法及装置 - Google Patents

计算机可读取存储介质、操作频率调整方法及装置 Download PDF

Info

Publication number
CN113220108B
CN113220108B CN202110693158.1A CN202110693158A CN113220108B CN 113220108 B CN113220108 B CN 113220108B CN 202110693158 A CN202110693158 A CN 202110693158A CN 113220108 B CN113220108 B CN 113220108B
Authority
CN
China
Prior art keywords
host
frequency
frequencies
operating frequency
processing unit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202110693158.1A
Other languages
English (en)
Other versions
CN113220108A (zh
Inventor
沈昌炜
王德凯
陈炳华
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Silicon Motion Inc
Original Assignee
Silicon Motion Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Silicon Motion Inc filed Critical Silicon Motion Inc
Priority to CN202110693158.1A priority Critical patent/CN113220108B/zh
Publication of CN113220108A publication Critical patent/CN113220108A/zh
Application granted granted Critical
Publication of CN113220108B publication Critical patent/CN113220108B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26—Power supply means, e.g. regulation thereof
    • G06F1/32—Means for saving power
    • G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
    • G06F1/3234—Power saving characterised by the action undertaken
    • G06F1/324—Power saving characterised by the action undertaken by lowering clock frequency
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26—Power supply means, e.g. regulation thereof
    • G06F1/32—Means for saving power
    • G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
    • G06F1/3234—Power saving characterised by the action undertaken
    • G06F1/325—Power saving in peripheral device
    • G06F1/3275—Power saving in memory, e.g. RAM, cache
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
    • G06F1/08—Clock generators with changeable or programmable clock frequency
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26—Power supply means, e.g. regulation thereof
    • G06F1/32—Means for saving power
    • G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
    • G06F1/3206—Monitoring of events, devices or parameters that trigger a change in power modality
    • G06F1/3215—Monitoring of peripheral devices
    • G06F1/3225—Monitoring of peripheral devices of memory devices
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/0625—Power saving in storage systems
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0668—Interfaces specially adapted for storage systems adopting a particular infrastructure
    • G06F3/0671—In-line storage system
    • G06F3/0673—Single storage device
    • G06F3/0679—Non-volatile semiconductor memory device, e.g. flash memory, one time programmable memory [OTP]
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26—Power supply means, e.g. regulation thereof
    • G06F1/32—Means for saving power
    • G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
    • G06F1/3206—Monitoring of events, devices or parameters that trigger a change in power modality
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26—Power supply means, e.g. regulation thereof
    • G06F1/32—Means for saving power
    • G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
    • G06F1/3234—Power saving characterised by the action undertaken
    • G06F1/325—Power saving in peripheral device
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Human Computer Interaction (AREA)
  • Power Sources (AREA)
  • Information Transfer Systems (AREA)

Abstract

本发明的实施例提出一种操作频率调整方法、计算机可读取存储介质以及装置，该方法由装置端的处理单元执行，包含：搜集接口活动参数；当接口活动参数指出装置端不需要执行背景操作以及装置端进入闲置状态时，从多个第一频率中选择出最小者；以及驱动第一时钟产生器以输出该选择的第一频率的第一时钟信号，使得主机存取接口和/或闪存存取接口运行于第一操作频率。装置端可主动在运行模式(Active Mode)启动节省电力消耗的控制机制，而不需要被动等待主机端的指挥。

Description

计算机可读取存储介质、操作频率调整方法及装置
技术领域
本发明涉及闪存存储装置，尤指一种计算机可读取存储介质、操作频率调整方法及装置。
背景技术
闪存存储装置通常分为NOR闪存存储装置与NAND闪存存储装置。NOR闪存存储装置为随机存取装置，主机端(Host)可于地址引脚上提供任何存取NOR闪存存储装置的地址，并及时地从NOR闪存存储装置的数据引脚上获得存储于该地址上的数据。相反地，NAND闪存存储装置并非随机存取，而是序列存取。NAND闪存存储装置无法像NOR闪存存储装置一样，可以存取任何随机地址，主机端反而需要写入序列的字节(Bytes)的值到NAND闪存存储装置中，用以定义请求命令(Command)的类型(如，读取、写入、抹除等)，以及用在此命令上的地址。地址可指向一个页面(闪存存储装置中写入操作的最小数据块)或一个区块(闪存存储装置中抹除操作的最小数据块)。
省电通常是闪存存储装置的重要议题。传统上，主机端可于不使用闪存存储装置存取数据时，控制闪存存储装置工作在不同的休眠模式(Sleep Mode)来节省电力消耗。闪存存储装置依据不同的休眠模式选择性地开启或关闭全部或部分电路，以达到省电的目的。然而，这样的控制不应用在主机端及闪存存储装置间传输数据时的运行模式(ActiveMode)。因此，本发明提出一种计算机可读取存储介质、操作频率调整方法及装置，可应用于运行模式中，达成更佳的省电效果。
发明内容
有鉴于此，如何减轻或消除上述相关领域的缺失，实为有待解决的问题。
本发明提供一种操作频率调整方法的实施例，由装置端的处理单元执行，其包含：搜集接口活动参数；当接口活动参数指出装置端不需要执行背景操作以及装置端进入闲置状态时，从多个第一频率中选择出最小者；以及驱动第一时钟产生器以输出该选择的第一频率的第一时钟信号，使得主机存取接口和/或闪存存取接口运行于第一操作频率。
本发明另提供一种计算机可读取存储介质的实施例，用于存储能够被装置端的处理单元执行的程序代码，当程序代码被该处理单元执行时实施如上所述的操作频率调整方法。
本发明另提供一种操作频率调整装置的实施例，其包含：第一时钟产生器及处理单元。处理单元搜集接口活动参数；当接口活动参数指出该装置端不需要执行背景操作以及装置端进入闲置状态时，从多个第一频率中选择出最小者；以及驱动第一时钟产生器以输出该选择的第一频率的第一时钟信号，使得主机存取接口和/或闪存存取接口运行于第一操作频率。
接口活动参数包含主机存取接口和/或闪存存取接口的数据传输信息。背景操作并不是受到主机端指示而发起，而是装置端主动发起的数据存取。
上述实施例的优点之一是装置端可主动在运行模式(Active Mode)启动节省电力消耗的控制机制，而不需要被动等待主机端的指挥。
上述实施例的另一优点是装置端可因应装置端与主机端间或装置端与存储存储单元间的数据传输状态，调整时钟产生器所产生要提供给处理单元和/或存取接口的时钟信号，进行更精细的电力消耗控制。
本发明的其他优点将配合以下的说明和附图进行更详细的说明。
附图说明
此处所说明的附图用来提供对本申请的进一步理解，构成本申请的一部分，本申请的示意性实施例及其说明用于解释本申请，并不构成对本申请的不当限定。
图1为依据本发明实施例的闪存存储器的系统架构示意图。
图2为存取子接口与多个存储子单元的连接示意图。
图3为依据本发明实施例的操作频率的调整方法流程图。
图4为依据本发明实施例的周期性调整时钟产生器输出的时钟信号的方法流程图。
图5为依据本发明另一实施例的闪存存储器的系统架构示意图。
图6为依据本发明实施例的调整操作频率的功能模块示意图。
附图标记说明
100 闪存系统
110 主机端
130 装置端
131 物理层
132 数据链接层
133 闪存控制器
134 处理单元
135 定时器
136_1、136_2 时钟产生器
137_1、137_2、138_1、138_2 寄存器
139 闪存存取接口
150 存储单元
170 通用闪存互联层
CLK1、CLK2 时钟信号
139_0 存取子接口
150_0_0～150_0_i 存储子单元
210 数据线
230_0～230_i 芯片使能控制信号
500 闪存系统
530 装置端
535 除频器
610～650 程序过程模块
具体实施方式
以下将配合相关附图来说明本发明的实施例。在这些附图中，相同的标号表示相同或类似的组件或方法流程。
必须了解的是，使用于本说明书中的“包含”、“包括”等词，是用于表示存在特定的技术特征、数值、方法步骤、作业处理、组件和/或组件，但并不排除可加上更多的技术特征、数值、方法步骤、作业处理、组件、组件，或以上的任意组合。
本发明中使用如“第一”、“第二”、“第三”等词是用来修饰权利要求中的组件，并非用来表示的间具有优先权顺序，先行关系，或者是一个组件先于另一个组件，或者是执行方法步骤时的时间先后顺序，仅用来区别具有相同名字的组件。
必须了解的是，当组件描述为“连接”或“耦接”至另一组件时，可以是直接连结、或耦接至其他组件，可能出现中间组件。相反地，当组件描述为“直接连接”或“直接耦接”至另一组件时，其中不存在任何中间组件。使用于描述组件之间关系的其他语词也可类似方式解读，例如“介于”相对于“直接介于”，或者是“邻接”相对于“直接邻接”等等。
参考图1。闪存系统架构100包含主机端(host)110、装置端(device)130及存储单元150。此系统架构可实施于个人计算机、笔记本计算机(Laptop PC)、平板计算机、移动电话、数字相机、数字摄影机等电子产品。装置端130可包含处理单元133。主机端110及装置端130间可以闪存通信协议(例如，通用闪存存储，Universal Flash Storage UFS)彼此通信。闪存记忆控制器133通过数据链接层132及物理层131电性连接(耦接)主机端110。闪存控制器133可通过直接存储器访问控制器(未显示于图1)从数据缓冲区(未显示于图1)读取从存储单元150取得的用户数据，并通过驱动数据链接层132及物理层131依序输出给主机端110。闪存控制器133可通过直接存储器访问控制器(未显示于图1)将主机端110欲写入的用户数据存储至数据缓冲区。处理单元134可使用多种方式实施，例如使用通用硬件，如单处理器、具平行处理能力的多处理器、图形处理器、轻简型通用目的处理器(LightweightGeneral-Purpose Processor)或其他具运算能力的处理器，并且在执行指令(Instructions)、宏码(Macrocode)或微码(Microcode)时，提供之后描述的功能。闪存控制器133可为UFS控制器，通过UFS通信协议与主机端110进行通信。虽然本发明实施例以UFS通信协议举例，但本发明也可应用到其他的通信协议，例如通用序列总线(Universal SerialBus,USB)、先进技术附着(advanced technology attachment,ATA)、序列先进技术附着(serial advanced technology attachment,SATA)、快速周边组件互联(peripheralcomponent interconnect express,PCI-E)或其他接口的通信协议。
装置端130另包含闪存存取接口139，使得处理单元134可通过闪存存取接口139与存储单元150通信，详细来说，可采用双倍数据率(Double Data Rate DDR)通信协议，例如，开放NAND闪存(Open NAND Flash Interface ONFI)、双倍数据率开关(DDR Toggle)或其他接口。处理单元134通过闪存存取接口139写入用户数据到存储单元150中的指定地址(目的地址)，以及从存储单元150中的指定地址(来源地址)读取用户数据。闪存存取接口139使用多个电子信号来协调处理单元134与存储单元150间的数据与命令传递，包含数据线(dataline)、时钟信号(clock signal)与控制信号(control signal)。数据线可用以传递命令、地址、读出及写入的数据；控制信号线可用以传递芯片使能(Chip Enable CE)、地址提取使能(Address Latch Enable ALE)、命令提取使能(Command Latch Enable CLE)、写入使能(Write Enable WE)等控制信号。
存储单元150可包含多个存储子单元，每个存储子单元，各自使用关联的存取子接口与处理单元134进行通信。一个或多个存储子单元可封装在一个芯粒(Die)之中。闪存存取接口139可包含j个存取子接口，每一个存取子接口连接i个存储子单元。存取子接口及其后连接的存储子单元又可统称为输出输入信道，并可以逻辑单元编号(Logic Unit NumberLUN)标识。换句话说，i个存储子单元共享一个存取子接口。例如，装置端130包含4个输出输入且每一个输出输入连接4个存储子单元时，装置端130可存取16个存储子单元。处理单元134可驱动存取子接口中的一个，从指定的存储子单元读取，或写入数据至指定的存储子单元。每个存储子单元拥有独立的芯片使能(CE)控制信号。换句话说，当欲对指定的存储子单元进行数据读取或写入时，需要驱动关联的存取子接口来使能此存储子单元的芯片使能控制信号。参考图2。处理单元134可通过存取子接口139_0使用独立的芯片使能控制信号230_0_0至230_0_i从连接的存储子单元150_0_0至150_0_i中选择出其中一个，接着，通过共享的数据线210从选择出的存储子单元的指定地址读取数据，或传送欲写入指定地址的用户数据至选择出的存储子单元。
参考图1。装置端130另包含时钟产生器(Clock Generator)136_1。时钟产生器136_1是产生时钟信号CLK1的电路，输出时钟信号CLK1给处理单元134，用于同步固件指令、宏码或微码等的提取、译码、执行及回写。在一些实施方式中，当主机端110预期会长时间不存取存储单元150时，可发送命令给装置端130，让装置端130进入省电模式。例如，主机端110可发送进入休眠模式(Sleep Mode)的原语(primitive)DME_HIBERNATE_ENTER给装置端130。当闪存控制器133接收到原语DME_HIBERNATE_ENTER，可关闭时钟产生器136_1，用以节省电力消耗。或者，主机端110可发送启动停止单元(Start Stop Unit SSU)命令给装置端130，强迫装置端130进入休眠状态(Sleep State)。当闪存控制器133接收到进入休眠状态的启动停止单元命令后，阻断时钟产生器136_1产生的时钟信号CLK1，使得时钟信号CLK1无法提供给处理单元134。原语DME_HIBERNATE_ENTER及启动停止单元命令的数据格式及发送细节可参考发表于2016年6月的通用闪存存储标准的版本2.1。当处理单元134没被时钟信号CLK1驱动时，无法运行，使得电力消耗可以被节约。在此需注意的是，当处理单元134没被时钟信号CLK1驱动时，不能执行任何固件或软件指令、宏码或微码。然而，在运行模式(Active Mode)中，主机端110并没有任何可让装置端130节省电力消耗的控制机制。
为解决此缺陷，本发明实施例提出一种在运行模式中的省电机制，由装置端130主动控制，可因应装置端130与主机端110间或装置端130与存储单元150间的数据传输状态，调整时钟产生器所产生要提供给处理单元和/或存取接口的时钟信号。例如，当两装置间只需要较低传输率时，可让时钟产生器产生较低频率的时钟信号，用以节省电力消耗。
参考图1。装置端130另包含时钟产生器136_2。时钟产生器136_2是一种产生时钟信号CLK2的电路，输出时钟信号CLK2给通用闪存存储互联层170(UFS InterConnectLayer-UIC，其包含物理层131、数据链接层132及闪存控制器133)及闪存存取接口139，用于同步数据传收的操作。通用闪存存储互联层170可称为主机存取接口。时钟产生器136_1及136_2分别依据寄存器138_1及138_2的设定调整输出时钟信号CLK1及CLK2的频率。
为了提供更好的省电效果，装置端130可分别为处理单元134及闪存存取接口139默认多个频率。例如，输出至处理单元134的时钟信号CLK1的频率可为500、250、125MHz等，而输出至存取接口(包含通用闪存存储互联层170及闪存存取接口139)的时钟信号CLK2的频率可为300、150、75MHz等。参考图3。图3所示的方法可由处理单元134于加载并执行特定固件或软件指令、宏码或微码时实施。处理单元134首先搜集接口活动参数，包含通用闪存存储互联层170和/或闪存存取接口139的数据传输相关信息(步骤S310)。例如，接口活动参数可指出装置端130是否进入闲置状态(idle state)、闪存存取接口139是否用于进行背景操作，以及通用闪存存储互联层170的数据传输模式等信息。处理单元134依据接口活动参数分别为处理单元134及存取接口从上述多个频率中选择出一个(步骤S330)，以及驱动时钟产生器136_1以选择频率输出时钟信号CLK1给处理单元134并且驱动时钟产生器136_2以选择频率输出时钟信号CLK2给存取接口，使得处理单元134、通用闪存存储互联层170及闪存存取接口139可运行于指定的操作频率(步骤S350)。于步骤S350的一些实施例中，处理单元134可只调整时钟产生器136_2输出的时钟信号CLK2的频率，并让时钟产生器136_1输出的时钟信号CLK1的频率固定在一个较高的水平。
参考图4。图4所示的方法可由处理单元134于加载并执行特定固件或软件指令、宏码或微码时实施。处理单元134可周期性地执行一个循环(步骤S410至S460)，并且于每个回合中，搜集接口活动参数，依据接口活动参数决定时钟产生器136_1及136_2输出的时钟信号CLK1及CLK2的频率，并且驱动时钟产生器136_1及136_2以决定的频率输出时钟信号CLK1及CLK2。
装置端130另包含定时器(timer)135。处理单元134可于初始或每个回合结束时，设定定时器135重新开始计数一段指定时间，例如2、3或5毫秒(milliseconds ms)等。每当定时器135计数到指定时间时，发出中断给处理单元134，使得处理单元134可启动新一回合的操作频率调整(步骤S410)。
在一些实施例中，时钟信号CLK1及CLK2的频率可依据搜集的接口活动参数调整为符合三个水平中的一个。示例的频率范围如表1所示：
表1
CLK1的频率范围 CLK2的频率范围
第三水平(LV3) 400～600MHz 250～350MHz
第二水平(LV2) 200～300MHz 125～175MHz
第一水平(LV1) 100～150MHz 62.5～87.5MHz
当处理单元134决定装置端130需要运行在高速时，可驱动时钟产生器136_1以400～600MHz间的一个频率输出时钟信号CLK1并且驱动时钟产生器136_2以250～350MHz间的一个频率输出时钟信号CLK2。当决定装置端130需要运行在中速时，可驱动时钟产生器136_1以200～300MHz间的一个频率输出时钟信号CLK1并且驱动时钟产生器136_2以125～175MHz间的一个频率输出时钟信号CLK2。当决定装置端130需要运行在低速时，可驱动时钟产生器136_1以100～150MHz间的一个频率输出时钟信号CLK1并且驱动时钟产生器136_2以62.5～87.5MHz间的一个频率输出时钟信号CLK2。装置端130的制造商可于出厂前可将时钟信号CLK1及CLK2的三个水平的默认频率存储至非易失存储器(未显示于图1)，使得处理单元134可于执行操作频率调整方法时使用。
当处理单元134侦测到定时器135发出的中断时(步骤S410)，可先判断装置端130是否需要执行背景操作(步骤S420)。寄存器137_2可以1比特锁存装置端130是否需要执行背景操作的信息，例如，“1”代表需要；“0”代表不需要。处理单元134可读取寄存器137_2的值来判断装置端130是否需要执行背景操作。背景操作并不是受到主机端110指示而发起，而是装置端130主动发起的数据存取，可为垃圾回收处理(garbage collection GCprocess)、损耗平均处理(wear leveling process)、读取回收处理(read reclaimprocess)或读取更新处理(read reflash process)。
例如，经过多次的存取后，一个实体页面可能包含有效及无效区段(又称为过期区段)，其中，有效区段存储有效的用户数据，无效区段存储无效的(旧的)用户数据。当侦测到存储单元150的可用空间不足时，处理单元134可设定寄存器(可称作背景操作寄存器，background-operation register)137_2，指出装置端130需要执行背景操作(如垃圾回收处理)。于垃圾回收处理中，处理单元134驱动闪存存取接口139，重新写入搜集起来的有效的用户数据至闲置区块或主动区块的空实体页面，使得这些包含无效的用户数据的数据区块可变更成为闲置区块，于抹除后，即可提供给其他用户数据存储。
又例如，由于经过一定次数的抹除(例如，500次、1000次或5000次)，存储单元150中的实体区块便会因为不良的数据保存(Data Retention)能力而被列为坏块而不再使用。为了延长实体区块的服务寿命，处理单元134持续监督每个实体区块的抹除次数。当一个数据区块的抹除次数超过抹除阀值时，处理单元134可设定寄存器137_2，指出装置端130需要执行背景操作(如损耗平均处理)。于损耗平均处理中，处理单元133驱动闪存存取接口139读取这个数据区块(来源区块)中的用户数据。接着，处理单元133选择一个抹除次数最少的闲置区块作为目的区块，并且驱动闪存存取接口139写入之前的读取的用户数据写至选择的目的区块中的可用实体页面。
此外，当读取回收处理或读取更新处理的启动条件满足时，处理单元134同样可设定寄存器137_2，指出装置端130需要执行背景操作(如读取回收处理或读取更新处理)。
由于背景操作需要执行一系列的命令，从存储单元150读取数据及写入数据到存储单元150，因此处理单元134、闪存存取接口139及存储单元150以越快的操作频率运行越好。当判断装置端130需要执行背景操作时(步骤S420中“是”的路径)，驱动时钟产生器136_1以可选择的最高频率输出时钟信号CLK1给处理单元134并且驱动时钟产生器136_2以可选择的最高频率输出时钟信号CLK2给通用闪存存储互联层170及闪存存取接口139，使得处理单元134、通用闪存存储互联层170及闪存存取接口139可运行于最高的操作频率(步骤S430)。举例来说，处理单元134可设定寄存器138_1成为如表1所示符合CLK1第三水平(也就是400～600MHz间)的值，使得时钟产生器136_1依据设定值以相应频率输出时钟信号CLK1给处理单元134；以及设定寄存器138_2成为如表1所示符合CLK2第三水平(也就是250～350MHz间)的值，使得时钟产生器136_2依据设定值以相应频率输出时钟信号CLK2给通用闪存存储互联层170及闪存存取接口139。于此需注意的是，执行背景操作期间，同样可穿插执行主机端110发出的存取命令。
针对不需要执行背景操作的情况，处理单元134可因应装置端130及主机端110间的数据传输模式，让处理单元134、闪存存取接口139及存储单元150运行于匹配的操作频率。当判断装置端130不需要执行背景操作时(步骤S420中“否”的路径)，处理单元134取得装置端130的运行状态及装置端130及主机端110间的数据传输模式(步骤S440)。
UFS接口可运行于脉波宽度调变档(PWM,Pulse-Width Modulation gear)或高速档(HS,High-Speed gear)。脉波宽度调变档可为0.5Gbps(Gigabits per second)或更低速，而高速档可为1.4Gbps或更高速。脉波宽度调变档可称作低速档。例如，表2列举UFS规范所定义不同高速文件(HS-GEARs)的数据速率：
表2
高速文件HS-G1的A级速率为1248Mbps，而高速档HS-G1的B级速率为1248Mbps，高速档HS-G2的A级速率为2496Mbps，而高速档HS-G2的B级速率为2915.2Mbps，依此类推。表3列举UFS规范所定义不同脉波宽度调变文件(PWMS-GEARs)的数据速率：
表3
脉波宽度调变档 最低速率(Mbps) 最高速率(Mbps)
PWM-G0 0.01 3
PWM-G1 3 9
PWM-G2 6 18
PWM-G3 12 36
PWM-G4 24 72
PWM-G5 48 144
PWM-G6 96 288
低速文件PWM-G0的数据速率介于0.01至3Mbps之间，低速文件PWM-G1的数据速率介于3至9Mbps之间，低速文件PWM-G2的数据速率介于6至18Mbps之间，依此类推。
装置端130可配置寄存器137_1，用以存储装置端130及主机端110间的数据传输模式。寄存器137_1可锁存至少5个比特的值，其中2个比特(又可称为模式寄存器)表示传输模式(transmission mode)，另外3个比特(又可称为档位寄存器)表示档位(gear)。例如，模式寄存器存储“0b00”、“0b01”、“0b10”及“0b11”分别代表UFS接口运行于脉波宽度调变档、自动脉波宽度调变档(PWM-auto gear)、高速档及自动高速档(HS-auto gear)。寄存器存储“0b000”至“0b111”中的一个分别代表第0至第7档中的相应一个。主机端110可发送模式改变命令给装置端130，用以配置装置端130及主机端110间的数据传输模式。当闪存控制器133接收到模式改变命令，根据模式改变命令的指示设定模式寄存器及文件位寄存器。表4描述不同数据传输模式的模式寄存器及文件位寄存器的设定示例：
表4
当模式改变命令指示装置端130运行于脉波宽度调变的第0档，闪存控制器133分别设定模式寄存器及文件位寄存器为“0b00”及“0b000”。当模式改变命令指示装置端130运行于自动脉波宽度调变的第0档，闪存控制器133分别设定模式寄存器及文件位寄存器为“0b01”及“0b000”。脉波宽度调变或自动脉波宽度调变的其余档位设定可依此类推，不再赘述以求简明。当模式改变命令指示装置端130运行于高速的第1档，闪存控制器133分别设定模式寄存器及文件位寄存器为“0b10”及“0b001”。当模式改变命令指示装置端130运行于自动高速的第1档，闪存控制器133分别设定模式寄存器及文件位寄存器为“0b11”及“0b001”。高速或自动高速的其余档位设定可依此类推，不再赘述以求简明。
当装置端130运行于自动脉波宽度调变档档位或自动高速档，并且于预设一段时间没有与主机端110间进行任何数据传输时，装置端130会自动进入闲置状态(idlestate)，用以关闭部分电路，节省电力消耗。装置端130还可设置一个寄存器(未显示于图1)，耦接处理单元134，用以锁存装置端130是否进入闲置状态的信息。
处理单元134取得装置端130的运行状态及装置端130及主机端110间的数据传输模式后(步骤S440)，据此从多个频率中选择一个(步骤S450)。参考表1所示的频率水平的划分。处理单元134可依据寄存器137_1的内容使用以下规则决定处理单元134、闪存存取接口139及存储单元150的频率：
(1)当装置端130进入闲置状态时，不管数据传输模式为何，选择符合第一水平的频率；
(2)当装置端130没有进入闲置状态且数据传输模式为脉波宽度调变或自动脉波宽度调变，不管档位为何，选择符合第一水平的频率；
(3)当装置端130没有进入闲置状态且数据传输模式为高速或自动高速的第1档，选择符合第二水平的频率；以及
(4)当装置端130没有进入闲置状态且数据传输模式为高速或自动高速的第2档或第3档，选择符合第三水平的频率。
当处理单元134依据数据传输模式从多个频率中选择一个后(步骤S450)，驱动时钟产生器136_1以选择频率输出时钟信号CLK1给处理单元134并且驱动时钟产生器136_2以选择频率输出时钟信号CLK2给通用闪存存储互联层170及闪存存取接口139，使得处理单元134、通用闪存存储互联层170及闪存存取接口139可运行于指定的操作频率(步骤S460)。举例来说，当数据传输模式为高速或自动高速的第1文件，处理单元134可设定寄存器138_1成为如表1所示符合CLK1第二水平(也就是200～300MHz间)的值，使得时钟产生器136_1依据设定值以相应频率输出时钟信号CLK1给处理单元134；以及设定寄存器138_2成为如表1所示符合CLK2第二水平(也就是125～175MHz间)的值，使得时钟产生器136_2依据设定值以相应频率输出时钟信号CLK2给通用闪存存储互联层170及闪存存取接口139。于步骤S460的一些实施例中，处理单元134可只调整时钟产生器136_2输出的时钟信号CLK2的频率，而让脉产生器136_1输出的时钟信号CLK1的频率保持在特定水平。
图3中步骤S310所述的接口活动参数可包含寄存器137_1及137_2中全部或部分的值。
图1所示的闪存系统架构100的装置端130可进一步修改，让处理单元134只控制一个时钟产生器，就可让处理器134及存取接口(包含通用闪存存储互联层170及闪存存取接口139)运行于不同的操作频率。参考图5。修改后的装置端530可设置除频器535，耦接于时钟产生器136_1、通用闪存存储互联层170及闪存存取接口139之间，用以从时钟产生器136_1输入一个频率的时钟信号CLK1，产生1/2、3/5或2/3频率的时钟信号CLK2，并输出时钟信号CLK2至通用闪存存储互联层170及闪存存取接口139。因应修改后的装置端530，如图4所示步骤S430可修改为，处理单元134设定寄存器138_1成为如表1所示符合CLK1第三水平(也就是400～600MHz间)的值，驱动时钟产生器136_1依据设定值以相应频率输出时钟信号CLK1给处理单元134及除频器535，使得除频器535产生并输出2/5、1/2或2/3频率的时钟信号CLK2给通用闪存存储互联层170及闪存存取接口139。此外，如图4所示步骤S460可修改为，驱动时钟产生器136_1以选择频率输出时钟信号CLK1给处理单元134及除频器535，使得除频器535产生并输出1/2、3/5或2/3选择频率的时钟信号CLK2给通用闪存存储互联层170及闪存存取接口139。
于此需注意的是，当处理单元134中还包含调整时钟信号CLK1的电路时，时钟信号CLK1的频率并不一定等于处理单元134运行时的操作频率。当主机存取接口170或闪存存取接口139中还包含调整时钟信号CLK2的电路时，时钟信号CLK2的输出频率并不一定等于主机存取接口170或闪存存取接口139运行时的操作频率。但所属技术领域人员可理解，时钟信号CLK1的输出频率变快会导致处理单元134运行时的操作频率加快，反之亦然。时钟信号CLK2的输出频率变快会导致主机存取接口170及闪存存取接口139运行时的操作频率加快，反之亦然。
以下提出多个使用案例，说明如何应用如上所述的操作频率调整装置及方法。
于第一个使用案例，假设装置端130不执行背景操作：一开始，主机端110发送模式改变命令给装置端130，指示装置端130运行于自动高速的特定档位。当闪存控制器133接收到模式改变命令后，设定寄存器137_1，用以锁存此数据传输模式的信息。此时，装置端130进入运行状态(active state)。接着，处理单元134读取寄存器137_1(步骤S440)，依据此数据传输模式驱动时钟产生器136_1以相应频率(例如符合CLK1第二或第三水平的频率)输出时钟信号CLK1给处理单元134并且驱动时钟产生器136_2以相应频率(例如符合CLK2第二或第三水平的频率)输出时钟信号CLK2给存取接口，使得处理单元134、通用闪存存储互联层170及闪存存取接口139可运行于期望的操作频率(步骤S450至S460)。接着，于默认一段时间没有与主机端110间进行任何数据传输，装置端130自动进入闲置状态。处理单元134侦测到进入闲置状态(步骤S440)，驱动时钟产生器136_1以符合CLK1第一水平的频率输出时钟信号CLK1给处理单元134并且驱动时钟产生器136_2以符合CLK2第一水平的频率输出时钟信号CLK2给存取接口，使得处理单元134、通用闪存存储互联层170及闪存存取接口139可运行于较慢的操作频率，从而节省电力消耗(步骤S450至S460)。
于第二个使用案例，假设装置端130不执行背景操作：一开始，主机端110发送模式改变命令给装置端130，指示装置端130运行于高速或自动高速的特定档位。当闪存控制器133接收到模式改变命令后，设定寄存器137_1，用以锁存此数据传输模式的信息。接着，处理单元134读取寄存器137_1(步骤S440)，依据数据传输模式驱动时钟产生器136_1以相应频率(例如符合CLK1第二或第三水平的频率)输出时钟信号CLK1给处理单元134并且驱动时钟产生器136_2以相应频率(例如符合CLK2第二或第三水平的频率)输出时钟信号CLK2给存取接口，使得处理单元134、通用闪存存储互联层170及闪存存取接口139可运行于期望的操作频率(步骤S450至S460)。接着，主机端110发送模式改变命令给装置端130，指示装置端130运行于脉波宽度调变或自动脉波宽度调变的特定档位(也即是改变后数据传输模式)。当闪存控制器133接收到模式改变命令后，设定寄存器137_1，用以锁存改变后数据传输模式的信息。接着，处理单元134读取寄存器137_1(步骤S440)，依据改变后数据传输模式驱动时钟产生器136_1以符合CLK1第一水平的频率输出时钟信号CLK1给处理单元134并且驱动时钟产生器136_2以符合CLK2第一水平的频率输出时钟信号CLK2给存取接口，使得处理单元134、通用闪存存储互联层170及闪存存取接口139可运行于较慢的操作频率，从而节省电力消耗(步骤S450至S460)。
于第三个使用案例，假设装置端130不执行背景操作：一开始，主机端110发送模式改变命令给装置端130，指示装置端130运行于高速或自动高速的第2或3档。当闪存控制器133接收到模式改变命令后，设定寄存器137_1，用以锁存此数据传输模式的信息。接着，处理单元134读取寄存器137_1(步骤S440)，依据数据传输模式驱动时钟产生器136_1以符合CLK1第三水平的频率输出时钟信号CLK1给处理单元134并且驱动时钟产生器136_2以符合CLK2第三水平的频率输出时钟信号CLK2给存取接口，使得处理单元134、通用闪存存储互联层170及闪存存取接口139可运行于期望的操作频率(步骤S450至S460)。接着，主机端110发送模式改变命令给装置端130，指示装置端130运行于高速或自动高速的第1档(也即是改变后数据传输模式)。当闪存控制器133接收到模式改变命令后，设定寄存器137_1，用以锁存改变后数据传输模式的信息。接着，处理单元134读取寄存器137_1(步骤S440)，依据改变后数据传输模式驱动时钟产生器136_1以符合CLK1第二水平的频率输出时钟信号CLK1给处理单元134并且驱动时钟产生器136_2以符合CLK2第二水平的频率输出时钟信号CLK2给存取接口，使得处理单元134、通用闪存存储互联层170及闪存存取接口139可运行于较慢的操作频率，从而节省电力消耗(步骤S450至S460)。
处理单元134所执行操作频率调整的方法步骤，可用一个或多个功能模块组成的计算器程序产品来实现。这些功能模块存储于非易失性存储装置，并且可被处理单元134于特定时间点加载并执行。参考图6。处理单元133执行中断管理模块(Interrupt HandlerModule)610以完成步骤S310的部分操作及步骤S410的操作，执行背景操作侦测模块620以完成步骤S420的操作，执行装置端运行状态及数据传输模式侦测模块630以完成步骤S310的部分操作及步骤S440的操作，执行频率选择模块640以完成步骤S330及步骤S450的操作，以及执行时钟产生器驱动模块650以完成步骤S350、步骤S430及S460的操作。背景操作侦测模块620可依据侦测结果呼叫装置端运行状态及数据传输模式侦测模块630及时钟产生器驱动模块650中的一个。背景操作侦测模块620及频率选择模块640可使用参数来传送选择的频率给时钟产生器驱动模块650。背景操作侦测模块620及执行装置端运行状态及数据传输模式侦测模块630可概括称为侦测模块。
本发明所述的方法中的全部或部分步骤可以计算器程序实现，例如计算机的操作系统、计算机中特定硬件的驱动程序、或软件程序。此外，也可实现于如上所示的其他类型程序。所属技术领域的技术人员可将本发明实施例的方法撰写成计算器程序，为求简明不再加以描述。依据本发明实施例方法实施的计算器程序可存储于适当的计算机可读取数据载具，例如DVD、CD-ROM、USB盘、硬盘，也可置于可通过网络(例如，互联网，或其他适当载具)存取的网络服务器。
虽然图1及5中包含了以上描述的组件，但不排除在不违反发明的精神下，使用更多其他的附加组件，已达成更佳的技术效果。此外，虽然图3及4的流程图采用指定的顺序来执行，但是在不违反发明精神的情况下，所属技术领域的技术人员可以在达到相同效果的前提下，修改这些步骤间的顺序，所以，本发明并不局限于仅使用如上所述的顺序。此外，所属技术领域的技术人员也可以将若干步骤整合为一个步骤，或者是除了这些步骤外，循序或平行地执行更多步骤，本发明也不因其而局限。
虽然本发明使用以上实施例进行说明，但需要注意的是，这些描述并非用于限缩本发明。相反地，此发明涵盖了所属技术领域中的技术人员显而易见的修改与相似设置。所以，权利要求范围须以最宽广的方式解释来包含所有显而易见的修改与相似设置。

Claims (10)

1.一种操作频率调整方法，由装置端的处理单元执行，其特征在于，包含：
搜集接口活动参数，其中该接口活动参数包含主机存取接口和/或闪存存取接口的数据传输信息；
当该接口活动参数指出该装置端不需要执行背景操作以及该装置端进入闲置状态时，从多个第一频率中选择出最小者，其中该背景操作并不是受到主机端指示而发起，而是该装置端主动发起的数据存取；
当该接口活动参数指出该装置端不需要执行该背景操作，该装置端没有进入该闲置状态，以及该主机端及该装置端的数据传输模式为脉波宽度调变或自动脉波宽度调变时，从该第一频率中选择出最小者；
当该接口活动参数指出该装置端不需要执行该背景操作，该装置端没有进入该闲置状态，以及该主机端及该装置端的数据传输模式为高速或自动高速的第2档或第3档时，从该第一频率中选择出最大者；
当该接口活动参数指出该装置端不需要执行该背景操作，该装置端没有进入该闲置状态，以及该主机端及该装置端的数据传输模式为高速或自动高速的第1档时，从该第一频率中选择出低于该第一频率中的最大者且高于该第一频率中的最小者的频率；
当该接口活动参数指出该装置端需要执行该背景操作时，从该第一频率中选择出最大者；以及
驱动第一时钟产生器以输出该选择的第一频率的第一时钟信号，使得该主机存取接口和/或该闪存存取接口运行于第一操作频率；
其中，该背景操作为垃圾回收处理、损耗平均处理、读取回收处理或读取更新处理。
2.根据权利要求1所述的操作频率调整方法，其特征在于，该第一频率中的最小者介于62.5～87.5MHz之间。
3.根据权利要求1所述的操作频率调整方法，其特征在于，该第一频率中的最大者介于250～350MHz之间。
4.根据权利要求1所述的操作频率调整方法，其特征在于，该低于第一频率中的最大者且高于第一频率中的最小者的频率介于125～175MHz之间。
5.根据权利要求1至4中任一项所述的操作频率调整方法，其特征在于，于默认一段时间没有与该主机端间进行任何数据传输，该装置端自动进入该闲置状态。
6.一种计算机可读取存储介质，用于存储能够被装置端的处理单元执行的程序代码，其特征在于，该程序代码被该处理单元执行时实施根据权利要求1至5中任一项所述的操作频率调整方法。
7.一种操作频率调整装置，其特征在于，包含：
第一时钟产生器；以及
处理单元，耦接该第一时钟产生器，搜集接口活动参数，其中该接口活动参数包含主机存取接口和/或闪存存取接口的数据传输信息；
当该接口活动参数指出该装置端不需要执行背景操作以及该装置端进入闲置状态时，从多个第一频率中选择出最小者，其中该背景操作并不是受到主机端指示而发起，而是该装置端主动发起的数据存取；
当该接口活动参数指出该装置端不需要执行该背景操作，该装置端没有进入该闲置状态，以及该主机端及该装置端的数据传输模式为脉波宽度调变或自动脉波宽度调变时，从该第一频率中选择出最小者；
当该接口活动参数指出该装置端不需要执行该背景操作，该装置端没有进入该闲置状态，以及该主机端及该装置端的数据传输模式为高速或自动高速的第2档或第3档时，从该第一频率中选择出最大者；
当该接口活动参数指出该装置端不需要执行该背景操作，该装置端没有进入该闲置状态，以及该主机端及该装置端的数据传输模式为高速或自动高速的第1档时，从该第一频率中选择出低于该第一频率中的最大者且高于该第一频率中的最小者的频率；
当该接口活动参数指出该装置端需要执行该背景操作时，从该第一频率中选择出最大者；以及
驱动该第一时钟产生器以输出该选择的第一频率的第一时钟信号，使得该主机存取接口和/或该闪存存取接口运行于第一操作频率；
其中，该背景操作为垃圾回收处理、损耗平均处理、读取回收处理或读取更新处理。
8.根据权利要求7所述的操作频率调整装置，其特征在于，该第一频率中的最小者介于62.5～87.5MHz之间。
9.根据权利要求7所述的操作频率调整装置，其特征在于，该第一频率中的最大者介于250～350MHz之间。
10.根据权利要求7所述的操作频率调整装置，其特征在于，该低于第一频率中的最大者且高于第一频率中的最小者的频率介于125～175MHz之间。
CN202110693158.1A 2018-08-21 2018-08-21 计算机可读取存储介质、操作频率调整方法及装置 Active CN113220108B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202110693158.1A CN113220108B (zh) 2018-08-21 2018-08-21 计算机可读取存储介质、操作频率调整方法及装置

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
CN201810953834.2A CN110888520B (zh) 2018-08-21 2018-08-21 操作频率调整方法及装置
CN202110693158.1A CN113220108B (zh) 2018-08-21 2018-08-21 计算机可读取存储介质、操作频率调整方法及装置

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
CN201810953834.2A Division CN110888520B (zh) 2018-08-21 2018-08-21 操作频率调整方法及装置

Publications (2)

Publication Number Publication Date
CN113220108A CN113220108A (zh) 2021-08-06
CN113220108B true CN113220108B (zh) 2023-09-26

Family

ID=69586113

Family Applications (2)

Application Number Title Priority Date Filing Date
CN201810953834.2A Active CN110888520B (zh) 2018-08-21 2018-08-21 操作频率调整方法及装置
CN202110693158.1A Active CN113220108B (zh) 2018-08-21 2018-08-21 计算机可读取存储介质、操作频率调整方法及装置

Family Applications Before (1)

Application Number Title Priority Date Filing Date
CN201810953834.2A Active CN110888520B (zh) 2018-08-21 2018-08-21 操作频率调整方法及装置

Country Status (2)

Country Link
US (3) US11003235B2 (zh)
CN (2) CN110888520B (zh)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110888520B (zh) * 2018-08-21 2021-07-09 慧荣科技股份有限公司 操作频率调整方法及装置
CN111857838B (zh) * 2019-04-24 2024-04-02 三星电子株式会社 用于管理ufs装置与ufs主机之间的通信的方法和系统
KR20210108208A (ko) * 2020-02-25 2021-09-02 에스케이하이닉스 주식회사 저장 장치 및 그 동작 방법
US12062406B2 (en) 2020-02-25 2024-08-13 SK Hynix Inc. Storage device and operating method thereof
KR20220023464A (ko) * 2020-08-21 2022-03-02 에스케이하이닉스 주식회사 전자 장치 및 전자 장치의 동작 방법
EP4220411A4 (en) * 2020-09-25 2024-03-27 Panasonic Intellectual Property Management Co., Ltd. SLAVE DEVICE AND HOST DEVICE
CN113885796A (zh) * 2021-09-23 2022-01-04 至誉科技（武汉）有限公司 固态硬盘的性能调控方法、装置、设备及可读存储介质

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102193747A (zh) * 2010-03-03 2011-09-21 群联电子股份有限公司 数据写入方法、可复写式非易失性存储器控制器及系统
CN102540868A (zh) * 2010-12-31 2012-07-04 重庆重邮信科通信技术有限公司 一种移动通信终端慢时钟晶体频率补偿方法及装置
CN202720635U (zh) * 2012-07-02 2013-02-06 海南芯力高新技术有限公司 一种频率调整装置
CN105335233A (zh) * 2015-09-24 2016-02-17 广州视源电子科技股份有限公司 一种处理器动态变频的方法和装置
CN105653005A (zh) * 2014-11-27 2016-06-08 三星电子株式会社 片上系统、操作片上系统的方法和包括片上系统的装置
CN107832157A (zh) * 2017-12-13 2018-03-23 深圳天珑无线科技有限公司 动态电源管理方法、移动终端及存储介质

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3724472B2 (ja) * 2002-10-16 2005-12-07 ソニー株式会社 電子機器と電力供給方法
US7213086B2 (en) * 2003-10-28 2007-05-01 Hewlett-Packard Development Company, L.P. System having a storage controller that modifies operation of a storage system based on the status of a data transfer
AU2003291666A1 (en) * 2003-10-31 2005-06-17 International Business Machines Corporation Method and apparatus for dynamic system-level frequency scaling
US7464277B2 (en) * 2005-01-28 2008-12-09 Dell Products, L.P. Microprocessor performance mode control utilizing sensed temperature as an indication of microprocessor utilization
US7711864B2 (en) * 2007-08-31 2010-05-04 Apple Inc. Methods and systems to dynamically manage performance states in a data processing system
KR20110119406A (ko) 2010-04-27 2011-11-02 삼성전자주식회사 동작 모드 전환기능을 갖는 불휘발성 반도체 메모리 장치 및 동작 모드 전환방법
US8665665B2 (en) * 2011-03-30 2014-03-04 Mediatek Inc. Apparatus and method to adjust clock duty cycle of memory
KR101851614B1 (ko) 2011-12-12 2018-06-12 삼성전자주식회사 기능블럭을 포함하는 ＳｏＣ의 클락 제어 방법, 이를 구현한 ＳｏＣ 및 이를 포함하는 반도체 시스템
US9280190B2 (en) 2011-12-21 2016-03-08 Intel Corporation Method and systems for energy efficiency and energy conservation including on-off keying for power control
KR102003930B1 (ko) 2012-07-31 2019-07-25 삼성전자주식회사 불휘발성 메모리 장치의 데이터 라이팅 제어방법 및 웨어레벨링 제어 기능을 가지는 메모리 콘트롤러
US20140082385A1 (en) * 2012-09-14 2014-03-20 Curtis G. Reule On demand power management for solid-state memory
US20140163716A1 (en) * 2012-12-10 2014-06-12 Skymedi Corporation Bridge device, automated production system and method thereof for storage device
KR20160032529A (ko) 2014-09-16 2016-03-24 삼성전자주식회사 시스템 온 칩과 이의 dvfs 검증 방법
CN104811257A (zh) * 2014-10-29 2015-07-29 深圳市同洲电子股份有限公司 一种卫星接收机的测试系统和测试方法
US20160154449A1 (en) * 2014-11-27 2016-06-02 Eui Choel LIM System on chips for controlling power using workloads, methods of operating the same, and computing devices including the same
KR102239868B1 (ko) 2014-11-28 2021-04-13 에스케이하이닉스 주식회사 메모리 시스템 및 그것의 동작 방법
JP6627346B2 (ja) * 2015-09-09 2020-01-08 ソニー株式会社 メモリコントローラ、記憶装置、情報処理システムおよびメモリ制御方法
US10924113B2 (en) * 2017-08-17 2021-02-16 Western Digital Technologies, Inc. Dynamic calibration of frequency and power storage interface
CN107766006A (zh) * 2017-11-07 2018-03-06 合肥兆芯电子有限公司 存储器管理方法、存储器存储装置及存储器控制电路单元
CN110888520B (zh) * 2018-08-21 2021-07-09 慧荣科技股份有限公司 操作频率调整方法及装置
KR20210065435A (ko) * 2019-11-27 2021-06-04 삼성전자주식회사 외장형 스토리지 장치 및 외장형 스토리지 장치의 동작 방법

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102193747A (zh) * 2010-03-03 2011-09-21 群联电子股份有限公司 数据写入方法、可复写式非易失性存储器控制器及系统
CN102540868A (zh) * 2010-12-31 2012-07-04 重庆重邮信科通信技术有限公司 一种移动通信终端慢时钟晶体频率补偿方法及装置
CN202720635U (zh) * 2012-07-02 2013-02-06 海南芯力高新技术有限公司 一种频率调整装置
CN105653005A (zh) * 2014-11-27 2016-06-08 三星电子株式会社 片上系统、操作片上系统的方法和包括片上系统的装置
CN105335233A (zh) * 2015-09-24 2016-02-17 广州视源电子科技股份有限公司 一种处理器动态变频的方法和装置
CN107832157A (zh) * 2017-12-13 2018-03-23 深圳天珑无线科技有限公司 动态电源管理方法、移动终端及存储介质

Also Published As

Publication number Publication date
US11353946B2 (en) 2022-06-07
US20220253121A1 (en) 2022-08-11
US20200064898A1 (en) 2020-02-27
US11714475B2 (en) 2023-08-01
CN110888520A (zh) 2020-03-17
CN113220108A (zh) 2021-08-06
US11003235B2 (en) 2021-05-11
CN110888520B (zh) 2021-07-09
US20210223846A1 (en) 2021-07-22

Similar Documents

Publication Publication Date Title
CN113220108B (zh) 计算机可读取存储介质、操作频率调整方法及装置
JP5661874B2 (ja) 電力管理のためのアイドル期間報告
US9110669B2 (en) Power management of a storage device including multiple processing cores
JP5385124B2 (ja) 電力管理のための下流デバイスのサービス待ち時間報告
US20140372777A1 (en) Adaptive latency tolerance for power management of memory bus interfaces
US11010094B2 (en) Task management method and host for electronic storage device
CN108008917B (zh) 存储设备及控制其链接状态的方法
WO2013082030A1 (en) Dynamically entering low power states during active workloads
CN105637470A (zh) 混合驱动器的脏数据管理
CN105446916A (zh) Usb总线状态切换方法及装置
US20180181532A1 (en) Data transfer ending in phase differential modes
TWI770516B (zh) 操作頻率調整方法及電腦程式產品及裝置
TWI697839B (zh) 操作頻率調整方法及電腦程式產品及裝置
US10216421B2 (en) Method of operating storage device using serial interface and method of operating data processing system including the same
CN116301662B (zh) 一种固态硬盘功耗管理方法及固态硬盘
CN102486757B (zh) 存储器储存装置及其存储器控制器与回应主机指令的方法
US11552892B2 (en) Dynamic control of latency tolerance reporting values
TWI862386B (zh) 一種省電方法及設備
CN106325462A (zh) 电子装置及其固态硬盘的电源管理方法
CN118784583A (zh) 用于执行动态流量整形的方法、装置及存储介质
US20180181533A1 (en) Ending write data transfer in i3c hdr-ddr mode
CN118969047A (zh) 片选电路和片选方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant