[go: up one dir, main page]

CN113192831A - 蚀刻方法、基片处理装置和基片处理系统 - Google Patents

蚀刻方法、基片处理装置和基片处理系统 Download PDF

Info

Publication number
CN113192831A
CN113192831A CN202110067030.4A CN202110067030A CN113192831A CN 113192831 A CN113192831 A CN 113192831A CN 202110067030 A CN202110067030 A CN 202110067030A CN 113192831 A CN113192831 A CN 113192831A
Authority
CN
China
Prior art keywords
region
substrate
film
gas
etching
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202110067030.4A
Other languages
English (en)
Inventor
笹川大成
户村幕树
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Tokyo Electron Ltd
Original Assignee
Tokyo Electron Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Tokyo Electron Ltd filed Critical Tokyo Electron Ltd
Publication of CN113192831A publication Critical patent/CN113192831A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065—Plasma etching; Reactive-ion etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00—Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32—Gas-filled discharge tubes
    • H01J37/32009—Arrangements for generation of plasma specially adapted for examination or treatment of objects, e.g. plasma sources
    • H01J37/32082—Radio frequency generated discharge
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00—Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32—Gas-filled discharge tubes
    • H01J37/32431—Constructional details of the reactor
    • H01J37/3244—Gas supply means
    • H01J37/32449—Gas control, e.g. control of the gas flow
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02164—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/0217—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon nitride not containing oxygen, e.g. SixNy or SixByNz
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02587—Structure
    • H01L21/0259—Microstructure
    • H01L21/02595—Microstructure polycrystalline
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/32055—Deposition of semiconductive layers, e.g. poly - or amorphous silicon layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • H01L21/32136—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32139—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67017—Apparatus for fluid treatment
    • H01L21/67063—Apparatus for fluid treatment for etching
    • H01L21/67069—Apparatus for fluid treatment for etching for drying etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J2237/00—Discharge tubes exposing object to beam, e.g. for analysis treatment, etching, imaging
    • H01J2237/32—Processing objects by plasma generation
    • H01J2237/33—Processing objects by plasma generation characterised by the type of processing
    • H01J2237/334—Etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J2237/00—Discharge tubes exposing object to beam, e.g. for analysis treatment, etching, imaging
    • H01J2237/32—Processing objects by plasma generation
    • H01J2237/33—Processing objects by plasma generation characterised by the type of processing
    • H01J2237/334—Etching
    • H01J2237/3341—Reactive etching

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Plasma & Fusion (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Analytical Chemistry (AREA)
  • Inorganic Chemistry (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Drying Of Semiconductors (AREA)
  • Plasma Technology (AREA)

Abstract

本发明提供蚀刻方法、基片处理装置和基片处理系统，能够相对于掩模的蚀刻提高基片内的区域的蚀刻的选择性，提高在该区域形成的开口的垂直性。例示的实施方式蚀刻方法包括在基片的表面上形成膜的步骤。基片具有至少部分地由氧化硅形成的区域和掩模。掩模形成于基片的区域上，并提供使该区域部分地露出的开口。膜由与基片的区域的材料相同种类的材料形成。膜以能够将规定开口的侧壁面的形状修正为垂直的形状的方式形成。蚀刻方法还包括对基片的区域进行蚀刻的步骤。

Description

蚀刻方法、基片处理装置和基片处理系统
技术领域
本发明例示的实施方式涉及蚀刻方法、基片处理装置和基片处理系统。
背景技术
为了在基片内的膜形成开口，能够使用等离子体蚀刻。专利文献1公开了硅氧化物膜的等离子体蚀刻。硅氧化物膜用来自由碳氟化合物气体形成的等离子体的化学种进行蚀刻。在硅氧化物膜的蚀刻中，碳氟化合物在规定开口的侧壁面上沉积，抑制硅氧化物膜的横向上的蚀刻。
现有技术文献
专利文献
专利文献1：日本特开2019-050305号公报
发明内容
发明要解决的技术问题
本发明提供相对于掩模的蚀刻提高基片内的区域的蚀刻的选择性，提高在该区域形成的开口的垂直性的技术。
用于解决技术问题的技术方案
在一个例示的实施方式中，提供一种蚀刻方法。蚀刻方法包括在基片的表面上形成膜的步骤。基片具有至少部分地由氧化硅形成的区域和掩模。掩模形成于基片的区域上，并提供使该区域部分地露出的开口。膜由与基片的区域的材料相同种类的材料形成。蚀刻方法还包括对基片的区域进行蚀刻的步骤。膜修正掩模的形状，使得在对区域进行蚀刻的步骤中提高在该区域形成的开口的垂直性。
发明效果
依照一个例示的实施方式，能够相对于掩模的蚀刻提高基片内的区域的蚀刻的选择性，提高在该区域形成的开口的垂直性。
附图说明
图1是一个例示的实施方式的蚀刻方法的流程图。
图2是一个例子的基片的局部放大截面图。
图3是概要地表示一个例示的实施方式的基片处理装置的图。
图4是一个例示的实施方式的基片处理装置中的静电吸盘的放大截面图。
图5是在一个例示的实施方式的蚀刻方法中能够使用的成膜方法的流程图。
图6的(a)是形成了前体层后的状态下的一个例子的基片的局部放大截面图。图6的(b)是形成了膜PF后的状态下的一个例子的基片的局部放大截面图。
图7的(a)是用于说明图1所示蚀刻方法的步骤ST2的例子的图，图7的(b)是执行了步骤ST2后的状态下的一个例子的基片的局部放大截面图。
图8是表示一个例示的实施方式的基片处理系统的图。
附图标记说明
1……等离子体处理装置；10……腔室；16……基片支承器；GS……气体供给部；80……控制部；W……基片；RE……区域；MK……掩模。
具体实施方式
下面，对各种例示的实施方式进行说明。
在一个例示的实施方式中，提供一种蚀刻方法。蚀刻方法包括在基片的表面上形成膜的步骤。基片具有至少部分地由氧化硅形成的区域和掩模。掩模形成于基片的区域上，并提供使该区域部分地露出的开口。膜由与基片的区域的材料相同种类的材料形成。蚀刻方法还包括对基片的区域进行蚀刻的步骤。膜修正掩模的形状，使得在对区域进行蚀刻的步骤中提高在该区域形成的开口的垂直性。
在上述实施方式的蚀刻方法中，形成于基片上的膜在区域的蚀刻开始时保护掩模。因此，依照上述实施方式的蚀刻方法，能够提高基片的区域的蚀刻相对于掩模的蚀刻的选择性。此外，由于掩模的形状被膜修正，因此通过蚀刻在区域形成的开口的垂直性变高。
在一个例示的实施方式中，也可以为，膜以从基片的上端起沿开口的深度方向而其厚度减少的方式形成。
在一个例示的实施方式中，也可以为，交替地反复进行形成膜的步骤和对区域进行蚀刻的步骤。
在一个例示的实施方式中，也可以为，形成膜的步骤包括：通过将第一气体供给到基片而在基片上形成前体层的步骤；和通过将第二气体供给到前体层而由前体层形成膜的步骤。
在一个例示的实施方式中，也可以为，基片的区域包含硅氧化物膜。在一个例示的实施方式中，也可以为，基片的区域包含交替地层叠的一个以上的硅氧化物膜和一个以上的硅氮化物膜。在一个例示的实施方式中，也可以为，基片的区域包含交替地层叠的一个以上的硅氧化物膜和一个以上的多晶硅膜。在一个例示的实施方式中，也可以为，基片的区域包含层叠的一个以上的硅氧化物膜、一个以上的硅氮化物膜和一个以上的多晶硅膜。
在一个例示的实施方式中，也可以为，掩模由硅、含碳材料或含金属材料形成。
在另一个例示的实施方式中，提供基片处理装置。基片处理装置包括腔室、气体供给部和控制部。气体供给部能够对腔室内供给气体。控制部控制气体供给部来对腔室内供给气体，以在基片上形成膜。基片具有至少部分地由氧化硅形成的区域和掩模。膜由与基片的区域的材料相同种类的材料形成。膜以通过修正掩模的形状而能够提高通过蚀刻在区域形成的开口的垂直性的方式形成。控制部控制气体供给部来对腔室内供给气体，以蚀刻基片的区域。
在又一个例示的实施方式中，提供基片处理系统。基片处理系统包括成膜装置和基片处理装置。成膜装置能够在基片上形成膜。基片具有至少部分地由氧化硅形成的区域和掩模。膜由与基片的区域的材料相同种类的材料形成。膜以通过修正掩模的形状而能够提高通过蚀刻在区域形成的开口的垂直性的方式形成。基片处理装置能够蚀刻基片的区域。
下面，参照附图，对各种例示的实施方式详细地进行说明。此外，在各附图中对相同或者相应的部分标注相同的附图标记。
图1是一个例示的实施方式的蚀刻方法的流程图。执行图1所示的蚀刻方法(以下称为“方法MT”)以蚀刻基片内的区域。图2是一个例子的基片的局部放大截面图。图2所示的基片W具有区域RE和掩模MK。基片W还可以具有基底区域UR。
区域RE是在方法MT中要蚀刻的区域。在图2所示的基片W中，区域RE形成于基底区域UR上。掩模MK形成于区域RE上。掩模MK被图案化。即，掩模MK提供使区域RE部分地露出的一个以上的开口OP。掩模MK提供的开口OP的宽度例如可以为100nm以下。
区域RE至少部分地由氧化硅形成。在基片W的第一例中，区域RE也可以包含硅氧化物膜。在基片W的第一例中，区域RE也可以由一个硅氧化物膜形成。在基片W的第二例中，区域RE也可以包含交替地层叠的一个以上的硅氧化物膜和一个以上的硅氮化物膜。在基片W的第二例中，区域RE也可以包含一个硅氧化物膜和一个硅氮化物膜。一个硅氮化物膜能够设置在一个硅氧化物膜与掩模MK之间。在基片W的第三例中，区域RE也可以包含交替地层叠的一个以上的硅氧化物膜和一个以上的多晶硅膜。在基片W的第四例中，区域RE也可以包含层叠的一个以上的硅氧化物膜、一个以上的硅氮化物膜和一个以上的多晶硅膜。
掩模MK只要在后述的步骤ST2中能够相对于掩模MK选择性地蚀刻区域RE，就可以由任意材料形成。掩模MK能够由硅、含碳材料或者含金属材料形成。掩模MK中包含的硅例如为多晶硅或非晶硅。掩模MK中包含的含碳材料例如为非晶碳或旋涂碳材料。掩模MK中包含的含金属材料例如为钨、碳化钨或氮化钛。
在一个实施方式中，方法MT使用基片处理装置执行。图3是概要地表示一个例示的实施方式的基片处理装置的图。图3所示的基片处理装置是电容耦合型的等离子体处理装置1。
等离子体处理装置1具有腔室10。腔室10在其中提供有内部空间10s。腔室10的中心轴线是在铅垂方向上延伸的轴线AX。在一个实施方式中，腔室10包含腔室主体12。腔室主体12具有大致圆筒形状。内部空间10s被提供在腔室主体12中。腔室主体12例如由铝形成。腔室主体12电接地。在腔室主体12的内壁面上设置有具有耐腐蚀性的膜。该膜也可以是由氧化铝、氧化钇之类的陶瓷形成的膜。
在腔室主体12的侧壁形成有通路12p。在内部空间10s与腔室10的外部之间输送基片W时，基片W通过通路12p。通路12p能够由闸阀(gate valve)12g开闭。闸阀12g沿腔室主体12的侧壁设置。
等离子体处理装置1还具有基片支承器16。基片支承器16能够在腔室10内支承基片W。基片W可以具有大致圆盘形状。基片支承器16由支承体15支承。支承体15从腔室主体12的底部向上方延伸。支承体15具有大致圆筒形状。支承体15由石英之类的绝缘材料形成。
基片支承器16包含下部电极18和静电吸盘20。基片支承器16还可以包含电极板19。电极板19由铝之类的导电性材料形成。电极板19具有大致圆盘形状，其中心轴线为轴线AX。下部电极18设置于电极板19上。下部电极18由铝之类的导电性材料形成。下部电极18具有大致圆盘形状，其中心轴线为轴线AX。下部电极18与电极板19电连接。
在下部电极18的内部形成有流路18f。流路18f是热交换介质(例如致冷剂)用的流路。流路18f与热交换介质的供给装置(例如，冷却单元)连接。该供给装置设置于腔室10的外部。从供给装置经由配管23a对流路18f供给热交换介质。被供给到流路18f的热交换介质，经由配管23b返回供给装置。热交换介质的供给装置构成等离子体处理装置1的温度调节机构。
图4是一个例示的实施方式的基片处理装置中的静电吸盘的放大截面图。下面，参照图3和图4。静电吸盘20设置于下部电极18上。在静电吸盘20的上表面上能够载置基片W。静电吸盘20具有主体20m和电极20e。主体20m由电介质形成。静电吸盘20和主体20m各自具有大致圆盘形状，其中心轴线为轴线AX。电极20e为膜状的电极，设置于主体20m内。电极20e经由开关20s与直流电源20p连接。将来自直流电源20p的电压施加到电极20e时，在静电吸盘20与基片W之间产生静电引力。通过产生的静电引力，基片W被吸附到静电吸盘20，由静电吸盘20保持。
基片支承器16可以具有一个以上的加热器HT。一个以上的加热器HT各自可以为电阻加热元件。等离子体处理装置1还可以具有加热器控制器HC。一个以上的加热器HT各自与从加热器控制器HC分别施加的电功率相应地发热。其结果是，能够调整基片支承器16上的基片W的温度。一个以上的加热器HT构成等离子体处理装置1的温度调节机构。在一个实施方式中，基片支承器16具有多个加热器HT。多个加热器HT也可以设置于静电吸盘20中。
在基片支承器16的周缘部上以包围基片W的边缘的方式配置边缘环ER。基片W配置在静电吸盘20上且由边缘环ER包围的区域内。边缘环ER用于提高对基片W的等离子体处理的面内均匀性。边缘环ER能够由硅、碳化硅或者石英形成。
等离子体处理装置1还可以具有气体供给管线25。气体供给管线25将来自气体供给机构的导热气体(例如He气体)供给到静电吸盘20的上表面与基片W的背面(下表面)之间。
等离子体处理装置1还包括筒状部28和绝缘部29。筒状部28从腔室主体12的底部向上方延伸。筒状部28沿支承体15的外周延伸。筒状部28由导电性材料形成，具有大致圆筒形状。筒状部28电接地。绝缘部29设置在筒状部28上。绝缘部29由具有绝缘性的材料形成。绝缘部29例如由石英之类的陶瓷形成。绝缘部29具有大致圆筒形状。绝缘部29沿电极板19的外周、下部电极18的外周和静电吸盘20的外周延伸。
等离子体处理装置1还具有上部电极30。上部电极30设置于基片支承器16的上方。上部电极30经由部件32支承于腔室主体12的上部。部件32由具有绝缘性的材料形成。上部电极30和部件32封闭腔室主体12的上部开口。
上部电极30可以包含顶板34和支承体36。顶板34的下表面是内部空间10s侧的下表面，规定出内部空间10s。顶板34由焦耳热少的低电阻的导电体或者半导体形成。在一个实施方式中，顶板34由硅形成。在顶板34形成有多个气体释放孔34a。多个气体释放孔34a在顶板34的板厚方向上贯通该顶板34。
支承体36以可拆装顶板34的方式支承顶板34。支承体36由铝之类的导电性材料形成。在支承体36的内部设置有气体扩散室36a。在支承体36形成有多个气体孔36b。多个气体孔36b从气体扩散室36a向下方延伸。多个气体孔36b分别与多个气体释放孔34a连通。在支承体36形成有气体导入口36c。气体导入口36c与气体扩散室36a连接。气体导入口36c与气体供给管38连接。
气体供给管38经由阀组41、流量控制器组42和阀组43与气体源组40连接。气体源组40、阀组41、流量控制器组42和阀组43构成气体供给部GS。气体源组40包含多个气体源。气体源组40的多个气体源包含用于方法MT的多个气体的源。在用于方法MT的一个以上的气体由液体形成的情况下，多个气体源包含各自具有液体源和气化器的一个以上的气体源。阀组41和阀组43各自包含多个开闭阀。流量控制器组42包含多个流量控制器。流量控制器组42的多个流量控制器各自为质量流量控制器或者压力控制式的流量控制器。气体源组40的多个气体源各自经由阀组41的对应的开闭阀、流量控制器组42的对应的流量控制器和阀组43的对应的开闭阀，与气体供给管38连接。
等离子体处理装置1还具有挡板部件48。挡板部件48设置在筒状部28与腔室主体12的侧壁之间。挡板部件48可以是板状的部件。挡板部件48例如通过在由铝形成的部件的表面上形成具有耐腐蚀性的膜而构成。具有耐腐蚀性的膜可以是由氧化钇之类的陶瓷形成的膜。在挡板部件48形成有多个贯通孔。在挡板部件48的下方且腔室主体12的底部，设置有排气口12e。排气口12e经由排气管52与排气装置50连接。排气装置50具有压力调节阀和涡轮分子泵之类的真空泵。
等离子体处理装置1还包括高频电源61。高频电源61是产生等离子体生成用的高频电功率HF的电源。高频电功率HF具有第一频率。第一频率例如为27～100MHz的范围内的频率。高频电源61经由匹配器61m和电极板19与下部电极18连接，以将高频电功率HF供给到下部电极18。匹配器61m具有匹配电路。匹配器61m的匹配电路具有可变阻抗。匹配器61m的匹配电路的阻抗能够被调整，以使来自高频电源61的负载的反射降低。此外，高频电源61也可以不与下部电极18电连接，而经由匹配器61m与上部电极30连接。高频电源61构成一个例子的等离子体生成部。
等离子体处理装置1还具有偏置电源62。偏置电源62产生用于将离子吸引到基片W的偏置电功率BP。偏置电源62经由电极板19与下部电极18连接。
在一个实施方式中，偏置电源62可以是产生高频电功率LF作为偏置电功率BP的高频电源。高频电功率LF具有适合用于将等离子体中的离子吸引到基片W的第二频率。第二频率可以是比第一频率低的频率。第二频率例如为400kHz～13.56MHz的范围内的频率。在该实施方式中，偏置电源62经由匹配器62m和电极板19与下部电极18连接。匹配器62m具有匹配电路。匹配器62m的匹配电路具有可变阻抗。匹配器62m的匹配电路的阻抗能够被调整，以使来自偏置电源62的负载的反射降低。
此外，等离子体也可以仅使用高频电源61和偏置电源62中的一个电源生成。在该情况下，一个电源构成一个例子的等离子体生成部。在该情况下，从一个电源供给的高频电功率的频率为比13.56MHz大的频率，例如40MHz。在该情况下，等离子体处理装置也可以不具有高频电源61和偏置电源62中的另一个电源。
在另一个实施方式中，偏置电源62可以是将作为偏置电功率BP的负极性的直流电压的脉冲间歇地者周期性地施加到下部电极18的直流电源装置。例如，偏置电源62可以按由1kHz～1MHz的范围内的频率规定的周期周期性地将负极性的直流电压的脉冲施加到下部电极18。
在一个实施方式中，等离子体处理装置1还可以具有直流电源装置64。直流电源装置64与上部电极30连接。直流电源装置64能够将直流电压，例如负极性的直流电压施加到上部电极30。直流电源装置64可以将直流电压的脉冲间歇地或者周期性地施加到上部电极30。
在等离子体处理装置1中生成等离子体的情况下，气体从气体供给部GS被供给到内部空间10s。此外，通过供给高频电功率，在上部电极30与下部电极18之间生成高频电场。利用所生成的高频电场，来激发气体。其结果是，在腔室10内生成等离子体。
等离子体处理装置1还包括控制部80。控制部80是具有处理器、存储装置、输入装置、显示装置等的计算机，控制等离子体处理装置1的各部。具体而言，控制部80执行存储于存储装置的控制程序，基于存储于该存储装置的方案数据来控制等离子体处理装置1的各部。通过控制部80的控制，在等离子体处理装置1中执行由方案数据指定的处理。通过由控制部80进行的等离子体处理装置1的各部的控制，在等离子体处理装置1中执行方法MT。
再次参照图1，对方法MT详细地进行说明。在以下的说明中，以使用等离子体处理装置1处理图2所示的基片W的情况为例，对方法MT进行说明。此外，在方法MT中，也可以使用其他基片处理装置。在方法MT中，也可以处理其他基片。
在基片W载置于基片支承器16上的状态下执行方法MT。方法MT能够在维持腔室10的内部空间10s的已减压的环境且没有从内部空间10s取出基片W的情况下执行。
方法MT包括步骤ST1和步骤ST2。在步骤ST1中，膜PF形成在基片W的表面上(参照图6的(b))。在步骤ST2中，蚀刻区域RE。膜PF由与区域RE的材料相同种类的材料形成。在进行步骤ST2的区域RE的蚀刻时，膜PF同时被蚀刻。在一个实施方式中，步骤ST2中的膜PF的蚀刻速率可以为区域RE的蚀刻速率以上。或者，膜PF的蚀刻速率除以区域RE的蚀刻速率得到的值可以为0.7以上，1.2以下。在一个实施方式中，膜PF由TEOS等的氧化硅形成。
步骤ST1中形成的膜PF修正掩模MK的形状使得在步骤ST2中提高在区域RE形成的开口的垂直性的方式。膜PF能够以使掩模MK的锥形(参照图2)缓和的方式形成。在步骤ST1中，膜PF能够如图6(b)所示，以将规定开口OP的侧壁面SS的形状(参照图2)修正为垂直的形状的方式形成。在一个实施方式中，膜PF以从基片W的上端起沿开口OP的深度方向而其厚度减少的方式形成。
该膜PF也可以在步骤ST1中通过CVD法形成。CVD法可以是等离子体(PlasmaEnhanced)CVD法，也可以是热CVD法。在利用CVD法的步骤ST1中，对腔室10内供给成膜气体。在利用CVD法的步骤ST1中，也可以在腔室10内由成膜气体生成等离子体。成膜气体包括含硅气体和含氧气体。含硅气体例如是SiCl4气体。含氧气体例如是O2气体。
在利用CVD法的步骤ST1中，控制部80控制气体供给部GS以对腔室10内供给成膜气体。此外，控制部80控制排气装置50，以将腔室10内的压力设定为指定的压力。在利用CVD法的ST1中，可以为控制部80控制等离子体生成部以由成膜气体生成等离子体。具体而言，控制部80能够控制高频电源61和/或偏置电源62，以供给高频电功率HF和/或高频电功率LF。
或者，膜PF也可以在步骤ST1中通过图5所示的成膜法形成。图5是能够在一个例示的实施方式的蚀刻方法中使用的成膜方法的流程图。下面，参照图5、图6的(a)和图6的(b)。图6的(a)是形成前体层后的状态下的一个例子的基片的局部放大截面图。图6的(b)是形成膜PF后的状态下的一个例子的基片的局部放大截面图。
如图5所示，在一个实施方式中，步骤ST1包含步骤ST11和步骤ST13。步骤ST1还可以包含步骤ST12和步骤ST14。步骤ST12在步骤ST11与步骤ST13之间执行。步骤ST14在步骤ST13与步骤ST11之间执行。
在步骤ST11中，如图6的(a)所示，前体层PC形成在基片W的表面上。在步骤ST11中，使用第一气体，以形成前体层PC。第一气体包含构成前体层PC的物质。第一气体可以是含氧硅气体。第一气体例如包含氨基硅烷气体。在步骤ST11中，前体层PC也可以不通过由第一气体生成等离子体来形成。或者，在步骤ST11中，前体层PC也可以使用来自由第一气体生成的等离子体的化学种形成。
在步骤ST11中，控制部80控制气体供给部GS以将第一气体供给到腔室10内。在步骤ST11中，控制部80控制排气装置50，以将腔室10内的气体的压力设定为指定的压力。在步骤ST11中生成等离子体的情况下，控制部80控制等离子体生成部以在腔室10内由第一气体生成等离子体。在一个实施方式中，为了由第一气体生成等离子体，控制部80控制高频电源61和/或偏置电源62，以供给高频电功率HF和/或高频电功率LF。
为了如图6的(a)所示那样形成前体层PC，在步骤ST11中，满足(1)～(5)的条件中的至少一个条件。在(1)的条件下，执行步骤ST11时的腔室10中的气体的压力，被设定为比在其它处理条件相同的情况下形成前体层PC的物质吸附在基片W的整个表面的压力低的压力。在(2)的条件下，步骤ST11的处理时间被设定为，比在其它处理条件相同的情况下形成前体层PC的物质吸附在基片W的整个表面的处理时间短的时间。在(3)的条件下，形成前体层PC的物质的第一气体中的稀释度，被设定为比在其它处理条件相同的情况下形成前体层PC的物质吸附在基片W的整个表面的稀释度高的值。在(4)的条件下，执行步骤ST11时的基片支承器16的温度，被设定为比在其它处理条件相同的情况下形成前体层PC的物质吸附在基片W的整个表面的温度低的温度。(5)的条件能够应用于在步骤ST11中生成等离子体的情况。在(5)的条件下，高频电功率(高频电功率HF和/或高频电功率LF)的绝对值，被设定为比在其它处理条件相同的情况下形成前体层PC的物质吸附在基片W的整个表面的绝对值小的值。
在步骤ST12中，执行内部空间10s的吹扫。在步骤ST12中，控制部80控制排气装置50以执行内部空间10s的排气。在步骤ST12中，控制部80也可以控制气体供给部GS，以对腔室10内供给非活性气体。通过执行步骤ST12，能够将腔室10内的第一气体置换为非活性气体。通过执行步骤ST12，可以将吸附于基片W上的过剩的物质除去。
在步骤ST13中，如图6的(b)所示，由前体层PC形成膜PF。在步骤ST13中，使用第二气体，以形成膜PF。第二气体包含通过与构成前体层PC的物质反应而由前体层PC形成膜PF的反应种。第二气体可以包含含氧气体。第二气体例如包含氧气。在步骤ST13中，膜PF也可以不通过由第二气体生成等离子体来形成。或者，在步骤ST13中，膜PF也可以使用来自由第二气体生成的等离子体的化学种形成。
在步骤ST13中，控制部80控制气体供给部GS，以将第二气体供给到腔室10内。在步骤ST13中，控制部80控制排气装置50，以将腔室10内的气体的压力设定为指定的压力。在步骤ST13中生成等离子体的情况下，控制部80控制等离子体生成部以在腔室10内由第二气体生成等离子体。在一个实施方式中，为了由第二气体生成等离子体，控制部80控制高频电源61和/或偏置电源62，以供给高频电功率HF和/或高频电功率LF。
为了形成图6的(b)所示的膜PF，也可以在步骤ST13中，满足(1)～(5)的条件中的至少一个条件。在(1)的条件下，执行步骤ST13时的腔室10中的气体的压力，被设定为比在其它处理条件相同的情况下第二气体中的物质与形成前体层PC的物质之反应在整个前体层PC完成的压力低的压力。在(2)的条件下，步骤ST13的处理时间被设定为，比在其它处理条件相同的情况下第二气体中的物质与形成前体层PC的物质之反应在整个前体层PC完成的处理时间短的时间。在(3)的条件下，形成膜PF的物质的第二气体中的稀释度，被设定为比在其它处理条件相同的情况下第二气体中的物质与前体层PC形成的物质之反应在整个前体层PC完成的稀释度高的值。在(4)的条件下，执行步骤ST13时的基片支承器16的温度，被设定为比在其它处理条件相同的情况下第二气体中的物质与形成前体层PC的物质之反应在整个前体层PC完成的温度低的温度。(5)的条件能够应用于在步骤ST13中生成等离子体的情况。在(5)的条件下，高频电功率(高频电功率HF和/或高频电功率LF)的绝对值，被设定为比在其它处理条件相同的情况下第二气体中的物质与形成前体层PC的物质之反应在整个前体层PC完成的绝对值小的值。
在步骤ST14中，执行内部空间10s的吹扫。步骤ST14是与步骤ST12相同的步骤。通过执行步骤ST14，能够将腔室10内的第二气体置换为非活性气体。
在步骤ST1中，可以依次反复进行各自包含步骤ST11和步骤ST13的多个成膜循环CY1。多个成膜循环CY1的每一者还可以包含步骤ST12和步骤ST14。膜PF的厚度能够利用成膜循环CY1的反复次数来调整。在反复进行成膜循环CY1的情况下，在步骤ST15中判断是否满足停止条件。在成膜循环CY1的执行次数达到了规定次数的情况下，满足停止条件。在步骤ST15中判断为不满足停止条件的情况下，再次执行成膜循环CY1。在步骤ST15中判断为满足停止条件的情况下，步骤ST1的执行结束，如图1所示，处理行进至步骤ST2。
在步骤ST1中在基片W上形成膜PF后，执行步骤ST2。在步骤ST2中，区域RE被蚀刻。在一个实施方式中，区域RE被来自等离子体的化学种蚀刻。在步骤ST2中，在腔室10内由处理气体生成等离子体P2。
步骤ST2中使用的处理气体，在区域RE由一个硅氧化物膜形成的情况下，包含碳氟化合物气体。在处理基片W的第二例～第四例的每一者情况下，步骤ST2中使用的处理气体包含碳氟化合物气体和/或氢氟烃气体。另外，处理任意例子的基片W的情况下，步骤ST2中使用的处理气体还可以包含非活性气体(例如稀有气体)。
图7的(a)是用于说明图1所示的蚀刻方法的步骤ST2的例子的图，图7的(b)是执行了步骤ST2后的状态下的一个例子的基片的局部放大截面图。在步骤ST2中，如图7的(a)所示，将来自等离子体P2的化学种照射到区域RE，区域RE被该化学种蚀刻。执行步骤ST2的结果是，如图7的(b)所示，开口OP的深度增加。在区域RE中，开口OP具有10以上的高宽比(aspect ratio)。
在步骤ST2中，控制部80控制排气装置50，以将腔室10内的气体的压力设定为指定的压力。在步骤ST2中，控制部80控制气体供给部GS以将处理气体供给到腔室10内。在步骤ST2中，控制部80控制等离子体生成部以由处理气体生成等离子体。在一个实施方式的步骤ST2中，控制部80控制高频电源61和偏置电源62，以供给高频电功率HF和偏置电功率BP。在步骤ST2中，也可以仅供给高频电功率HF和高频电功率LF中的一者以用于生成等离子体。
在方法MT中，可以依次执行各自包含步骤ST1和步骤ST2的多个循环CY。在依次执行多个循环CY的情况下，在步骤ST3中判断是否满足停止条件。在成膜循环CY的执行次数达到规定次数的情况下，满足停止条件。在步骤ST3中判断为不满足停止条件的情况下，再次执行成膜循环CY。在步骤ST3中判断为满足停止条件的情况下，方法MT的执行结束。
在方法MT中，形成于基片W上的膜PF在区域RE的蚀刻开始时保护掩模MK。因此，依照方法MT，能够提高区域RE的蚀刻相对于掩模MK的蚀刻的选择性。此外，由于掩模MK的形状被膜PF修正，因此通过蚀刻在区域RE形成的开口的垂直性变高。
另外，多个循环CY中的至少一个循环中用于形成膜PF的步骤ST1的条件，可以与多个循环CY中的至少另一个循环中用于形成膜PF的步骤ST1的条件不同。所有循环CY的步骤ST1的条件可以彼此不同。在该情况下，在各循环中，膜PF可以形成为其厚度或者覆盖范围与其他循环中形成的膜PF的厚度或者覆盖范围不同。
多个循环CY中的至少一个循环中用于蚀刻区域RE的步骤ST2的条件，可以与多个循环CY中的至少另一个循环中用于蚀刻区域RE的步骤ST2的条件不同。所有循环CY的步骤ST2的条件可以彼此不同。在该情况下，在各循环中，区域RE被蚀刻至其蚀刻量与其他循环中的区域RE的蚀刻量不同。
在多个循环CY的每一者中，多个成膜循环CY1中的一个成膜循环中形成膜PF的条件，可以与多个成膜循环CY1中的至少另一个成膜循环中用于形成膜PF的条件不同。即，在多个循环CY的每一者中，一个成膜循环中的步骤ST11的条件和/或步骤ST13的条件，可以与至少另一个成膜循环中的步骤ST11的条件和/或步骤ST13的条件不同。在多个循环CY的每一者中，在所有成膜循环CY1中形成膜PF的条件彼此不同。在该情况下，能够在多个循环CY的每一者所包含的多个成膜循环CY1的每一者中，控制膜PF的厚度的分布。
下面，参照图8。方法MT也可以使用包括成膜装置和基片处理装置的基片处理系统执行。图8是表示一个例示的实施方式的基片处理系统的图。图8所示的基片处理系统PS能够用于执行方法MT。
基片处理系统PS包括工作台2a～2d、容器4a～4d、装载区块LM、对准器AN、负载锁定区块LL1、LL2、处理区块PM1～PM6、输送区块TF和控制部MC。此外，基片处理系统PS中的工作台的个数、容器的个数、负载锁定区块的个数可以为一个以上的任意个数。此外，基片处理系统PS中的处理区块的个数可以为二个以上的任意个数。
工作台2a～2d沿装载区块LM的一个边配置。容器4a～4d各分别搭载于工作台2a～2d上。容器4a～4d的每一者例如是被称为FOUP(Front Opening Unified Pod：前开式晶片传送盒)的容器。容器4a～4d的每一者能够在其内部收纳基片W。
装载区块LM具有腔室。装载区块LM的腔室内的压力被设定为大气压。装载区块LM具有输送装置TU1。输送装置TU1例如为多关节机械臂，能够由控制部MC控制。输送装置TU1能够经由装载区块LM的腔室输送基片W。输送装置TU1能够在容器4a～4d的每一者与对准器AN之间、对准器AN与负载锁定区块LL1、LL2的每一者之间、负载锁定区块LL1、LL2的每一者与容器4a～4d每一者之间输送基片W。对准器AN与装载区块LM连接。对准器AN能够进行基片W的位置的调整(位置的校正)。
负载锁定区块LL1和负载锁定区块LL2的每一者，设置于装载区块LM与输送区块TF之间。负载锁定区块LL1和负载锁定区块LL2的每一者提供预备减压室。
输送区块TF与负载锁定区块LL1和负载锁定区块LL2的每一者经由闸阀连接。输送区块TF具有可减压的输送腔室TC。输送区块TF具有输送装置TU2。输送装置TU2例如为多关节机械臂，能够由控制部MC控制。输送装置TU2能够经由输送腔室TC输送基片W。输送装置TU2能够在负载锁定区块LL1、LL2的每一者与处理区块PM1～PM6的每一者之间、以及处理区块PM1～PM6中的任意二个处理区块之间输送基片W。
处理区块PM1～PM6的每一者是能够进行专用的基片处理的装置。处理区块PM1～PM6中的一个处理区块是成膜装置。该成膜装置用于在步骤ST1中形成膜PF。因此，该成膜装置是能够执行利用上述的成膜法的步骤ST1的装置。该成膜装置在步骤ST1中生成等离子体的情况下，可以是等离子体处理装置1或者其他等离子体处理装置之类的等离子体处理装置。该成膜装置在步骤ST1中以不生成等离子体的方式形成膜PF的情况下，也可以不具有用于生成等离子体的结构。
处理区块PM1～PM6中的另一个处理区块是等离子体处理装置1或者其他等离子体处理装置之类的基片处理装置。该基片处理装置用于在步骤ST2中蚀刻区域RE。
在基片处理系统PS中，控制部MC能够控制基片处理系统PS的各部。控制部MC控制成膜装置以在步骤ST1中形成膜PF。控制部MC在形成膜PF后，控制基片处理装置以对区域RE进行蚀刻。该基片处理系统PS能够在处理区块之间将基片W以不与大气接触的方式进行输送。
以上，对各种例示的实施方式进行了说明，但是并不限定于上述例示的实施方式，也可以进行各种追加、省略、替换和改变。此外，可以将不同的实施方式中的要素组合来形成其他实施方式。
例如，用于执行方法MT的基片处理装置可以为任意类型的等离子体处理装置。例如，用于执行方法MT的基片处理装置可以是等离子体处理装置1以外的电容耦合型的等离子体处理装置。用于执行方法MT的基片处理装置也可以是感应耦合型的等离子体处理装置、ECR(电子回旋共振)等离子体处理装置、或者使用微波之类的表面波以生成等离子体的等离子体处理装置。此外，在方法MT中，在不利用等离子体的情况下，基片处理装置也可以不具有等离子体生成部。
根据以上的说明，为进行说明而在本说明书中说明了本发明的各种实施方式，应当理解，在不脱离本发明的范围和主旨的情况下能够进行各种改变。因此，本发明所公开的各种实施方式并不用于限定，真实的范围和主旨由所附的权利要求的范围给出。

Claims (11)

1.一种蚀刻方法，其特征在于，包括：
在基片的表面上形成膜的步骤，该基片具有至少部分地由氧化硅形成的区域和掩模，该掩模设置于所述区域上并提供使该区域部分地露出的开口，该膜由与所述区域的材料相同种类的材料形成；和
蚀刻所述区域的步骤，
所述膜修正所述掩模的形状使得在蚀刻所述区域的所述步骤中提高在所述区域形成的开口的垂直性。
2.如权利要求1所述的蚀刻方法，其特征在于：
所述膜以从所述基片的上端起沿所述开口的深度方向而其厚度减少的方式形成。
3.如权利要求1或2所述的蚀刻方法，其特征在于：
交替地反复进行形成膜的所述步骤和蚀刻所述区域的所述步骤。
4.如权利要求1～3中任一项所述的蚀刻方法，其特征在于：
形成膜的所述步骤包括：
通过将第一气体供给到基片而在所述基片上形成前体层的步骤；和
通过将第二气体供给到所述前体层而由所述前体层形成所述膜的步骤。
5.如权利要求1～4中任一项所述的蚀刻方法，其特征在于：
所述区域包含硅氧化物膜。
6.如权利要求1～4中任一项所述的蚀刻方法，其特征在于：
所述区域包含交替地层叠的一个以上的硅氧化物膜和一个以上的硅氮化物膜。
7.如权利要求1～4中任一项所述的蚀刻方法，其特征在于：
所述区域包含交替地层叠的一个以上的硅氧化物膜和一个以上的多晶硅膜。
8.如权利要求1～4中任一项所述的蚀刻方法，其特征在于：
所述区域包含层叠的一个以上的硅氧化物膜、一个以上的硅氮化物膜和一个以上的多晶硅膜。
9.如权利要求1～8中任一项所述的蚀刻方法，其特征在于：
所述掩模由硅、含碳材料或者含金属材料形成。
10.一种基片处理装置，其特征在于，包括：
腔室；
能够对所述腔室内供给气体的气体供给部；和
能够控制所述气体供给部的控制部，
所述控制部控制所述气体供给部来对所述腔室内供给气体，以使得在具有至少部分地由氧化硅形成的区域和掩模的基片上形成与该区域的材料相同种类的材料的膜，该膜通过修正该掩模的形状而能够提高通过蚀刻在该区域形成的开口的垂直性，
所述控制部控制所述气体供给部来对所述腔室内供给气体，以蚀刻所述区域。
11.一种基片处理系统，其特征在于，包括：
成膜装置，其能够在具有至少部分地由氧化硅形成的区域和掩模的基片上形成与该区域的材料相同种类的材料的膜，该膜通过修正该掩模的形状而能够提高通过蚀刻在该区域形成的开口的垂直性；和
能够蚀刻所述区域的基片处理装置。
CN202110067030.4A 2020-01-29 2021-01-19 蚀刻方法、基片处理装置和基片处理系统 Pending CN113192831A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2020012241A JP7390199B2 (ja) 2020-01-29 2020-01-29 エッチング方法、基板処理装置、及び基板処理システム
JP2020-012241 2020-01-29

Publications (1)

Publication Number Publication Date
CN113192831A true CN113192831A (zh) 2021-07-30

Family

ID=76970456

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202110067030.4A Pending CN113192831A (zh) 2020-01-29 2021-01-19 蚀刻方法、基片处理装置和基片处理系统

Country Status (5)

Country Link
US (1) US11810791B2 (zh)
JP (1) JP7390199B2 (zh)
KR (1) KR20210097045A (zh)
CN (1) CN113192831A (zh)
TW (1) TW202133252A (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPWO2023127817A1 (zh) * 2021-12-28 2023-07-06
JP7585560B2 (ja) * 2022-10-07 2024-11-18 東京エレクトロン株式会社 基板処理システム及びエッジリングの取り付け方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040219780A1 (en) * 2003-04-30 2004-11-04 Elpida Memory, Inc Manufacturing method of semiconductor device
JP2007080982A (ja) * 2005-09-13 2007-03-29 Hitachi High-Technologies Corp エッチング方法、エッチング装置及び半導体装置の製造方法
US20160086817A1 (en) * 2013-05-15 2016-03-24 Tokyo Electron Limited Plasma etching method and plasma etching apparatus
US20170178920A1 (en) * 2014-12-04 2017-06-22 Lam Research Corporation Technique to tune sidewall passivation deposition conformality for high aspect ratio cylinder etch
US20190252198A1 (en) * 2016-07-08 2019-08-15 Tokyo Electron Limited Method for processing workpiece

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08195380A (ja) * 1995-01-13 1996-07-30 Sony Corp コンタクトホールの形成方法
SG140538A1 (en) 2006-08-22 2008-03-28 Lam Res Corp Method for plasma etching performance enhancement
US9543148B1 (en) * 2015-09-01 2017-01-10 Lam Research Corporation Mask shrink layer for high aspect ratio dielectric etch
JP2019050305A (ja) 2017-09-11 2019-03-28 東芝メモリ株式会社 プラズマエッチング方法、及び、半導体装置の製造方法
JP7507146B2 (ja) 2018-08-24 2024-06-27 ラム リサーチ コーポレーション 高アスペクト比エッチングのための金属含有パシベーション

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040219780A1 (en) * 2003-04-30 2004-11-04 Elpida Memory, Inc Manufacturing method of semiconductor device
JP2007080982A (ja) * 2005-09-13 2007-03-29 Hitachi High-Technologies Corp エッチング方法、エッチング装置及び半導体装置の製造方法
US20160086817A1 (en) * 2013-05-15 2016-03-24 Tokyo Electron Limited Plasma etching method and plasma etching apparatus
US20170178920A1 (en) * 2014-12-04 2017-06-22 Lam Research Corporation Technique to tune sidewall passivation deposition conformality for high aspect ratio cylinder etch
US20190252198A1 (en) * 2016-07-08 2019-08-15 Tokyo Electron Limited Method for processing workpiece

Also Published As

Publication number Publication date
JP2021118315A (ja) 2021-08-10
US11810791B2 (en) 2023-11-07
TW202133252A (zh) 2021-09-01
US20210233777A1 (en) 2021-07-29
JP7390199B2 (ja) 2023-12-01
KR20210097045A (ko) 2021-08-06

Similar Documents

Publication Publication Date Title
CN111463123B (zh) 蚀刻膜的方法
CN113823559A (zh) 蚀刻方法、基片处理装置和基片处理系统
JP2021106212A (ja) エッチング方法、基板処理装置、及び基板処理システム
CN113192831A (zh) 蚀刻方法、基片处理装置和基片处理系统
US12112954B2 (en) Etching method, substrate processing apparatus, and substrate processing system
KR20230124008A (ko) 기판 처리 방법 및 기판 처리 장치
JP7412257B2 (ja) エッチング方法、基板処理装置、及び基板処理システム
CN112530799A (zh) 蚀刻氧化硅膜的方法及等离子体处理装置
US12217973B2 (en) Method of etching film and plasma processing apparatus
CN111508831A (zh) 蚀刻方法、等离子体处理装置和处理系统
CN113270315A (zh) 蚀刻方法、基片处理装置和基片处理系统
TWI824939B (zh) 蝕刻方法、電漿處理裝置及基板處理系統
TW202213517A (zh) 基板處理方法及電漿處理裝置
JP2022039910A (ja) 基板処理方法及びプラズマ処理装置

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination