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CN113169218B - 显示装置 - Google Patents

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CN113169218B
CN113169218B CN201980078949.4A CN201980078949A CN113169218B CN 113169218 B CN113169218 B CN 113169218B CN 201980078949 A CN201980078949 A CN 201980078949A CN 113169218 B CN113169218 B CN 113169218B
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CN
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electrode
layer
thin film
shielding member
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郭源奎
卢载斗
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Samsung Display Co Ltd
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Abstract

提供了一种显示装置。所述显示装置包括：第一像素电路，所述第一像素电路布置在第一像素区域中并且包括第一薄膜晶体管，所述第一薄膜晶体管包括第一半导体层；第二像素电路，所述第二像素电路布置在与所述第一像素区域相邻的第二像素区域中，所述第二像素电路包括第二薄膜晶体管，所述第二薄膜晶体管包括第二半导体层；第一像素电极，所述第一像素电极电连接到所述第一像素电路；第二像素电极，所述第二像素电极电连接到所述第二像素电路；以及屏蔽构件，所述屏蔽构件沿着所述第一像素电极和所述第二像素电极的边缘的一部分在行方向上延伸。

Description

显示装置
技术领域
一个或更多个实施例涉及显示装置。
背景技术
显示装置包括显示元件和用于控制施加到显示元件的电信号的电子元件。电子元件包括薄膜晶体管(TFT)、电容器和多条线。
为了精确地控制显示元件的发光或不发光及其发光度，已经增加了电连接到一个显示元件的TFT的数目，并且还已经增加了被配置为将电信号传输到TFT的线的数目。
发明内容
技术问题
一个或更多个实施例包括具有改善的显示品质的实现了高分辨率的显示装置。然而，一个或更多个实施例仅是示例，并且本公开的范围不限于此。
问题的解决方案
根据本公开的一方面，一种显示装置包括：第一像素电路，所述第一像素电路布置在第一像素区域中，并且包括第一薄膜晶体管，所述第一薄膜晶体管包括第一半导体层；第二像素电路，所述第二像素电路布置在与所述第一像素区域相邻的第二像素区域中，所述第二像素电路包括第二薄膜晶体管，所述第二薄膜晶体管包括第二半导体层；第一像素电极，所述第一像素电极电连接到所述第一像素电路；第二像素电极，所述第二像素电极电连接到所述第二像素电路；以及屏蔽构件，所述屏蔽构件沿着所述第一像素电极和所述第二像素电极的边缘的一部分在行方向上延伸，其中，所述第一像素电极与所述第一薄膜晶体管的所述第一半导体层至少部分地重叠，并且所述屏蔽构件与所述第二薄膜晶体管的所述第二半导体层至少部分地重叠。
位于各行上的所述屏蔽构件可以彼此连接。
所述屏蔽构件可以浮置。
所述屏蔽构件可以具有恒定电压。
所述第二像素电路还可以包括：电容器，所述电容器包括第一电极和位于所述第一电极上方的第二电极，所述第一电极布置在与其上布置有所述第二薄膜晶体管的栅极电极的层相同的层上；以及开关薄膜晶体管，所述开关薄膜晶体管连接到布置在所述电容器上方的数据线。所述屏蔽构件可以位于所述数据线和所述第二像素电极之间的层上。
所述第二像素电路还可以包括布置在与其上布置有所述电容器的所述第二电极的层相同的层上的电极图案，所述电极图案与所述开关薄膜晶体管的半导体层至少部分地重叠。所述数据线可以与所述电极图案至少部分地重叠。
所述显示装置可以包括开口区域、至少部分地围绕所述开口区域的显示区域、以及定位在所述开口区域和所述显示区域之间并且围绕所述开口区域的非显示区域。在所述非显示区域中，所述屏蔽构件可以断开。
所述显示装置还可以包括围绕所述开口区域的绕行线，并且所述屏蔽构件可以连接到所述绕行线。
所述绕行线可以布置在与其上布置有所述屏蔽构件的层相同的层上。
根据本公开的一方面，一种显示装置包括：第一像素电路，所述第一像素电路布置在第一像素区域中，并且包括第一薄膜晶体管，所述第一薄膜晶体管包括第一半导体层；第二像素电路，所述第二像素电路布置在与所述第一像素区域相邻的第二像素区域中，所述第二像素电路包括第二薄膜晶体管，所述第二薄膜晶体管包括第二半导体层；第三像素电路，所述第三像素电路布置在与所述第二像素区域相邻的第三像素区域中，所述第三像素电路包括第三薄膜晶体管，所述第三薄膜晶体管包括第三半导体层；第一像素电极，所述第一像素电极电连接到所述第一像素电路；第二像素电极，所述第二像素电极电连接到所述第二像素电路；第三像素电极，所述第三像素电极电连接到所述第三像素电路；以及屏蔽构件，所述屏蔽构件沿着所述第一像素电极、所述第二像素电极和所述第三像素电极的边缘的一部分在行方向上延伸。所述第一像素电极与位于相邻行上的布置在第三像素区域中的第三薄膜晶体管的第三半导体层至少部分地重叠。所述第三像素电极与位于相邻行上的布置在第一像素区域中的第一薄膜晶体管的第一半导体层至少部分地重叠。所述屏蔽构件与所述第二薄膜晶体管的所述第二半导体层至少部分地重叠。
位于各行上的所述屏蔽构件可以彼此连接。
所述屏蔽构件可以浮置。
所述屏蔽构件可以具有恒定电压。
所述第二像素电路还可以包括：电容器，所述电容器包括第一电极和位于所述第一电极上方的第二电极，所述第一电极布置在与其上布置有所述第二薄膜晶体管的栅极电极的层相同的层上；以及开关薄膜晶体管，所述开关薄膜晶体管连接到布置在所述电容器上方的数据线。所述屏蔽构件位于所述数据线和所述第二像素电极之间的层上。
所述第二像素电路还可以包括电极图案，所述电极图案布置在与其上布置有所述电容器的所述第二电极的层相同的层上，所述电极图案与所述开关薄膜晶体管的半导体层至少部分地重叠。所述数据线可以与所述电极图案至少部分地重叠。
所述显示装置可以包括开口区域、至少部分地围绕所述开口区域的显示区域以及定位在所述开口区域和所述显示区域之间并且围绕所述开口区域的非显示区域。在所述非显示区域中，所述屏蔽构件可以断开。
所述显示装置还可以包括围绕所述开口区域的绕行线，并且所述屏蔽构件可以连接到所述绕行线。
所述绕行线可以布置在与其上布置有所述屏蔽构件的层相同的层上。
所述屏蔽构件可以具有之字形状。
所述第一像素电路可以是红色像素和绿色像素之一的像素电路，并且所述第三像素电路可以是所述红色像素和所述绿色像素之一的像素电路。所述第二像素电路可以是蓝色像素的像素电路。
根据本公开的一方面，一种显示装置包括：第一像素电路，所述第一像素电路布置在第一像素区域中，并且包括第一薄膜晶体管，所述第一薄膜晶体管包括第一半导体层；以及第二像素电路，所述第二像素电路布置在与所述第一像素区域相邻的第二像素区域中，所述第二像素电路包括第二薄膜晶体管，所述第二薄膜晶体管包括第二半导体层。电连接到所述第一像素电路的第一像素电极与所述第一薄膜晶体管的所述第一半导体层的至少一部分和位于同一行上或位于相邻行上的所述第二薄膜晶体管的所述第二半导体层的至少一部分重叠。
所述第二像素电路还可以包括：电容器，所述电容器包括第一电极和位于所述第一电极上方的第二电极，所述第一电极布置在与其上布置有所述第二薄膜晶体管的栅极电极的层相同的层上；开关薄膜晶体管，所述开关薄膜晶体管连接到布置在所述电容器上方的数据线；以及电极图案，所述电极图案布置在与其上布置有所述电容器的所述第二电极的层相同的层上，所述电极图案与所述开关薄膜晶体管的半导体层至少部分地重叠。所述数据线与所述电极图案至少部分地重叠。
本公开的有益效果
根据本公开的实施例的显示装置可以通过优化的像素布置并使对像素中的薄膜晶体管的外部冲击最小化来提供高品质图像。当然，本公开的范围不限于此。
附图说明
图1是根据本公开的实施例的显示装置的示意性透视图。
图2是根据本公开的实施例的显示装置的一部分的平面图。
图3和图4是示出了根据本公开的实施例的像素的示例的视图。
图5是根据本公开的实施例的像素的等效电路图。
图6是示出了根据本公开的实施例的像素布置的局部平面图。
图7至图9是各自示出了根据本公开的实施例的屏蔽构件的平面图和截面图，图9是分别沿着图8的线A-A'、B-B'和C-C'截取的截面图。
图10至图12是各自示出了根据本公开的另一实施例的屏蔽构件的平面图和截面图，图12是分别沿着图11的线A-A'、B-B'和C-C'截取的截面图。
图13至图15是示出了根据本公开的另一实施例的第二屏蔽构件的示例的视图。
图16和图17是各自示出了根据本公开的另一实施例的屏蔽构件的平面图。
图18和图19是各自示出了根据本公开的另一实施例的屏蔽构件的平面图。
图20是根据本公开的另一实施例的显示装置的示意性透视图。
图21是沿着图20的线II-II'截取的截面。
图22a至图22c是根据实施例的显示面板的示意性截面图。
图23a至图23c是根据本公开的另一实施例的显示面板10'的示意性截面图。
图24和图25是图20的显示装置的屏蔽构件的示例的平面图。
具体实施方式
最优方式
根据本公开的实施例，一种显示装置包括：第一像素电路，所述第一像素电路布置在第一像素区域中，并且包括第一薄膜晶体管，所述第一薄膜晶体管包括第一半导体层；第二像素电路，所述第二像素电路布置在与所述第一像素区域相邻的第二像素区域中，所述第二像素电路包括第二薄膜晶体管，所述第二薄膜晶体管包括第二半导体层；第一像素电极，所述第一像素电极电连接到所述第一像素电路；第二像素电极，所述第二像素电极电连接到所述第二像素电路；以及屏蔽构件，所述屏蔽构件沿着所述第一像素电极和所述第二像素电极的边缘的一部分在行方向上延伸，其中，所述第一像素电极与所述第一薄膜晶体管的所述第一半导体层至少部分地重叠，并且所述屏蔽构件与所述第二薄膜晶体管的所述第二半导体层至少部分地重叠。
本公开的方式
由于本公开考虑到各种改变和许多实施例，所以特定实施例将在附图中被示出并在书面描述中详细地描述。在下文中，将参照其中示出本公开的实施例的附图更充分地描述本公开的效果和特征以及用于实现它们的方法。然而，本公开可以以许多不同的形式来实施，并且不应被解释为限于这里阐述的实施例。
将理解的是，尽管这里可以使用术语“第一”、“第二”等来描述各种元件，但是这些元件不应受这些术语限制。这些术语仅用于将一个元件与另一元件区分开。
如这里使用的，除非上下文另外明确指出，否则单数形式“一个”、“一种”和“该(所述)”也意图包括复数形式。
还将理解的是，这里使用的术语“包含”和/或“包括”说明存在陈述的特征或元件，但不排除存在或附加一个或更多个其他特征或元件。
将理解的是，当层、区域或元件被称为“形成在”另一层、区域或元件“上”时，所述层、区域或元件可以直接或间接地形成在所述另一层、区域或元件上。即，例如，可以存在中间层、区域或元件。
为了便于说明，可能夸大了附图中的元件的尺寸。换句话说，由于为了便于说明而任意地示出了附图中的元件的尺寸和厚度，因此以下实施例不限于此。
当特定实施例可以不同地实现时，可以与所描述的顺序不同地执行特定过程顺序。例如，两个连续描述的过程可以基本上同时执行或者以与所描述的顺序相反的顺序执行。
在本公开的详细描述和权利要求中，术语“对应”用于根据上下文说明在多个元件中的布置在相同的区域中的元件。换句话说，当第一构件与多个第二构件之一“对应”时，这意味着第二构件与第一构件布置在相同的区域上。例如，与多个第二电极之一对应的第一电极可以意味着第一电极和与第一电极对应的第二电极布置在相同的像素区域上。
下面将参照附图更详细地描述本公开的一个或更多个实施例。不管附图编号如何，彼此相同或彼此相对应的那些元件被赋予相同的附图标记，并且省略了冗余说明。
图1是根据本公开的实施例的显示装置的示意性透视图。图2是根据本公开的实施例的显示装置的一部分的平面图。图3和图4是示出了根据本公开的实施例的像素的示例的视图。
参照图1和图2，根据本公开的实施例的显示装置1包括发光的显示区域DA和不发光的非显示区域NDA。非显示区域NDA布置为相邻于显示区域DA。用于将电信号传输到显示区域DA的各种线和驱动电路可以定位在非显示区域NDA中。显示装置1可以通过使用从布置在显示区域DA中的多个像素PX发射的光来提供特定图像。
显示装置1可以包括显示面板，显示面板包括在第三方向(z方向)上顺序地堆叠的基板100、显示元件层200和封装构件300。
基板100可以包括玻璃材料，或者可以包括聚合物树脂。例如，基板100可以包括主要包含SiO2的玻璃材料，或者可以包括各种柔性或可弯曲的材料，例如，诸如增强塑料的树脂。尽管在附图中未示出，但是基板100可以通过在非显示区域NDA的部分区域中包括弯曲区域而弯曲。
显示元件层200定位在基板100上方以对应于显示区域DA，并且包括在第一方向(x方向，即，行方向)和第二方向(y方向，即，列方向)上以特定图案布置的多个像素PX。参照图3和图4，每个像素PX包括连接到扫描线SL和数据线DL的像素电路PC以及连接到像素电路PC的显示元件ED。像素电路PC可以包括薄膜晶体管和电容器，并且显示元件ED可以包括有机发光二极管(OLED)。有机发光二极管OLED可以包括像素电极PE、对电极CE以及位于像素电极PE和对电极CE之间的发射层121。显示元件ED可以布置在位于像素电路PC上方的层上，并且多个绝缘层可以布置在像素电路PC和显示元件ED之间。
显示元件层200可以由面对基板100的封装构件300密封。封装构件300可以覆盖显示元件层200并且延伸到显示元件层200之外。封装构件300可以为封装基板，或者可以为包括至少一个薄膜的薄膜封装件。薄膜封装件可以包括包含无机材料的至少一个无机层和包含有机材料的至少一个有机层。根据实施例，薄膜封装件可以具有第一无机层/有机层/第二无机层的堆叠结构。
尽管在附图中未示出，但是诸如触摸屏幕层和光学层的各种功能层可以设置在封装构件300上方。窗口可以布置在封装构件300上，并且可以经由压敏粘合剂(PSA)结合到封装构件300。
图5是根据本公开的实施例的像素的等效电路图。
参照图5，像素PX是发光的显示元件，并且包括有机发光二极管OLED以及从多条线接收信号并驱动有机发光二极管OLED的像素电路。
多条线可以包括多条信号线、初始化电压线VL和被配置为提供第一电源电压ELVDD的驱动电压线PL。多条信号线包括被配置为传输第一扫描信号GI的第一扫描线GIL、被配置为传输第二扫描信号GW的第二扫描线GWL、被配置为传输第三扫描信号GB的第三扫描线GBL、被配置为传输发光控制信号EM的发光控制线EML和被配置为传输数据信号DATA的数据线DL。第三扫描线GBL可以为位于下一行或前一行上的第一扫描线GIL或第二扫描线GWL，并且第三扫描信号GB可以为位于下一行或前一行上的第一扫描信号GI或第二扫描信号GW。
尽管在图5中，每个像素PX连接到信号线GIL、GWL、GBL、EML和DL、初始化电压线VL以及驱动电压线PL，但是本公开不限于此。根据另一实施例，初始化电压线VL、驱动电压线PL以及信号线GIL、GWL、GBL、EML和DL中的至少一条信号线可以由相邻的像素共享。
像素PX的像素电路可以包括多个晶体管(即，第一晶体管T1至第七晶体管T7)和电容器Cst。根据晶体管的类型(p型或n型)和/或操作条件，图5的第一电极E11至E71和第二电极E12至E72可以为源极电极(源极区)或漏极电极(漏极区)。第一晶体管T1至第七晶体管T7可以为薄膜晶体管。
第一晶体管T1包括连接到电容器Cst的第一电极Cst1的栅极电极G1、经由第五晶体管T5连接到驱动电压线PL的第一电极E11和经由第六晶体管T6电连接到有机发光二极管OLED的像素电极的第二电极E12。第一晶体管T1用作驱动晶体管，并且根据第二晶体管T2的开关操作接收数据信号DATA并将驱动电流Ioled供应到有机发光二极管OLED。
第二晶体管T2包括连接到第二扫描线GWL的栅极电极G2、连接到数据线DL的第一电极E21和连接到第一晶体管T1的第一电极E11的第二电极E22。第二晶体管T2根据经由第二扫描线GWL接收的第二扫描信号GW而导通，并且执行将从数据线DL接收的数据信号DATA传输到第一晶体管T1的第一电极E11的开关操作。
第三晶体管T3包括连接到第二扫描线GWL的栅极电极G3、连接到第一晶体管T1的第二电极E12的第一电极E31以及连接到电容器Cst的第一电极Cst1、第四晶体管T4的第二电极E42和第一晶体管T1的栅极电极G1的第二电极E32。第三晶体管T3根据经由第二扫描线GWL接收的第二扫描信号GW而导通，并且以二极管方式连接第一晶体管T1。
第四晶体管T4包括连接到第一扫描线GIL的栅极电极G4、连接到初始化电压线VL的第一电极E41以及连接到电容器Cst的第一电极Cst1、第三晶体管T3的第二电极E32和第一晶体管T1的栅极电极G1的第二电极E42。第四晶体管T4根据经由第一扫描线GIL接收的第一扫描信号GI而导通，并且执行将初始化电压Vint传输到第一晶体管T1的栅极电极G1以使第一晶体管T1的栅极电压初始化的初始化操作。
第五晶体管T5包括连接到发光控制线EML的栅极电极G5、连接到驱动电压线PL的第一电极E51以及连接到第一晶体管T1的第一电极E11和第二晶体管T2的第二电极E22的第二电极E52。
第六晶体管T6包括连接到发光控制线EML的栅极电极G6、连接到第一晶体管T1的第二电极E12和第三晶体管T3的第一电极E31的第一电极E61以及连接到有机发光二极管OLED的像素电极的第二电极E62。
第五晶体管T5和第六晶体管T6根据经由发光控制线EML接收的发光控制信号EM而同时导通，并且因此，电流能够流过有机发光二极管OLED。
第七晶体管T7包括连接到第三扫描线GBL的栅极电极G7、连接到第六晶体管T6的第二电极E62和有机发光二极管OLED的像素电极的第一电极E71以及连接到初始化电压线VL的第二电极E72。第七晶体管T7根据经由第三扫描线GBL接收的第三扫描信号GB而导通，并且执行将初始化电压Vint传输到有机发光二极管OLED的像素电极以使有机发光二极管OLED的像素电极的电压初始化的初始化操作。可以省略第七晶体管T7。
电容器Cst包括连接到第一晶体管T1的栅极电极G1的第一电极Cst1和连接到驱动电压线PL的第二电极Cst2。电容器Cst的第一电极Cst1还连接到第三晶体管T3的第二电极E32和第四晶体管T4的第二电极E42。
有机发光二极管OLED可以包括像素电极和面对像素电极的对电极，并且对电极可以接收第二电源电压ELVSS。对电极可以是为多个像素PX所共用的公共电极。第二电源电压ELVSS可以低于第一电源电压ELVDD。
中间层可以被包括在有机发光二极管OLED的像素电极和对电极之间。中间层包括发光的发射层。然而，中间层还可以包括从空穴注入层(HIL)、空穴传输层(HTL)、电子传输层(ETL)和电子注入层(EIL)中选择的至少一层。然而，本实施例不限于此，并且各种其他功能层可以进一步布置在像素电极和对电极之间。
发射层可以为有机发射层，并且可以发射红光、绿光或蓝光。然而，本公开的实施例不限于此，并且发射层可以发射白光。在这种情况下，发射层可以具有其中堆叠有用于发射红光的发光材料、用于发射绿光的发光材料和用于发射蓝光的发光材料的结构，或者可以具有其中混合有用于发射红光的发光材料、用于发射绿光的发光材料和用于发射蓝光的发光材料的结构。
有机发光二极管OLED可以从第一晶体管T1接收驱动电流Ioled，并且可以发射特定颜色的光，从而显示图像。
尽管在图5中像素电路包括七个晶体管和一个电容器，但是本公开的实施例不限于此。根据像素电路的设计，晶体管和电容器的数目可以改变，诸如，6个或更少，或者8个或更多。然而，为了便于说明，现在将描述图5的像素电路。
图6是示出了根据本公开的实施例的像素布置的局部平面图。
参照图6，布置在显示区域DA中的多个像素可以包括第一像素PX1、第二像素PX2和第三像素PX3。第一像素PX1、第二像素PX2和第三像素PX3可以在列方向和行方向上根据特定图案而重复。
图6的第一像素PX1、第二像素PX2和第三像素PX3可以分别为第一像素PX1的有机发光二极管OLED、第二像素PX2的有机发光二极管OLED和第三像素PX3的有机发光二极管OLED。更详细地，图6的像素PX的布置可以是第一像素PX1、第二像素PX2和第三像素PX3的有机发光二极管OLED的相应的像素电极的布置。因为像素电极的发光区域决定像素的开口率，所以为了便于说明，这里将描述像素电极的布置以作为像素布置。换言之，像素的形状可以是有机发光二极管的形状。像素PX的有机发光二极管OLED可以直接布置在像素PX的像素电路PC上方以与像素电路PC重叠，或者可以布置为与另一相邻列或行中的像素PX的像素电路PC重叠。
与相邻于第二像素PX2的第一像素PX1和第三像素PX3相比，第二像素PX2可以具有小的面积。第二像素PX2彼此间隔开并且布置在虚设第一直线IL1上。每个第二像素PX2可以具有诸如多边形(诸如矩形或八边形)、圆形或椭圆形等形状。多边形的示例还可以包括顶点被倒圆的形状。
第三像素PX3在使第二像素PX2作为其中心的虚设矩形IS中定位在彼此相对的一对第一顶点P1处，并且第一像素PX1在虚设矩形IS中定位在彼此相对的一对第二顶点P2处。虚设矩形IS可以为正方形。
第一像素PX1与第二像素PX2和第三像素PX3间隔开，并且定位在与第一顶点P1相邻的第二顶点P2处。与其相邻的第二像素PX2相比，每个第一像素PX1可以具有大的面积。每个第一像素PX1可以具有诸如多边形(诸如矩形或八边形)、圆形或椭圆形等形状。多边形的示例还可以包括顶点被倒圆的形状。
第三像素PX3与第一像素PX1和第二像素PX2间隔开，并且定位在虚设矩形IS的第一顶点P1处。与其相邻的第二像素PX2相比，每个第三像素PX3可以具有大的面积。每个第三像素PX3可以与每个第一像素PX1具有不同的面积。例如，与第一像素PX1相比，第三像素PX3可以具有大的面积。根据另一实施例，每个第三像素PX3可以与每个第一像素PX1具有相同的面积。每个第三像素PX3可以具有诸如多边形(诸如矩形或八边形)、圆形或椭圆形等形状。多边形的示例还可以包括顶点被倒圆的形状。
多个第一像素PX1在虚设第二直线IL2上与多个第三像素PX3交替。因此，定位在第一顶点P1处的多个第三像素PX3和定位在第二顶点P2处的多个第一像素PX1围绕第二像素PX2。
多个像素以第一像素PX1、第二像素PX2、第三像素PX3和第二像素PX2的顺序在第一方向上重复地布置。在第二方向上，第一像素PX1和第三像素PX3在第一列上交替地重复，第二像素PX2在与第一列相邻的第二列上重复，第三像素PX3和第一像素PX1在与第二列相邻的第三列上以与在第一列上的顺序相反的顺序交替地重复，并且第二像素PX2在与第三列相邻的第四列上重复。
根据实施例，第一像素PX1可以是发射红光的红色像素R，第二像素PX2可以是发射蓝光的蓝色像素B，并且第三像素PX3可以是发射绿光的绿色像素G。根据另一实施例，第一像素PX1可以是红色像素R，第二像素PX2可以是绿色像素G，并且第三像素PX3可以是蓝色像素B。
下面描述的根据本公开的实施例的显示装置1可以包括至少一个屏蔽构件，所述至少一个屏蔽构件覆盖布置在位于有机发光二极管OLED下方的层中的像素电路PC的至少一个薄膜晶体管的至少一部分(具体地，半导体层的至少一部分)。屏蔽构件可以屏蔽薄膜晶体管免受外部入射光和/或其他相邻电信号的影响。
图7至图9是各自示出了根据本公开的实施例的屏蔽构件的平面图和截面图。
参照图7和图8，根据本公开的实施例的显示装置1可以包括布置在每一行上的第二屏蔽构件140。第二屏蔽构件140可以沿着第一像素电极PE1、第二像素电极PE2和第三像素电极PE3的相应边缘的相应部分在第一方向上延伸，以便不与第一像素电极PE1、第二像素电极PE2和第三像素电极PE3重叠，并且第二屏蔽构件140可以定位在每一行上方或下方。
在任意行中，第一像素区域PX1a、与第一像素区域PX1a相邻的第二像素区域PX2a、与第二像素区域PX2a相邻的第三像素区域PX3a和与第三像素区域PX3a相邻的第四像素区域PX4a(未示出)在第一方向上重复，并且第一像素PX1、第二像素PX2、第三像素PX3和第二像素PX2在第一像素区域PX1a至第四像素区域PX4a中重复。第一像素区域PX1a可以是其中布置有红色像素R的红色像素区域，第二像素区域PX2a和第四像素区域PX4a可以是其中布置有蓝色像素B或绿色像素G的蓝色像素区域或绿色像素区域，并且第三像素区域PX3a可以是其中布置有绿色像素G或蓝色像素B的绿色像素区域或蓝色像素区域。
图8示出了这样的示例，其中，在任意行中，第一像素PX1的第一像素电路布置在第一像素区域PX1a中，第二像素PX2的第二像素电路布置在第二像素区域PX2a中，并且第三像素PX3的第三像素电路布置在第三像素区域PX3a中。尽管在图8中未示出，但是第二像素PX2的第二像素电路可以布置在第四像素区域PX4a中。
第一像素PX1包括第一像素电路和电连接到第一像素电路的第一有机发光二极管。第二像素PX2包括第二像素电路和电连接到第二像素电路的第二有机发光二极管。第三像素PX3包括第三像素电路和电连接到第三像素电路的第三有机发光二极管。
第一像素PX1至第三像素PX3的第一像素电路至第三像素电路中的每一个连接到各自在第一方向上延伸的多条线以及各自在与第一方向相交的第二方向上延伸的多条线。第一扫描线GIL、第二扫描线GWL、第三扫描线GBL、初始化电压线VL和发光控制线EML中的每一条在第一方向上延伸。数据线DL和驱动电压线PL中的每一条在第二方向上延伸。
第一像素电路至第三像素电路中的每一者的第一晶体管T1至第七晶体管T7中的每一个可以被实现为包括半导体层和栅极电极的薄膜晶体管，半导体层包括源极区、漏极区以及位于源极区和漏极区之间的沟道区，栅极电极布置在与沟道区对应的位置处并且与半导体层绝缘。因为第一像素电路至第三像素电路彼此相同，所以现在将第一像素电路至第三像素电路描述为像素PX和像素电路。
参照图8以及图9，缓冲层11布置在基板100上方，并且第一晶体管T1至第七晶体管T7的相应的半导体层101布置在缓冲层11上方。可以省略缓冲层11。图9示出了第一晶体管T1的一部分和第三晶体管T3的一部分。
半导体层101可以包括例如多晶硅。第一晶体管T1至第七晶体管T7可以沿着半导体层101形成。第一晶体管T1至第七晶体管T7的相应的半导体层可以位于同一层上，可以彼此连接，并且可以以各种形状弯曲。第一晶体管T1至第七晶体管T7的相应的半导体层中的每一个包括未掺杂有杂质的沟道区以及各自掺杂有杂质的源极区和漏极区。杂质可以根据晶体管的类型而改变，并且可以为N型杂质或P型杂质。第一晶体管T1至第七晶体管T7的相应的半导体层分别由附图标记101_1至101_7指示，但是在图8中可以不由此指示。图5的每个晶体管的第一电极可以对应于源极区和漏极区中的一者，并且图5的每个晶体管的第二电极可以对应于另一者。为了便于说明，晶体管的第一电极和第二电极分别被描述为源极区S和漏极区D。
第一绝缘层12布置在半导体层101上方，并且第一晶体管T1至第七晶体管T7的栅极电极G1至G7布置在第一绝缘层12上方。第一扫描线GIL、第二扫描线GWL、第三扫描线GBL和发光控制线EML通过各自在第一方向上延伸而布置在同一层上，在该同一层上布置有第一晶体管T1的栅极电极G1至第七晶体管T7的栅极电极G7。
第一晶体管T1包括半导体层101_1和栅极电极G1，半导体层101_1包括源极区S1、漏极区D1以及位于源极区S1和漏极区D1之间的沟道区。根据平面图，第一晶体管T1的栅极电极G1与沟道区重叠。因为第一晶体管T1的半导体层101_1可以通过在源极区S1和漏极区D1之间具有曲线而形成长的沟道区，所以施加到栅极电极G1的栅极电压可以具有宽的驱动范围。第一晶体管T1的半导体层101_1可以具有诸如 “S”、“M”和“W”的各种形状中的任意形状。
第二晶体管T2包括半导体层101_2和栅极电极G2，半导体层101_2包括源极区S2、漏极区D2以及位于源极区S2和漏极区D2之间的沟道区。根据平面图，第二晶体管T2的栅极电极G2与沟道区重叠。第二晶体管T2的源极区S2经由第一绝缘层12、第二绝缘层13和第三绝缘层14的接触孔111电连接到数据线DL。第二晶体管T2的漏极区D2连接到第一晶体管T1的源极区S1。
第三晶体管T3包括半导体层101_3和栅极电极G3，半导体层101_3包括源极区S3、漏极区D3以及位于源极区S3和漏极区D3之间的沟道区。根据平面图，第三晶体管T3的栅极电极G3与沟道区重叠，并且由第二扫描线GWL的一部分形成。第三晶体管T3的源极区S3连接到第一晶体管T1的漏极区D1，并且漏极区D3通过连接电极103电连接到第一晶体管T1的栅极电极G1。连接电极103通过第一绝缘层12至第三绝缘层14的暴露第三晶体管T3的漏极区D3的接触孔112和第二绝缘层13和第三绝缘层14的暴露第一晶体管T1的栅极电极G1的接触孔113将第三晶体管T3的漏极区D3连接到第一晶体管T1的栅极电极G1。
第四晶体管T4包括半导体层101_4和栅极电极G4，半导体层101_4包括源极区S4、漏极区D4以及位于源极区S4和漏极区D4之间的沟道区。根据平面图，第四晶体管T4的栅极电极G4与沟道区重叠，并且由第一扫描线GIL的一部分形成。第四晶体管T4的源极区S4通过连接电极105电连接到初始化电压线VL，并且漏极区D4电连接到第三晶体管T3的漏极区D3和第一晶体管T1的栅极电极G1。连接电极105通过第一绝缘层12至第三绝缘层14的暴露第四晶体管T4的源极区S4的接触孔114和第三绝缘层14的暴露初始化电压线VL的接触孔115将第四晶体管T4的源极区S4连接到初始化电压线VL。初始化电压线VL布置在与其上布置有电容器Cst的第二电极Cst2的层相同的层上。
第五晶体管T5包括半导体层101_5和栅极电极G5，半导体层101_5包括源极区S5、漏极区D5以及位于源极区S5和漏极区D5之间的沟道区。根据平面图，第五晶体管T5的栅极电极G5与沟道区重叠，并且由发光控制线EML的一部分形成。第五晶体管T5的源极区S5通过第一绝缘层12至第三绝缘层14的暴露源极区S5的一部分的接触孔116电连接到驱动电压线PL，并且漏极区D5连接到第一晶体管T1的源极区S1。
第六晶体管T6包括半导体层101_6和栅极电极G6，半导体层101_6包括源极区S6、漏极区D6以及位于源极区S6和漏极区D6之间的沟道区。根据平面图，第六晶体管T6的栅极电极G6与沟道区重叠，并且由发光控制线EML的一部分形成。第六晶体管T6的源极区S6连接到第一晶体管T1的漏极区D1，并且漏极区D6电连接到有机发光二极管OLED的像素电极。第六晶体管T6的漏极区D6通过第一绝缘层12至第三绝缘层14的暴露漏极区D6的一部分的接触孔117电连接到位于第三绝缘层14上的连接电极107。像素电极通过经由第四绝缘层15和第五绝缘层16的过孔VIA电连接到连接电极107而连接到第六晶体管T6的漏极区D6，第四绝缘层15和第五绝缘层16的过孔VIA位于连接到第六晶体管T6的漏极区D6的连接电极107上方
第七晶体管T7包括半导体层101_7和栅极电极G7，半导体层101_7包括源极区S7、漏极区D7以及位于源极区S7和漏极区D7之间的沟道区。根据平面图，第七晶体管T7的栅极电极G7与沟道区重叠，并且由第三扫描线GBL的一部分形成。第七晶体管T7的漏极区D7连接到第四晶体管T4的源极区S4，并且源极区S7连接到第六晶体管T6的漏极区D6。
第二绝缘层13布置在第一晶体管T1的栅极电极G1至第七晶体管T7的栅极电极G7上方。电容器Cst的第二电极Cst2布置在第二绝缘层13上方。初始化电压线VL和第一屏蔽构件130布置在与其上布置有电容器Cst的第二电极Cst2的层相同的层上。第一屏蔽构件130和电容器Cst的第二电极Cst2可以包括相同的材料。第一屏蔽构件130可以包括阻挡光的金属，即，遮光金属。
作为电容器Cst的下部电极的第一电极Cst1是第一晶体管T1的栅极电极G1。换言之，电容器Cst的第一电极Cst1和第一晶体管T1的栅极电极G1可以被理解为彼此一体地形成。电容器Cst的第一电极Cst1以岛状形成，并且由与第一扫描线GIL、第二扫描线GWL、第三扫描线GBL和发光控制线EML相同的材料形成在与其上布置有第一扫描线GIL、第二扫描线GWL、第三扫描线GBL和发光控制线EML的层相同的层上。电容器Cst的第一电极Cst1可以具有诸如矩形的多边形形状，但是实施例不限于此。电容器Cst的第一电极Cst1可以具有各种其他形状中的任何形状。
作为电容器Cst的上电极的第二电极Cst2连接到在第一方向上的相邻像素的第二电极Cst2，即，在同一行上的像素的第二电极Cst2。根据平面图和截面图，电容器Cst的第二电极Cst2与第一电极Cst1重叠，以覆盖整个第一电极Cst1并且与第一晶体管T1垂直地重叠。位于电容器Cst的第一电极Cst1和第二电极Cst2之间的第二绝缘层13用作介电层。电容器Cst的第二电极Cst2在与暴露第一电极Cst1的一部分的接触孔113对应的位置处包括开口109。
第三绝缘层14布置在电容器Cst的第二电极Cst2上方。数据线DL和驱动电压线PL布置在第三绝缘层14上，并且可以各自在第二方向上延伸。驱动电压线PL与电容器Cst的第二电极Cst2部分地重叠。
电容器Cst的第二电极Cst2通过第三绝缘层14的暴露第二电极Cst2的一部分的接触孔118电连接到驱动电压线PL。因此，驱动电压线PL用作在第二方向上延伸的电力线，并且电容器Cst的第二电极Cst2用作在第一方向上延伸的电力线，并且因此，驱动电压线PL可以整个地具有网格结构。驱动电压线PL电连接到第五晶体管T5的源极区S5。
第一屏蔽构件130可以通过第三绝缘层14的暴露第一屏蔽构件130的一部分的接触孔119电连接到驱动电压线PL。第一屏蔽构件130在第一方向上与第二晶体管T2至少部分地重叠。第一屏蔽构件130可以是与数据线DL的一部分以及第二晶体管T2的源极区和漏极区中的至少一者重叠的电极图案。第一屏蔽构件130可以布置在第二晶体管T2和数据线DL之间的层上。对于每个像素PX，可以独立地包括第一屏蔽构件130。第一屏蔽构件130可以屏蔽第二晶体管T2免受外部入射光和/或其他相邻电信号的影响。换言之，第一屏蔽构件130可以改善像素电路的操作特性。
根据上述实施例，第一屏蔽构件130连接到驱动电压线PL。然而，本公开的实施例不限于此。第一屏蔽构件130可以连接到初始化电压线VL，并且可以接收作为恒定电压的初始化电压Vint。可替代地，第一屏蔽构件130可以接收作为恒定电压的第二电源电压ELVSS。可替代地，第一屏蔽构件130可以不接收电压并且可以浮置。
连接电极103、105和107布置在与其上布置有数据线DL和驱动电压线PL的层相同的层上。连接电极103、105和107填充形成在第一绝缘层12至第三绝缘层14中的至少一者中的接触孔112至115和接触孔117，并且接触位于连接电极103、105和107下方的电极层。
第四绝缘层15布置在第一像素电路至第三像素电路上方。
第二屏蔽构件140可以布置在第四绝缘层15上方。根据第一像素电极PE1至第三像素电极PE3的布局，第二屏蔽构件140可以具有在第二方向上延伸的直线形状或之字形状。第二屏蔽构件140可以包括与被包括在数据线DL和驱动电压线PL中的材料相同的材料。第二屏蔽构件140可以包括阻挡光的金属，即，遮光金属。例如，第二屏蔽构件140可以包括钼(Mo)、铝(Al)、铜(Cu)和/或钛(Ti)，并且可以具有包括上述材料的多层或单层结构。根据实施例，第二屏蔽构件140可以被形成为Ti/Al/Ti的多层。
第二屏蔽构件140与在第一方向上的第一像素电路至第三像素电路中的至少一者的第三晶体管T3至少部分地重叠。第二屏蔽构件140可以与第三晶体管T3的源极区和漏极区中的至少一者重叠。根据图8的实施例，第二屏蔽构件140与第二像素PX2的第三晶体管T3的源极区和漏极区中的至少一者重叠。
第二屏蔽构件140可以彼此间隔开，并且对于每一行，可以独立地包括第二屏蔽构件140。第二屏蔽构件140可以浮置，或者可以电连接到恒定电压线并且接收恒定电压。恒定电压可以为初始化电压Vint、第一电源电压ELVDD和第二电源电压ELVSS之一。第二屏蔽构件140可以屏蔽第三晶体管T3免受外部入射光和/或其他相邻电信号的影响。换言之，第二屏蔽构件140可以改善像素电路的操作特性。
尽管在附图中未示出，但是连接到有机发光二极管OLED的像素电极和第六晶体管T6的漏极区D6的连接电极可以进一步布置在与其上布置有第二屏蔽构件140的层相同的层上。
第五绝缘层16可以布置在第二屏蔽构件140上方。
分别电连接到第一像素电路至第三像素电路的第一像素电极PE1至第三像素电极PE3布置在第五绝缘层16上方。
连接到第一像素PX1的第一像素电路的第一像素电极PE1布置在第一像素电路上方。连接到第二像素PX2的第二像素电路的第二像素电极PE2布置在第二像素电路上方。连接到第三像素PX3的第三像素电路的第三像素电极PE3布置在第三像素电路上方。
第一像素电极PE1可以与第一像素电极PE1所连接到的第一像素电路和位于同一列处且位于相邻行处的第三像素PX3的第三像素电路至少部分地重叠。第三像素电极PE3可以与第三像素电极PE3所连接到的第三像素电路和位于同一列处并且位于相邻行处的第一像素PX1的第一像素电路至少部分地重叠。第二像素电极PE2的至少一部分可以与第二像素电极PE2所连接到的第二像素电路重叠。
根据平面图，第一像素电极PE1和第二像素电极PE2可以布置为在对角线方向上彼此相邻。根据平面图，第三像素电极PE3和第二像素电极PE2可以布置为在对角线方向上彼此相邻。
第一像素电极PE1、第二像素电极PE2、第三像素电极PE3和第二像素电极PE2在第一方向上重复。第一像素电极PE1和第三像素电极PE3在第一列上在第二方向上重复。第二像素电极PE2在与第一列相邻的第二列上在第二方向上重复。第三像素电极PE3和第一像素电极PE1在与第二列相邻的第三列上在第二方向上重复。第二像素电极PE2在与第三列相邻的第四列上在第二方向上重复。
第一像素电极PE1通过第四绝缘层15和第五绝缘层16的第一过孔VIA1接触连接电极107。因此，第一像素电极PE1通过第一过孔VIA1电连接到第一像素PX1的第六晶体管T6的漏极区D6。第一像素电极PE1可以与在第二方向上位于相邻行上的第三像素PX3的第三晶体管T3的半导体层101_3的至少一部分重叠，例如，可以与半导体层101_3的源极区和漏极区中的至少一者重叠。
第二像素电极PE2通过第四绝缘层15和第五绝缘层16的第二过孔VIA2接触连接电极107。因此，第二像素电极PE2通过第二过孔VIA2电连接到第二像素PX2的第六晶体管T6的漏极区D6。
第三像素电极PE3通过第四绝缘层15和第五绝缘层16的第三过孔VIA3接触连接电极107。因此，第三像素电极PE3电连接到第三像素PX3的第六晶体管T6的漏极区D6。第三像素电极PE3可以与在第二方向上位于相邻行上的第一像素PX1的第三晶体管T3的半导体层101_3的至少一部分重叠，例如，可以与半导体层101_3的源极区和漏极区中的至少一者重叠。
第一像素电极PE1可以包括第一区域123a和从第一区域123a延伸的第二区域125a。第一发射层121a可以布置在第一区域123a上方。第二区域125a可以覆盖第一过孔VIA1。第一区域123a的边缘可以被第六绝缘层17覆盖。第二区域125a被第六绝缘层17覆盖。第一过孔VIA1可以形成在第一像素电路与第一像素电极PE1之间的至少一个绝缘层中，并且第一像素电极PE1可以通过经由第一过孔VIA1接触第一像素电路的一个电极(例如，图8的第六晶体管T6的漏极区D6)而电连接到第一像素电路。
第二像素电极PE2可以包括第一区域123b和从第一区域123b延伸的第二区域125b。第二发射层121b可以布置在第一区域123b上方。第二区域125b可以覆盖第二过孔VIA2。第一区域123b的边缘可以被第六绝缘层17覆盖。第二区域125b被第六绝缘层17覆盖。第二过孔VIA2可以形成在第二像素电路与第二像素电极PE2之间的至少一个绝缘层中，并且第二像素电极PE2可以通过经由第二过孔VIA2接触第二像素电路的一个电极(例如，图8的第六晶体管T6的漏极区D6)而电连接到第二像素电路。
第三像素电极PE3可以包括第一区域123c和从第一区域123c延伸的第二区域125c。第三发射层121c可以布置在第一区域123c上方。第二区域125c可以覆盖第三过孔VIA3。第一区域123c的边缘可以被第六绝缘层17覆盖。第二区域125c被第六绝缘层17覆盖。第三过孔VIA3可以形成在第三像素电路与第三像素电极PE3之间的至少一个绝缘层中，并且第三像素电极PE3可以通过经由第三过孔VIA3接触第三像素电路的一个电极(例如，图8的第六晶体管T6的漏极区D6)而电连接到第三像素电路。
第一过孔VIA1、第二过孔VIA2和第三过孔VIA3可以沿着虚设第三直线IL3布置。
在图7至图9的实施例中，第一像素PX1的第三晶体管T3的半导体层的至少一部分可以被位于与第一像素PX1的行相邻的行上的第三像素PX3的第三像素电极PE3屏蔽。第三像素PX3的第三晶体管T3的半导体层的至少一部分可以被位于与第三像素PX3的行相邻的行上的第一像素PX1的第一像素电极PE1屏蔽。第二像素PX2的第三晶体管T3的半导体层的至少一部分可以被第二屏蔽构件140屏蔽。
位于任意行上的第一像素PX1的第一像素电极PE1的第一区域123a可以与位于在第二方向上与该任意行相邻的邻近行上的第三像素PX3的第三晶体管T3的源极区和漏极区中的至少一者重叠。第三像素PX3的第三像素电极PE3的第一区域123c可以与位于在第二方向上与第三像素PX3的行相邻的邻近行上的第一像素PX1的第三晶体管T3的源极区和漏极区中的至少一者重叠。第二屏蔽构件140可以与第二像素PX2的第三晶体管T3的源极区和漏极区中的至少一者重叠。
第一屏蔽构件130可以与第一像素PX1至第三像素PX3中的每一者的第二晶体管T2的半导体层的一部分重叠，即，可以与半导体层的源极区和漏极区中的至少一者重叠。
图10至图12是各自示出了根据本公开的另一实施例的屏蔽构件的平面图和截面图。
图10至图12的实施例与图7至图9的实施例在像素电极PE和第二屏蔽构件140的布置方面不同，并且在其他元件方面相同。省略了与图7至图9的实施例的组件相同的图10至图12的实施例的组件的描述，并且现在将主要描述这两个实施例之间的区别。
参照图10和图11，根据本公开的实施例的显示装置1可以包括布置在每一行上的第二屏蔽构件140。第二屏蔽构件140可以沿着第一像素电极PE1、第二像素电极PE2和第三像素电极PE3的相应边缘的相应部分在第一方向上延伸，以便不与第一像素电极PE1、第二像素电极PE2和第三像素电极PE3重叠，并且可以定位在每一行上方或下方。
在每一行中，在第一方向上，第一像素PX1的第一像素电路布置在第一像素区域PX1a中，第二像素PX2的第二像素电路布置在与第一像素区域PX1a相邻的第二像素区域PX2a中，并且第三像素PX3的第三像素电路布置在与第二像素区域PX2a相邻的第三像素区域PX3a中。尽管在附图中未示出，但是第二像素PX2的第二像素电路可以布置在与第三像素区域PX3a相邻的第四像素区域PX4a中。
第一像素电极PE1的至少一部分可以与第一像素电极PE1所连接到的第一像素电路重叠。第二像素电极PE2的至少一部分可以与第二像素电极PE2所连接到的第二像素电路重叠。第三像素电极PE3的至少一部分可以与第三像素电极PE3所连接到的第三像素电路重叠。
第四绝缘层15可以布置在第一像素电路至第三像素电路上方，并且第二屏蔽构件140可以布置在第四绝缘层15上方。根据第一像素电极PE1至第三像素电极PE3的布置，第二屏蔽构件140可以具有直线形状或之字形状。根据图11的实施例，第二屏蔽构件140与第二像素PX2的第三晶体管T3的源极区和漏极区中的至少一者重叠。第二屏蔽构件140可以彼此间隔开，并且对于每一行，可以独立地包括第二屏蔽构件140。第二屏蔽构件140可以浮置，或者可以电连接到恒定电压线并接收恒定电压。恒定电压可以是初始化电压Vint、第一电源电压ELVDD和第二电源电压ELVSS之一。
第五绝缘层16可以布置在第二屏蔽构件140上方，并且分别电连接到第一像素电路至第三像素电路的第一像素电极PE1至第三像素电极PE3可以布置在第五绝缘层16上方。
第一像素电极PE1可以与第一像素电极PE1所连接到的第一像素电路的第三晶体管T3的半导体层101_3的至少一部分重叠，例如，可以与半导体层101_3的源极区和漏极区中的至少一者重叠。第一像素电极PE1可以包括第一区域123a和从第一区域123a延伸的第二区域125a。
第二像素电极PE2可以包括第一区域123b和从第一区域123b延伸的第二区域125b。
第三像素电极PE3可以与第三像素电极PE3所连接到的第三像素电路的第三晶体管T3的半导体层101_3的至少一部分重叠，例如，可以与半导体层101_3的源极区和漏极区中的至少一者重叠。第三像素电极PE3可以包括第一区域123c和从第一区域123c延伸的第二区域125c。
第一过孔VIA1、第二过孔VIA2和第三过孔VIA3可以沿着虚设第四直线IL4布置。
根据图10至图12的实施例，第一像素PX1的第三晶体管T3的半导体层的至少一部分可以被第一像素PX1的第一像素电极PE1屏蔽。第三像素PX3的第三晶体管T3的半导体层的至少一部分可以被第三像素PX3的第三像素电极PE3屏蔽。第二像素PX2的第三晶体管T3的半导体层的至少一部分可以被第二屏蔽构件140屏蔽。
在任意行上，第一像素PX1的第一像素电极PE1的第一区域123a可以与第一像素电极PE1所连接到的第一像素电路的第三晶体管T3的源极区和漏极区中的至少一者重叠。第三像素PX3的第三像素电极PE3的第一区域123c可以与第三像素电极PE3所连接到的第三像素电路的第三晶体管T3的源极区和漏极区中的至少一者重叠。第二屏蔽构件140可以与第二像素PX2的第三晶体管T3的源极区和漏极区中的至少一者重叠。
第一屏蔽构件130可以与第一像素PX1至第三像素PX3中的每一者的第二晶体管T2的半导体层的一部分重叠，即，可以与半导体层的源极区和漏极区中的至少一者重叠。
图13至图15是示出了根据本公开的另一实施例的第二屏蔽构件的示例的视图。为了便于说明，图13至图15仅示出了第二屏蔽构件140，并且省略了除第二屏蔽构件140之外的像素电路和像素电极。
参照图13，第二屏蔽构件140可以布置在每一行上，以与第二像素PX2的相应的第三晶体管T3的半导体层重叠，并且位于各行上的第二屏蔽构件140可以通过公共屏蔽线GSHL彼此连接。公共屏蔽线GSHL可以包括将第二屏蔽构件140的相应的一端彼此连接的第一公共屏蔽线GSHL1和将第二屏蔽构件140的相应的另一端彼此连接的第二公共屏蔽线GSHL2。公共屏蔽线GSHL可以与第二屏蔽构件140一体地形成，或者可以与第二屏蔽构件140设置在单独的层上并且可以连接到第二屏蔽构件140。第二屏蔽构件140和公共屏蔽线GSHL可以布置在显示区域DA内。
根据实施例，第二屏蔽构件140和公共屏蔽线GSHL可以处于浮置状态。根据另一实施例，第二屏蔽构件140和公共屏蔽线GSHL可以接收初始化电压Vint或第二电源电压ELVSS。通过将位于各行上的第二屏蔽构件140连接到公共屏蔽线GSHL，即使当第二屏蔽构件140之一与其邻近线短路时，也可以去除第二屏蔽构件140之间的电位差，从而引起各条线之间的耦合差异的减小。
参照图14和图15，位于每一行上的第二屏蔽构件140的一端可以连接到布置在非显示区域NDA中的第二电源电压线150。第二屏蔽构件140的另一端可以如图14中所示地浮置，或者可以如图15中所示地连接到公共屏蔽线GSHL。
第二屏蔽构件140可以从第二电源电压线150接收第二电源电压ELVSS。第二电源电压线150可以电连接到有机发光二极管的对电极。第二电源电压线150可以包括与位于显示区域DA中的电容器Cst的第一电极Cst1、电容器Cst的第二电极Cst2和数据线DL中的一者相同的材料，并且可以布置在与其上布置有电容器Cst的第一电极Cst1、电容器Cst的第二电极Cst2和数据线DL的层相同的层上。
与第二屏蔽构件140一体地形成的公共屏蔽线GSHL可以布置在与其上布置有第二屏蔽构件140的层相同的层上，或者可以与第二屏蔽构件140布置在不同的层上并且可以电连接到第二屏蔽构件140。
在图14和图15的实施例中，第二屏蔽构件140和第二电源电压线150连接所在的连接区域CA可以定位在显示区域DA和非显示区域NDA之间的边界处。从第二屏蔽构件140的相应的一端延伸的电极、或从第二电源电压线150突出的电极、或布置在与其上布置有第二屏蔽构件140和第二电源电压线150的层不同的层上并且电连接到第二屏蔽构件140和第二电源电压线150的电极可以布置在连接区域CA中。
图16和图17是各自示出了根据本公开的另一实施例的屏蔽构件的平面图。
参照图16和图17，根据本公开的实施例的显示装置1可以包括像素电极PE的一部分以作为屏蔽构件。因为图16和图17的实施例中的第一像素PX1至第三像素PX3的第一像素电路至第三像素电路的布置与图8和图9的实施例中的第一像素PX1至第三像素PX3的第一像素电路至第三像素电路的布置相同，所以这里将不重复与图7至图9的实施例中的元件相同的图16和图17的实施例中的元件，并且主要描述这两个实施例之间的区别。
参照图16和图17，在每一行中，第一像素PX1的第一像素电路布置在基板100的第一像素区域PX1a中，第二像素PX2的第二像素电路布置在基板100的与第一像素区域PX1a相邻的第二像素区域PX2a中，并且第三像素PX3的第三像素电路布置在基板100的与第二像素区域PX2a相邻的第三像素区域PX3a中。尽管在图16和图17中未示出，但是第二像素PX2的第二像素电路可以布置在与第三像素区域PX3a相邻的第四像素区域PX4a中。
第四绝缘层15和第五绝缘层16布置在第一像素电路至第三像素电路上方。分别电连接到第一像素电路至第三像素电路的第一像素电极PE1至第三像素电极PE3可以布置在第五绝缘层16上方。在这种情况下，可以不形成图7至图9的第二屏蔽构件140，并且因此，可以省略第五绝缘层16。
在任意行中，第一像素电极PE1可以与第一像素电极PE1所连接到的第一像素电路、位于同一列和在第二方向上的相邻行处的第三像素PX3的第三像素电路和位于相邻列和在第二方向上的相邻行处的第二像素PX2的第二像素电路至少部分地重叠。第三像素电极PE3可以与第三像素电极PE3所连接到的第三像素电路、位于同一列和在第二方向上的相邻行处的第一像素PX1的第一像素电路和位于相邻列和在第二方向上的相邻行处的第二像素PX2的第二像素电路至少部分地重叠。第二像素电极PE2可以与第二像素电极PE2所连接到的第二像素电路和位于相邻列上的第一像素PX1的第一像素电路或第三像素PX3的第三像素电路至少部分地重叠。
第一像素电极PE1可以包括其中布置有第一发射层121a的第一区域123a和从第一区域123a延伸并对应于第一过孔VIA1的第二区域125a。第一像素电极PE1的第一区域123a可以与位于同一列和相邻行处的第三像素PX3的第三晶体管T3的源极区和漏极区中的至少一者重叠。第一像素电极PE1的第一区域123a可以与位于相邻列和与第一像素电极PE1的行相邻的相邻行上的第二像素PX2的第三晶体管T3的源极区和漏极区中的至少一者重叠。第一像素电极PE1的第一区域123a可以包括第一突起127a和第二突起129a，以与相邻像素的第三晶体管T3的源极区和漏极区中的至少一者重叠。
第二像素电极PE2可以包括其中布置有第二发射层121b的第一区域123b和从第一区域123b延伸并对应于第二过孔VIA2的第二区域125b。
第三像素电极PE3可以包括其中布置有第三发射层121c的第一区域123c和从第一区域123c延伸并对应于第三过孔VIA3的第二区域125c。第三像素电极PE3的第一区域123c可以与位于同一列和相邻行处的第一像素PX1的第三晶体管T3的源极区和漏极区中的至少一者重叠。第三像素电极PE3的第一区域123c可以与位于相邻列和相邻行处的第二像素PX2的第三晶体管T3的源极区和漏极区中的至少一者重叠。第三像素电极PE3的第一区域123c可以包括第一突起127c和第二突起129c，以与相邻像素的第三晶体管T3的源极区和漏极区中的至少一者重叠。
第一过孔VIA1、第二过孔VIA2和第三过孔VIA3可以沿着虚设第五直线IL5布置。
根据图16和图17的实施例，第一像素PX1至第三像素PX3中的每一者的第三晶体管T3的半导体层的至少一部分可以被位于与前面的第一像素PX1至第三像素PX3中的每一者的行相邻的行上的第一像素PX1或第三像素PX3的第一像素电极PE1或第三像素电极PE3屏蔽。
位于任意行上的第一像素PX1的第一像素电极PE1的第一区域123a可以与位于在第二方向上与该任意行相邻的邻近行上的第三像素PX3的第三晶体管T3的源极区和漏极区中的至少一者重叠。第一像素PX1的第一像素电极PE1的第一区域123a还可以与分别在第二方向和第一方向上位于相邻行和相邻列上的第二像素PX2的第三晶体管T3的源极区和漏极区中的至少一者重叠。
位于任意行上的第三像素PX3的第三像素电极PE3的第一区域123c可以与在第二方向上位于相邻行上的第一像素PX1的第三晶体管T3的源极区和漏极区中的至少一者重叠。第三像素PX3的第三像素电极PE3的第一区域123c还可以与分别在第二方向和第一方向上位于相邻行和相邻列上的第二像素PX2的第三晶体管T3的源极区和漏极区中的至少一者重叠。
第一屏蔽构件130可以与第一像素PX1至第三像素PX3中的每一者的第二晶体管T2的半导体层的一部分重叠，即，可以与半导体层的源极区和漏极区中的至少一者重叠。
图18和图19是各自示出了根据本公开的另一实施例的屏蔽构件的平面图。
参照图18和图19，根据本公开的实施例的显示装置1可以包括像素电极PE的一部分以作为屏蔽构件。因为图18和图19的实施例中的第一像素PX1至第三像素PX3的第一像素电路至第三像素电路与图8和图9的实施例中的第一像素PX1至第三像素PX3的第一像素电路至第三像素电路相同，所以这里将不重复与图7至图9的实施例中的元件相同的图18和图19的实施例中的元件，并且主要描述这两个实施例之间的区别。
参照图18和图19，在每一行中，第一像素PX1的第一像素电路布置在基板100的第一像素区域PX1a中，第二像素PX2的第二像素电路布置在基板100的与第一像素区域PX1a相邻的第二像素区域PX2a中，并且第三像素PX3的第三像素电路布置在基板100的与第二像素区域PX2a相邻的第三像素区域PX3a中。尽管在图18和图19中未示出，但是第二像素PX2的第二像素电路可以布置在与第三像素区域PX3a相邻的第四像素区域PX4a中。
第四绝缘层15和第五绝缘层16布置在第一像素电路至第三像素电路上方。分别电连接到第一像素电路至第三像素电路的第一像素电极PE1至第三像素电极PE3可以布置在第五绝缘层16上方。在这种情况下，可以不形成图7至图9的第二屏蔽构件140，并且因此，可以省略第五绝缘层16。
在任意行上，第一像素电极PE1可以与第一像素电极PE1所连接到的第一像素电路和在第一方向上位于相邻列上的第二像素PX2的第二像素电路至少部分地重叠。第三像素电极PE3可以与第三像素电极PE3所连接到的第三像素电路和在第一方向上位于相邻列上的第二像素PX2的第二像素电路至少部分地重叠。第二像素电极PE2可以与第二像素电极PE2所连接到的第二像素电路至少部分地重叠。
第一像素电极PE1可以包括其中布置有第一发射层121a的第一区域123a和从第一区域123a延伸并对应于第一过孔VIA1的第二区域125a。第一像素电极PE1的第一区域123a可以与第一像素电极PE1所连接到的第一像素电路的第三晶体管T3的源极区和漏极区中的至少一者重叠。第一像素电极PE1的第一区域123a还可以与位于相邻列上的第二像素PX2的第三晶体管T3的源极区和漏极区中的至少一者重叠。第一像素电极PE1的第一区域123a可以包括突起128a，以与相邻像素的第三晶体管T3的源极区和漏极区中的至少一者重叠。
第二像素电极PE2可以包括其中布置有第二发射层121b的第一区域123b和从第一区域123b延伸并对应于第二过孔VIA2的第二区域125b。
第三像素电极PE3可以包括其中布置有第三发射层121c的第一区域123c和从第一区域123c延伸并对应于第三过孔VIA3的第二区域125c。第三像素电极PE3的第一区域123c可以与第三像素电极PE3所连接到的第三像素电路的第三晶体管T3的源极区和漏极区中的至少一者重叠。第三像素电极PE3的第一区域123c还可以与位于相邻列上的第二像素PX2的第三晶体管T3的源极区和漏极区中的至少一者重叠。第三像素电极PE3的第一区域123c可以包括突起128c，以与相邻像素的第三晶体管T3的源极区和漏极区中的至少一者重叠。
第一过孔VIA1、第二过孔VIA2和第三过孔VIA3可以沿着虚设第六直线IL6布置。
根据图18和图19的实施例，第一像素PX1的第三晶体管T3的半导体层的至少一部分可以被第一像素PX1的第一像素电极PE1屏蔽。第三像素PX3的第三晶体管T3的半导体层的至少一部分可以被第三像素PX3的第三像素电极PE3屏蔽。第二像素PX2的第三晶体管T3的半导体层的至少一部分可以被位于相邻列上的第一像素PX1或第三像素PX3的第一像素电极PE1或第三像素电极PE3屏蔽。
在任意行上，第一像素PX1的第一像素电极PE1的第一区域123a可以与第一像素PX1的第三晶体管T3的源极区和漏极区中的至少一者重叠。第一像素PX1的第一像素电极PE1的第一区域123a还可以与在第一方向上与第一像素PX1相邻的第二像素PX2的第三晶体管T3的源极区和漏极区中的至少一者重叠。
在任意行上，第三像素PX3的第三像素电极PE3的第一区域123c可以与第三像素PX3的第三晶体管T3的源极区和漏极区中的至少一者重叠。第三像素PX3的第三像素电极PE3的第一区域123c还可以与在第一方向上与第三像素PX3相邻的第二像素PX2的第三晶体管T3的源极区和漏极区中的至少一者重叠。
第一屏蔽构件130可以与第一像素PX1至第三像素PX3中的每一者的第二晶体管T2的半导体层的一部分重叠，即，可以与半导体层的源极区和漏极区中的至少一者重叠。
图20是根据本公开的另一实施例的显示装置的示意性透视图。
参照图20，除了图1的显示装置1之外，根据本公开的实施例的显示装置2还可以包括开口区域OA。
开口区域OA可以至少部分地被显示区域DA围绕。根据实施例，图20示出了完全被显示区域DA围绕的开口区域OA。非显示区域NDA可以包括围绕开口区域OA的第一非显示区域NDA1和围绕显示区域DA的第二非显示区域NDA2。第一非显示区域NDA1可以完全围绕开口区域OA，显示区域DA可以完全围绕第一非显示区域NDA1，并且第二非显示区域NDA2可以完全围绕显示区域DA。
尽管在图20中，开口区域OA布置在显示区域DA的左上侧，但是本公开的实施例不限于此。根据另一实施例，开口区域OA的数目及其位置可以改变。
图21是显示装置2的示意性截面图，并且可以对应于沿着图20的线II-II'截取的截面。
尽管图1仅示出了显示装置1的显示面板，但是图21示出了图20的显示装置2的显示面板10，并且还示出了布置在显示面板10上的输入感测层40、光学功能层50和窗口60。输入感测层40、光学功能层50和窗口60可以等同地适用于图1的显示装置1。
显示面板10包括布置在显示区域DA中的像素。参照图3和图4，每个像素包括电连接到扫描线SL和数据线DL的像素电路PC以及电连接到像素电路PC的显示元件ED。像素电路PC可以包括薄膜晶体管和电容器，并且显示元件ED可以包括有机发光二极管、无机发光二极管或量子点发光二极管。显示元件ED可以布置在位于像素电路PC上方的层上，并且多个绝缘层可以布置在像素电路PC和显示元件ED之间。
输入感测层40获取与外部输入(例如，触摸事件)对应的坐标信息。输入感测层40可以包括感测电极(或触摸电极)和连接到感测电极的迹线。输入感测层40可以布置在显示面板10上方。输入感测层40可以根据互电容方法和/或自电容方法感测外部输入。
输入感测层40可以直接形成在显示面板10上，或者可以单独地形成，并且然后通过使用诸如OCA的粘合层结合到显示面板10。例如，输入感测层40可以在形成显示面板10之后立即形成。在这种情况下，可以不在输入感测层40和显示面板10之间提供粘合层。图21示出了输入感测层40位于显示面板10和光学功能层50之间。然而，根据另一实施例，输入感测层40可以布置在光学功能层50上方。
光学功能层50可以包括防反射层。防反射层可以减小从外部源通过窗口60朝向显示面板10入射的光(外部光)的反射率。防反射层可以包括相位延迟器和偏振器。相位延迟器可以为膜型或液体涂覆型，并且可以包括λ/2相位延迟器和/或λ/4相位延迟器。偏振器也可以为膜型或液体涂覆型。膜型可以包括可拉伸合成树脂膜，并且液体涂覆型可以包括以特定排列而布置的液晶。相位延迟器和偏振器还可以分别包括保护膜。相位延迟器和偏振器或其保护膜可以被定义为防反射层的基体层。
根据另一实施例，防反射层可以包括黑矩阵和滤色器。可以通过考虑由显示面板10的像素发射的光的颜色来布置滤色器。根据另一实施例，防反射层可以包括相消干涉结构。相消干涉结构可以包括布置在不同的层上的第一反射层和第二反射层。分别由第一反射层和第二反射层反射的第一反射光和第二反射光可以彼此相消地干涉，并且因此可以减小外部光的反射。
光学功能层50可以包括透镜层。透镜层可以改善发射效率或者减小从显示面板10发射的光的颜色偏差。透镜层可以包括具有凹透镜或凸透镜形状的层，和/或可以包括分别具有不同的折射率的多个层。光学功能层50可以包括防反射层和透镜层两者，或者包括防反射层和透镜层之一。
显示面板10、输入感测层40和光学功能层50中的每一个可以包括开口。在图21中示出了显示面板10、输入感测层40和光学功能层50分别包括第一开口10H、第二开口40H和第三开口50H并且第一开口10H、第二开口40H和第三开口50H彼此重叠。第一开口10H、第二开口40H和第三开口50H定位为对应于开口区域OA。根据另一实施例，显示面板10、输入感测层40和/或光学功能层50中的至少一者可以不包括开口。例如，从显示面板10、输入感测层40和光学功能层50中选择的一者或两者可以不包括开口。在下文中，开口区域OA可以指示分别被包括在显示面板10、输入感测层40和光学功能层50中的第一开口10H、第二开口40H和第三开口50H中的至少一者。例如，这里使用的开口区域OA可以指示显示面板10的第一开口10H。
组件20可以对应于开口区域OA。组件20可以定位在如由图21的实线指示的第一开口10H、第二开口40H和第三开口50H内，或者可以定位在如由图21的虚线指示的显示面板10下方。
组件20可以包括电子元件。例如，组件20可以是使用光或声音的电子元件。例如，电子元件可以包括接收和使用光的传感器(例如，红外传感器)、接收光并拍摄图像的相机、输出并感测光或声音以测量距离或识别指纹等的传感器、输出光的小型灯或输出声音的扬声器。使用光的电子元件可以使用各种波长带内的光，诸如可见光、红外光和紫外光。根据一些实施例，开口区域OA可以被理解为透射区域，该透射区域能够透射从组件20输出到外部或从外部朝向组件20行进的光和/或声音。
根据另一实施例，当使用显示装置2作为智能手表或汽车的仪表板时，组件20可以是包括时钟的指针或指示预定信息(例如，车辆的速度)的指针的构件。当显示装置2包括时钟的指针或汽车的仪表板时，组件20可以通过窗口60暴露于外部，并且窗口60可以包括与开口区域OA对应的开口。
如上所述，组件20可以包括与显示面板10的功能相关的元件，或者可以包括提高显示面板10的美感的诸如附属品的元件。尽管在图21中未示出，但是包括光学透明粘合剂等的层可以定位在窗口60和光学功能层50之间。
图22a至图22c是根据实施例的显示面板的示意性截面图。
参照图22a至图22c，显示面板10包括布置在基板100上的显示元件层200。基板100可以包括玻璃材料，或者可以包括聚合物树脂。例如，基板100可以包括主要包含SiO2的玻璃材料或者诸如增强塑料的树脂。
显示元件层200可以被作为封装构件300的面对基板100的封装基板340覆盖。密封材料350布置在基板100和封装基板340之间。密封材料350围绕基板100和封装基板340之间的显示元件层200。例如，密封材料350可以在第一非显示区域NDA1中围绕显示元件层200的第一边缘(内边缘)，并且可以在第二非显示区域NDA2中围绕显示元件层200的第二边缘(外边缘)。当在垂直于主表面的方向上观看时，开口区域OA可以完全被密封材料350围绕，并且显示元件层200的第二边缘也可以被密封材料350完全围绕。
显示面板10可以包括与开口区域OA对应的第一开口10H。在图22a中示出了基板100和封装基板340分别包括与开口区域OA对应的通孔100H和340H。显示元件层200可以包括与开口区域OA对应的通孔。
根据另一实施例，如图22b中所示，封装基板340可以包括与开口区域OA对应的通孔340H，但是基板100可以不包括通孔。显示元件层200可以包括与开口区域OA对应的通孔。根据另一实施例，如图22c中所示，基板100和封装基板340中的每一个可以不包括与开口区域OA对应的通孔。显示元件层200可以包括与开口区域OA对应的通孔。根据另一实施例，可以省略布置在第一非显示区域NDA1中的图22c的显示面板10的密封材料350。另外，显示元件层200可以不包括与开口区域OA对应的通孔。因为图21的不需要相对高的透射率的组件20可以布置在开口区域OA中，所以开口区域OA可以用作透射由组件20使用的光的透射区域。即使当显示元件层200不包括与开口区域OA对应的通孔时，显示元件层200的与开口区域OA对应的部分也可以通过不包括构成图3的像素电路PC的元件(例如，晶体管、存储电容器、布线等)来透射光。
图23a至图23c是根据本公开的另一实施例的显示面板10'的示意性截面图。
参照图23a，显示元件层200可以布置在基板100上，并且显示元件层200可以被作为封装构件300'的薄膜封装层覆盖。作为薄膜封装层的封装构件300'可以包括至少一个无机封装层和至少一个有机封装层。图23a示出了第一无机封装层310'和第二无机封装层330'以及位于第一无机封装层310'和第二无机封装层330'之间的有机封装层320'。
第一无机封装层310'和第二无机封装层330'可以包括至少一种无机绝缘材料，诸如氧化铝、氧化钛、氧化钽、氧化铪、氧化锌、氧化硅、氮化硅和/或氮氧化硅等。有机封装层320'可以包括聚合物类材料。聚合物类材料的示例可以包括丙烯酸树脂、环氧类树脂、聚酰亚胺和聚乙烯。
基板100可以包括聚合物树脂，并且可以为多层。例如，基板100可以包括顺序地堆叠的第一基体层101、第一阻挡层102、第二基体层103和第二阻挡层104。
第一基体层101和第二基体层103中的每一个可以包括聚合物树脂。例如，第一基体层101和第二基体层103可以包括共聚物树脂，诸如聚醚砜(PES)、多芳基化合物(PAR)、聚醚酰亚胺(PEI)、聚萘二甲酸乙二酯(PEN)、聚对苯二甲酸乙二酯(PET)、聚苯硫醚(PPS)、聚酰亚胺(PI)、聚碳酸酯(PC)、三乙酸纤维素(TAC)或醋酸丙酸纤维素(CAP)。上述聚合物树脂可以是透明的。
各自作为防止外部异物渗入的阻挡层的第一阻挡层102和第二阻挡层104可以为包括无机材料(例如，氮化硅、氮氧化硅或氧化硅)的单层或多层。
当显示面板10'包括作为多层的基板100和作为薄膜封装层的封装构件300'时，可以改善显示面板10'的柔性。
参照图23a，显示面板10'包括与显示面板10'的第一开口10H对应的通孔100H和300H'，通孔100H和300H'分别穿过基板100和作为薄膜封装层的封装构件300'。显示元件层200可以包括与开口区域OA对应的通孔。
根据另一实施例，如图23b中所示，作为薄膜封装层的封装构件300'的有机封装层320'可以包括与开口区域OA对应的通孔320H'，但是基板100以及第一无机封装层310'和第二无机封装层330'可以不包括通孔。根据另一实施例，如图23c中所示，构成作为薄膜封装层的封装构件300'的各层可以不包括与开口区域OA对应的通孔。换言之，第一无机封装层310'和第二无机封装层330'以及有机封装层320'可以覆盖开口区域OA。根据另一实施例，当开口区域OA用作透射光的透射区域并且图21的无需高透射率的组件20布置在开口区域OA中时，与图23a至图23c相比，显示元件层200可以不包括与开口区域OA对应的通孔。即使当显示元件层200不包括与开口区域OA对应的通孔时，显示元件层200的与开口区域OA对应的部分也可以通过不包括构成图3的像素电路PC的元件(例如，晶体管、存储电容器、布线等)来透射光。
图24和图25是图20的显示装置的屏蔽构件的示例的平面图。
参照图24，根据本公开的实施例的显示装置2可以包括布置在每一行上以在第一方向上延伸的第二屏蔽构件140'。为了便于说明，图24和图25仅示出了第二屏蔽构件140'，并且省略了除了第二屏蔽构件140'之外的像素电路、像素电极和第一屏蔽构件130。省略的元件可等同地适用于在图1至图12的实施例中给出的描述。
第二屏蔽构件140'可以布置在图9或图12的第四绝缘层15上方。第二屏蔽构件140'可以与第二像素PX2的第三晶体管T3的半导体层的一部分重叠，即，可以与半导体层的源极区和漏极区中的至少一者重叠。
第二屏蔽构件140'可以在每一行上沿着第一像素电极PE1、第二像素电极PE2和第三像素电极PE3的相应边缘的相应部分在第一方向上延伸，以便不与第一像素电极PE1、第二像素电极PE2和第三像素电极PE3重叠，并且可以定位在每一行上方或下方。根据像素电极的布置，第二屏蔽构件140'可以在第二方向上具有直线形状或之字形状。例如，当像素电极如图6中所示地布置时，第二屏蔽构件140'可以具有之字形状。
参照图24，第二屏蔽构件140'可以布置在每一行上以在第一方向上延伸，以便与第二像素PX2的相应的第三晶体管T3的半导体层重叠，并且位于各行上的第二屏蔽构件140'可以通过公共屏蔽线GSHL彼此连接。公共屏蔽线GSHL可以包括连接第二屏蔽构件140'的相应的一端的第一公共屏蔽线GSHL1和连接第二屏蔽构件140'的相应的另一端的第二公共屏蔽线GSHL2。公共屏蔽线GSHL可以与第二屏蔽构件140'一体地形成，或者可以与第二屏蔽构件140'布置在单独的层上，并且公共屏蔽线GSHL可以连接到第二屏蔽构件140'。第二屏蔽构件140'和公共屏蔽线GSHL可以布置在显示区域DA内。第二屏蔽构件140'可以在开口区域OA中断开。
根据实施例，第二屏蔽构件140'和公共屏蔽线GSHL可以处于浮置状态。根据另一实施例，第二屏蔽构件140'和公共屏蔽线GSHL可以接收初始化电压Vint或第二电源电压ELVSS。例如，第一公共屏蔽线GSHL1可以电连接到图15的布置在非显示区域NDA中的第二电源电压线150，以接收第二电源电压ELVSS。
参照图25，第二屏蔽构件140'可以电连接到围绕第一非显示区域NDA1的绕行线CSHL。与第二屏蔽构件140'一体地形成的绕行线CSHL可以布置在与其上布置有第二屏蔽构件140'的层相同的层上，或者可以与第二屏蔽构件140'布置在不同的层上并且可以电连接到第二屏蔽构件140'。
在图25中，绕行线CSHL围绕第一非显示区域NDA1。然而，根据另一实施例，绕行线CSHL可以通过围绕开口区域OA而布置在第一非显示区域NDA1中。
根据上述实施例，第一像素PX1至第三像素PX3的第一像素电极PE1至第三像素电极PE3在第一方向上以之字方式布置。然而，本公开的实施例不限于此，并且第一像素PX1至第三像素PX3的第一像素电极PE1至第三像素电极PE3可以在第一方向上并排地布置，以具有条纹结构。在这种情况下，第二屏蔽构件可以具有直线形状，并且可以布置为与第一像素PX1至第三像素PX3中的每一者的第三晶体管T3的源极区和漏极区中的至少一者重叠。
尽管已经将有机发光显示装置示出为根据本公开的实施例的显示装置1和2，但是本公开的实施例不限于此。根据另一实施例，可以使用各种类型的显示装置，诸如无机发光显示器和量子点发光显示器。显示装置1和2可以是诸如移动电话、笔记本计算机和智能手表的各种电子装置中的任何电子装置。
尽管已经参考本公开的示例性实施例具体地示出并描述了本公开，但是本领域普通技术人员将理解，在不脱离由所附权利要求限定的精神和范围的情况下，可以在其中进行形式和细节上的各种变化。

Claims (17)

1.一种显示装置，包括：
第一像素电路，所述第一像素电路布置在第一像素区域中，并且包括第一薄膜晶体管，所述第一薄膜晶体管包括第一半导体层；
第二像素电路，所述第二像素电路布置在与所述第一像素区域相邻的第二像素区域中，所述第二像素电路包括第二薄膜晶体管，所述第二薄膜晶体管包括第二半导体层；
第一像素电极，所述第一像素电极电连接到所述第一像素电路；
第二像素电极，所述第二像素电极电连接到所述第二像素电路；以及
屏蔽构件，在平面图中，所述屏蔽构件沿着所述第一像素电极和所述第二像素电极的边缘的一部分在行方向上延伸且在所述行方向上是连续的，所述屏蔽构件不与所述第一像素电极和所述第二像素电极重叠，
其中，所述第一像素电极与所述第一薄膜晶体管的所述第一半导体层至少部分地重叠，并且
所述屏蔽构件与所述第二薄膜晶体管的所述第二半导体层至少部分地重叠，
其中，位于各行上的所述屏蔽构件经由公共屏蔽线彼此连接。
2.根据权利要求1所述的显示装置，其中，所述屏蔽构件浮置。
3.根据权利要求1所述的显示装置，其中，所述屏蔽构件具有恒定电压。
4.根据权利要求1所述的显示装置，其中，所述第二像素电路还包括：
电容器，所述电容器包括第一电极和位于所述第一电极上方的第二电极，所述第一电极布置在与其上布置有所述第二薄膜晶体管的栅极电极的层相同的层上；以及
开关薄膜晶体管，所述开关薄膜晶体管连接到布置在所述电容器上方的数据线，并且
所述屏蔽构件位于所述数据线和所述第二像素电极之间的层上。
5.根据权利要求4所述的显示装置，其中，所述第二像素电路还包括布置在与其上布置有所述电容器的所述第二电极的层相同的层上的电极图案，所述电极图案与所述开关薄膜晶体管的半导体层至少部分地重叠，并且所述数据线与所述电极图案至少部分地重叠。
6.根据权利要求1所述的显示装置，其中，所述显示装置包括开口区域、至少部分地围绕所述开口区域的显示区域、以及定位在所述开口区域和所述显示区域之间并且围绕所述开口区域的非显示区域，并且
在所述非显示区域中，所述屏蔽构件断开。
7.根据权利要求6所述的显示装置，还包括围绕所述开口区域的绕行线，
其中，所述屏蔽构件连接到所述绕行线。
8.根据权利要求7所述的显示装置，其中，所述绕行线布置在与其上布置有所述屏蔽构件的层相同的层上。
9.一种显示装置，包括：
第一像素电路，所述第一像素电路布置在第一像素区域中，并且包括第一薄膜晶体管，所述第一薄膜晶体管包括第一半导体层；
第二像素电路，所述第二像素电路布置在与所述第一像素区域相邻的第二像素区域中，所述第二像素电路包括第二薄膜晶体管，所述第二薄膜晶体管包括第二半导体层；
第三像素电路，所述第三像素电路布置在与所述第二像素区域相邻的第三像素区域中，所述第三像素电路包括第三薄膜晶体管，所述第三薄膜晶体管包括第三半导体层；
第一像素电极，所述第一像素电极电连接到所述第一像素电路；
第二像素电极，所述第二像素电极电连接到所述第二像素电路；
第三像素电极，所述第三像素电极电连接到所述第三像素电路；以及
屏蔽构件，在平面图中，所述屏蔽构件沿着所述第一像素电极、所述第二像素电极和所述第三像素电极的边缘的一部分在行方向上延伸且在所述行方向上是连续的，所述屏蔽构件不与所述第一像素电极和所述第二像素电极重叠，
其中，所述第一像素电极与位于相邻行上的布置在第三像素区域中的第三薄膜晶体管的第三半导体层至少部分地重叠，
所述第三像素电极与位于相邻行上的布置在第一像素区域中的第一薄膜晶体管的第一半导体层至少部分地重叠，并且
所述屏蔽构件与所述第二薄膜晶体管的所述第二半导体层至少部分地重叠，
其中，位于各行上的所述屏蔽构件经由公共屏蔽线彼此连接。
10.根据权利要求9所述的显示装置，其中，所述屏蔽构件浮置。
11.根据权利要求9所述的显示装置，其中，所述屏蔽构件具有恒定电压。
12.根据权利要求9所述的显示装置，其中，所述第二像素电路还包括：
电容器，所述电容器包括第一电极和位于所述第一电极上方的第二电极，所述第一电极布置在与其上布置有所述第二薄膜晶体管的栅极电极的层相同的层上；以及
开关薄膜晶体管，所述开关薄膜晶体管连接到布置在所述电容器上方的数据线，并且
所述屏蔽构件位于所述数据线和所述第二像素电极之间的层上。
13.根据权利要求12所述的显示装置，其中，所述第二像素电路还包括电极图案，所述电极图案布置在与其上布置有所述电容器的所述第二电极的层相同的层上，所述电极图案与所述开关薄膜晶体管的半导体层至少部分地重叠，并且
所述数据线与所述电极图案至少部分地重叠。
14.根据权利要求9所述的显示装置，其中，所述显示装置包括开口区域、至少部分地围绕所述开口区域的显示区域以及定位在所述开口区域和所述显示区域之间并且围绕所述开口区域的非显示区域，并且
在所述非显示区域中，所述屏蔽构件断开。
15.根据权利要求14所述的显示装置，还包括围绕所述开口区域的绕行线，
其中，所述屏蔽构件连接到所述绕行线。
16.根据权利要求15所述的显示装置，其中，所述绕行线布置在与其上布置有所述屏蔽构件的层相同的层上。
17.一种显示装置，包括：
第一像素电路，所述第一像素电路布置在第一像素区域中，并且包括第一薄膜晶体管，所述第一薄膜晶体管包括第一半导体层；以及
第二像素电路，所述第二像素电路布置在与所述第一像素区域相邻的第二像素区域中，所述第二像素电路包括第二薄膜晶体管，所述第二薄膜晶体管包括第二半导体层，
其中，电连接到所述第一像素电路的第一像素电极与所述第一薄膜晶体管的所述第一半导体层的至少一部分和位于同一行上或位于相邻行上的所述第二薄膜晶体管的所述第二半导体层的至少一部分重叠，
其中，所述第二像素电路还包括：
电容器，所述电容器包括第一电极和位于所述第一电极上方的第二电极，所述第一电极布置在与其上布置有所述第二薄膜晶体管的栅极电极的层相同的层上；
开关薄膜晶体管，所述开关薄膜晶体管连接到布置在所述电容器上方的数据线；以及
电极图案，所述电极图案布置在与其上布置有所述电容器的所述第二电极的层相同的层上，所述电极图案与所述开关薄膜晶体管的半导体层至少部分地重叠，并且
所述数据线与所述电极图案至少部分地重叠。
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