CN113039635B - 制造用于混合集成的先进衬底的方法 - Google Patents
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Abstract
所述方法包括以下步骤：‑提供受体衬底(20)和供体衬底(10)，该供体衬底(10)依次包括：承载衬底(11)、能够相对于有源层(13)选择性地蚀刻的牺牲层(12)和被置于有源层(13)上的硅氧化物层(14)；‑在氧化物层(14)中形成空腔，以便形成具有第一厚度的第一部分(14a)和具有大于该第一厚度的第二厚度的第二部分(14b)；‑用多晶硅(40)填充该空腔，以便形成连续且基本平坦的表面(41)；‑在表面(41)上组装受体衬底(20)和供体衬底(10)；‑移除承载衬底(11)同时保留有源层(13)和牺牲层(12)。
Description
技术领域
本发明涉及制造SOI(绝缘体上硅的缩写)类型的半导体元件的领域，并且特别是涉及制造用于混合集成针对不同应用或功能而构造的元件的先进衬底的领域。
背景技术
SOI结构通常包括硅的有源层(active layer)，元件本身位于该有源层中，并在该有源层下方置有埋置硅氧化物层。该埋置硅氧化物层相对于寄生电流和源自电离粒子的电荷构成绝缘。该埋置硅氧化物层还允许在同一硅层中制造的相邻元件的良好绝缘，并且特别是显著减小了这种相邻元件之间的寄生电容。该埋置硅氧化物层本身位于作为机械承载的硅衬底上。
这种类型的衬底通常是通过Smart CutTM方法制造的，该方法包括以下步骤：
-提供承载衬底，
-提供单晶硅供体衬底，
-在供体衬底中形成弱化区，以便在弱化区中限定未来有源层(该弱化区可以通过在供体衬底中的限定深度处植入原子物质而形成)，
-在承载衬底上或供体衬底或两者上形成氧化物层之后，将第一供体衬底接合在承载衬底上，该氧化物层旨在形成埋置氧化物层，
-沿着弱化区分离第一供体衬底，导致有源层转移到承载衬底，
-对所转移的层进行精加工处理(finishing treatment)，以修复或移除与分离步骤有关的缺陷，并在所述层上达成最佳的粗糙度和厚度特性，从而获得最终的SOI类型的衬底，在该衬底上将集成有预期元件。
精加工处理通常包括：旨在校正由植入和分离方法导致缺陷的热处理，该热处理通过化学机械抛光来完成，所述化学机械抛光旨在改善转移层的表面粗糙度，而同时有助于使其厚度达到目标值；或者旨在使所转移的层的厚度达到目标厚度的热处理，该热处理可以通过在高温(通常在1100℃以上)下进行的附加热处理来完成，这些附加热处理旨在通过硅原子的热活化扩散使有源层的表面光滑。
通常，所转移的硅有源层的厚度通常在几纳米至几百纳米的范围内，而埋置氧化物层的厚度在约十纳米至几百纳米(通常为1000nm)或以上的范围内。
有源层和埋置氧化物层的厚度通常根据预期应用而变化。举例来说，对于用来制造FD(全耗尽)类型的SOI元件的衬底，硅有源层的厚度通常介于大约3nm至40nm之间，而埋置氧化物层的厚度通常介于大约10nm至40nm之间。此外，对于被构造用于制造RF(射频)类型的SOI元件的衬底而言，硅有源层和埋置氧化物层的厚度通常大于约50nm。
实际上，埋置硅氧化物层的各种厚度使得有可能获得不同程度的绝缘、不同的漏电流、不同的电压强度、不同的等效电容、开发者选择的众多参数。另外，可以将一个或更多个功能层插入到埋置氧化物层与硅承载衬底之间。这种类型的层结构的目的是限制经由衬底传送的元件之间的自偏压(self-bias)和串扰(crosstalk)，特别是那些由射频元件的强电磁辐射引起的自偏压和串扰。
作为结果，对于某些应用或功能，优选是改为选择具有精细埋置硅氧化物层的SOI类型衬底，例如用于制造FDSOI类型的晶体管；对于其它应用，具有厚埋置硅氧化物层和/或具有功能性附加层的SOI类型的衬底将优选用于制造例如功率元件或射频元件。
此外，由于本领域技术人员公知的工业制造方法的确切事实，SOI类型的绝大部分衬底是“均质的(homogeneous)”，换言之，埋置氧化物层和有源层的厚度在整个衬底上是恒定的。
但是，已知在同一衬底上通过交替“块状(bulk)”类型和SOI类型的区域来制造元件的尝试。
P.Nguyen等人发表在“Solid State Electronics,Vol.90,pp 39-43,2013”上的文章“Transistors on hybrid UTBB/Bulk substrates fabricated by local internalBOX dissolution”描述了在通过埋置氧化物层的局部内部溶解获得的混合SOI/块状衬底上制造CMOS元件。但是，该技术存在两个主要的工业使用问题。
实际上，该溶解方法造成埋置氧化物层中具有不同厚度的部分之间的过渡控制不良。所述部分之间的过渡区域很长(由于所使用的溶解方法，至多约为几微米)，并且因此与大规模的共同集成不兼容。
此外，对于厚度约十纳米的溶解氧化物层，该溶解方法会造成埋置氧化物层以及后续的绝缘体上的有源层的相当大的不均匀性。这种不均匀性导致埋置氧化物层中具有不同厚度的区域之间的电性能失配(mismatch)，这不利于在这种类型的混合衬底上制造的各种元件的正确运作。
发明内容
当前需要提供一种SOI类型的“整体式(monolithic)”衬底，该衬底具有电绝缘埋置层(或有源层)，该电绝缘埋置层(或有源层)包括具有不同厚度的至少两个区域，而同时保证：
这些层的各个部分的厚度的均匀性，
最佳粗糙度，以及
层中具有不同厚度的各个部分之间的急剧过渡(abrupt transition)，
这与在所述整体式衬底上大规模集成各种类型的元件的规格相兼容，所述元件包括例如FDSOI类型的元件。
还需要提供一种制造具有上述规格的衬底的方法，该方法易于实施并且与特定的供体衬底和/或受体衬底相兼容，例如包括“富陷阱”型俘获层或掺杂层。实际上，这种类型的衬底需要有限的精加工热预算(finishing thermal budget)，特别是用于使绝缘体上有源层的表面平滑(相对于“热批量退火”类型的方法截然不同的“快速热退火”类型的方法)。
这些需求变得越来越重要，特别是在将多个功能集成在同一芯片上的片上系统或SOC的领域中，或者是在数字元件和射频元件共同集成的领域中，或者是在集成了例如传感器或加速度计以及读出电路的微系统的领域中，这些需求越来越重要。
通过提供一种用于制造先进衬底的方法，可以在满足上述需求的同时避免上述缺点，所述方法包括以下步骤：
a)提供受体衬底(receiver substrate)和供体衬底(donor substrate)，该供体衬底包括：
-承载衬底；
-有源层(active layer)，该有源层由单晶半导体材料制成；以及
-牺牲层，该牺牲层由可以相对于有源层选择性地蚀刻的材料制成，牺牲层被插入在承载衬底与有源层之间；
-硅氧化物层，该硅氧化物层具有自由表面并且被布置成使得有源层被插入在牺牲层与氧化物层之间；
b)在氧化物层中形成空腔，该空腔具有与自由表面齐平的开口，使得氧化物层包括具有第一厚度e1并且被置于空腔与有源层之间的第一部分，以及具有大于第一厚度e1的第二厚度e2的第二部分，该第二部分被置于自由表面与有源层之间；
c)形成多晶硅填充层，以便完全填充空腔并形成连续且基本平坦的第二自由表面，该第二自由表面包括至少一个第一多晶硅表面；
d)在第二自由表面上组装受体衬底和供体衬底；
e)在步骤d)之后移除承载衬底，同时保留有源层和牺牲层。
根据一个实施方式，该方法可以包括以下步骤：在步骤e)之后，选择性地蚀刻牺牲层而同时保留有源层。此外，组装步骤d)可以包括以下步骤：通过分子粘附进行接合。
根据一个实施方式，该方法还可以包括以下步骤：
b0)在步骤b)之前和步骤a)之后，在承载衬底中形成弱化区，弱化区基本上是平坦的并且位于牺牲层与承载衬底之间的交界面附近；
e0)在步骤d)之后，使承载衬底沿弱化区断裂(fracture)。
此外，牺牲层由可以相对于承载衬底的材料选择性地蚀刻的材料制成。结果，在断裂步骤e0)之后，选择性地蚀刻被置于牺牲层上的承载衬底的剩余部分。填充层还可以是在介于150℃至250℃之间的温度下通过化学气相沉积形成的。
根据一个实施方式，单晶硅有源层是可以通过外延制造的。此外，在步骤e)之后保留的有源层可以局部地变薄，以便局部地减小有源层的厚度。
根据一个实施方式，填充层可以覆盖硅氧化物层。此外，可以在硅氧化物层的第二部分上形成附加的多晶硅层，所述附加的层优选地具有介于1nm至1000nm之间的厚度e’，在这种情况下，在步骤c)之后形成的第二自由表面完全由多晶硅制成。
此外，步骤c)可以包括：使填充层和/或氧化物层变薄，使得第二自由表面也包括第二硅氧化物表面。
本发明还提供了一种先进衬底，所述先进衬底包括：
-受体衬底；
-有源层，该有源层由单晶半导体材料制成；以及
-电绝缘硅氧化物层，该电绝缘硅氧化物层被插入在有源层与受体衬底之间；
其特征在于，该先进衬底包括被置于受体衬底上的多晶硅层，该多晶硅层涂覆有电绝缘层，从而限定电绝缘层中具有第一厚度e1并且被插入在多晶硅层与有源层之间的第一部分，以及电绝缘层中具有大于第一厚度e1的第二厚度e2的第二部分，该第二部分被置于受体衬底与有源层之间。
根据一个实施方式，该衬底包括由多晶硅制成的附加层，该附加层被插入在受体衬底与由电绝缘层和多晶硅层形成的组装件之间。该衬底还可以包括被插入在附加层与受体衬底之间的附加电绝缘层。优选地，受体衬底包括：外延生长且掺杂的层，该外延生长且掺杂的层被构造为在所述外延生长的层中形成微电子元件。而且，受体衬底可以包括集成电路。
附图说明
参考附图，根据下面的详细描述，本发明的其它特征和优点将变得明显。
-图1A至图1F(包括图1D’和图1F’)表示示意性截面图，该示意性截面图示出了根据各种实施方式的用于制造先进衬底的方法的步骤；以及
-图2至图4表示根据各种实施方式的先进衬底的示意性截面图。
为了使附图更清楚，各个层未必按比例绘制。从一个附图到下一个附图中相同的附图标记已经用于指代相同或执行相同功能的元素。
具体实施方式
为了简化描述，对于各种实施方式，相同的附图标记将用于相同或执行相同功能的元素。
图1A至图1F示意性地表示根据本发明的方法的实施方式。为了便于说明，各个层的相应厚度未按比例显示。
根据一个实施方式，用于制造先进衬底1的方法包括：步骤a)，提供受体衬底20(参见图1E、图1F和图1F’)。受体衬底20可以由半导体材料或由另一种材料制成，这取决于它是否必须在最终的先进衬底1内单独地执行机械承载功能或电功能。优选地，受体衬底20是基于硅的。此外，受体衬底20可以包括一个或更多个功能性附加层，例如，被称为“富陷阱(Trap Rich)”层的俘获层(trapping layer)，该俘获层是例如基于多晶硅的(可选地具有被插入在衬底20与俘获层之间的硅氧化物层)，或者例如，由掺杂的半导体材料制成的外延生长层等。
如图1A所示，该步骤还包括提供供体衬底10的步骤，该供体衬底10包括：
-承载衬底11；
-有源层13，该有源层13由单晶半导体材料制成；以及
-牺牲层12，该牺牲层12由可以相对于有源层选择性地蚀刻的材料制成，牺牲层12被插入在承载衬底11与有源层13之间；
-硅氧化物层14，该硅氧化物层14具有自由表面15并被布置成使得有源层13被插入在牺牲层12与氧化物层14之间。
考虑到层12和层13的期望晶体品质，承载衬底11可以由半导体材料或另一种材料制成。优选地，承载衬底11是基于硅的。
有源层13是被构造为接受微电子元件的层。换言之，将在有源层13中形成所述元件。优选地，有源层13由可以被应变或松弛的单晶硅或单晶硅锗制成。
根据一个实施方式，有源层13有利地通过外延形成。这是因为通过外延形成的层使得能够获得最佳的粗糙度、厚度均匀性和表面光洁度，特别是与用于制造微电子元件的方法(例如，用于制造FDSOI类型的元件的方法)的最苛刻规格相兼容。
有利地，牺牲层12也通过外延来制造，以促进有源层13的任何外延。当有源层基于硅或硅锗时，牺牲层可以基于硅和锗。此外，层12还可以基于允许牺牲层12相对于有源层13的选择性地蚀刻的任何材料，只要牺牲层12的晶体品质保持与有源层13所需的晶体品质相兼容即可。
甚至更有利地，承载衬底11和牺牲层12的材料被构造成使得承载衬底11的材料相对于牺牲层12被选择性地蚀刻，并且使得牺牲层12相对于有源层13被选择性地蚀刻。
氧化物层14可以通过本领域技术人员已知的与微电子领域中的常规方法相兼容的任何技术来制造。优选地，氧化物层14是通常的热氧化物。
对于直径为大约300mm的衬底，承载衬底11的厚度可以约为数百μm，通常为775μm。牺牲层12的厚度取决于所使用的蚀刻溶液和/或技术。本领域技术人员将知道如何相对于有源层13调整牺牲层12的厚度，以便可以高效且选择性地对牺牲层12进行蚀刻。有利地，还可以调整牺牲层12的厚度，使得承载衬底11的材料可以相对于牺牲层12被选择性地蚀刻，而同时保持有源层13的结晶性能(crystal properties)。
有源层13的厚度优选在5nm至500nm之间，并且氧化物层14的厚度优选在10nm至500nm之间。
如图1B所示，该方法包括：步骤b)，在硅氧化物层14中形成至少一个空腔30。空腔30是敞开的，并且包括与氧化物层14的自由表面15齐平的开口。空腔30包括壁。空腔30的壁和空腔30的开口限制了空腔30的体积。有利地，空腔30不是贯穿的空腔，并且不包括与氧化物层14与有源层13之间的交界面齐平的开口，使得氧化物层14包括具有非零的第一厚度e1的第一部分14a。第一部分14a处于空腔30与有源层13之间。
因此，氧化物层14包括第二部分14b，该第二部分14b具有第二厚度e2，该第二厚度e2大于第一部分14a的第一厚度e1。第二部分14b处于自由表面15与有源层13之间。
为了简化附图，已经示出了两个空腔30，但无需赘言，供体衬底10原则上可以包括大量彼此平行延伸的空腔。优选地，空腔30的网络分布在氧化物层14中，以便界定限定第二部分14b的若干图案。换言之，形成氧化物层14的第二部分14b的各个图案是由空腔30界定的。
空腔30或空腔网络可以通过任何常规技术来制造。有利地，可以通过在微电子学领域中已知并广泛使用的一系列光刻和蚀刻步骤来制造空腔30。因此，有利地获得了氧化物层中具有各种厚度的各个部分之间的急剧过渡。这也保证了层(特别是氧化物层)的厚度的均匀性。
在形成空腔30之后，该方法包括用于形成空腔30填充层的步骤c)。如图1C、图1D和图1D’所示，形成填充层40，以完全填充空腔30并形成第二自由表面41，该第二自由表面是连续并且基本平坦的，而且包括基于填充材料的至少一个第一表面43。
根据一个实施方式，填充层40覆盖硅氧化物层14。
有利地，填充层40由多晶硅制成。多晶硅是易于沉积在硅氧化物层上的材料。另外，这种材料提供了在低温下沉积的可能性，这使该材料与包括外延生长和/或被植入的供体衬底的结构相兼容。最后，多晶硅可以有利地用作例如被限定在区域14a中的未来薄埋置氧化物下的导电层和区域14b中的俘获层(通常被称为“富陷阱”类型的层)两者，而同时与通过分子粘附在受体衬底20上的接合相兼容。
另外，已知多晶硅比硅氧化物具有更好的导热性。作为结果，包括多晶硅层的基于埋置硅氧化物的层与硅受体衬底的结合使用有利地使得能够更好地散发从有源区到受体衬底以及在受体衬底中的热量。
优选地，步骤c)包括平坦化或变薄步骤，该平坦化或变薄步骤被配置为使第二自由表面41基本平坦。平坦化步骤可以包括机械力和化学力的组合作用，例如化学机械抛光方法(通常被称为CMP方法)。
根据一个实施方式，如图1D所示，执行步骤c)，特别是平坦化步骤，以完全移除覆盖氧化物层14的第二部分14b的多晶硅。换言之，步骤c)包括层40的平坦化或变薄和/或氧化物层14的平坦化或变薄的步骤，使得第二自由表面41也包括第二硅氧化物表面44。
根据另一实施方式，如图1D’所示，在硅氧化物层14的第二部分14b和填充后的空腔30上形成多晶硅层42。优选地，层42具有1nm至1000nm之间的厚度e’。根据该实施方式，在步骤c)之后形成的第二自由表面41完全由多晶硅制成。例如，可以通过在多晶硅层40的平坦化或变薄的步骤之后，依次调整形成的层40的厚度然后是从层40移除的厚度来形成层42。
作为结果，所获得的先进衬底1(参见图3所示的所获得的示例最终衬底)将有利地包括埋置绝缘层，该埋置绝缘层包括厚层14b和薄氧化物层14a，该厚层14b具有插入在受体衬底20与埋置绝缘层14b之间的功能层(俘获层，通常被称为“富陷阱”类型的层)。这种类型的衬底将提供以下可能性，即，在薄埋置绝缘体(部分14a)上布置的FDSOI类型的元件和在厚埋置绝缘体(部分14b和多晶硅层)上布置的射频元件的高效的共同集成，而同时限制了经由先进衬底1传送的元件之间的自偏压和串扰，特别是那些由射频元件的强电磁辐射引起的自偏压和串扰。借助于位于厚硅氧化物部分14b“之下”的功能层(层42)，这是可能的。
此外，该方法还包括：步骤d)，在第二自由表面41处组装受体衬底20和供体衬底10(参见图1E)。有利地，组装步骤d)通过分子粘附进行。有利地，通过使供体衬底10的第二自由表面41与受体衬底20直接接触来进行组装。
在一个实施方式中，在组装步骤之前，可以在供体衬底10上和/或在受体衬底20上形成优选由硅氧化物制成的附加电绝缘层。有利地，所述附加层形成在受体衬底20上，以不破坏已经在供体衬底10上制成的层的品质。因此，所述附加层被插入在受体衬底20与供体衬底10之间(参见例如所获得并且在图4中示出的最终衬底)。该层使得可以通过分子粘附来改善组装件的品质，特别是在接触的表面中的一者包括多晶硅的情况下。这样形成的衬底将类似于双SOI并且具有双SOI的优点。还可以使受体衬底20与施加在有源层13和填充层40中的电势的影响电绝缘。因此，为受体衬底20本身承载集成电路或功能层(图4的层61)提供了可能性。例如，掺杂的(优选是外延生长的)半导体层允许将附加元件共同集成在块状衬底(衬底20)上，例如，集成的存储器(嵌入式DRAM)。
该方法还包括：步骤e)，在步骤d)之后移除承载衬底11而保留有源层13和牺牲层12，以便获得先进衬底1(参见图1F和图1F’)。该移除可以通过本领域技术人员已知的与微电子领域中使用的方法相兼容的任何常规技术来进行。举例来说，该移除可以通过磨蚀或化学蚀刻，或者优选地通过引入弱化区然后通过断裂来进行。
根据本发明的方法易于实施并且有利地允许形成“整体式”衬底，该“整体式”衬底具有包括具有不同厚度的至少两个区域的埋置电绝缘层，而同时保证了埋置氧化物层中具有不同厚度的区域之间的电性能匹配。实际上，由于在组装供体衬底和受体衬底之前在已经用多晶硅填充的氧化物层中形成空腔，所以所获得的先进衬底受益于层中各个部分厚度的均匀性、最佳粗糙度以及层中具有不同厚度的各个部分之间的急剧过渡。因此，这些特性使得被优化用于在同一衬底上制造不同类型的元件(特别是FDSOI类型的器件和射频器件)的大规模集成成为可能。
根据一个实施方式，该方法包括以下步骤：相对于有源层13选择性地蚀刻牺牲层12，有源层13被保留在最终的先进衬底1上。
选择性蚀刻优选是湿化学蚀刻。举例来说，相对于牺牲硅锗层选择性地蚀刻硅层可以使用TMAH溶液来进行。相对于硅层选择性地蚀刻硅锗层可以使用乙酸溶液来进行。
选择性蚀刻有利地使得可以在结束时获得所需的有源层，该有源层的厚度和粗糙度相当于外延生长的衬底的性能，而如果进行单一的机械或化学机械抛光则不会是这种情况。
有利地，相对于有源层13选择性地蚀刻牺牲层12的步骤刚好是在有源层13上制造元件的方法之前执行。这是因为牺牲层12还可以用作钝化层，因此避免了在有源层13上形成天然氧化物层，并且在衬底存储阶段期间也保护了有源层13。
根据一个实施方式，该方法还包括以下步骤(参见图1A至图1E)：
b0)在步骤b)之前和步骤a)之后，在承载衬底11中形成弱化区50，该弱化区50是基本平坦的并且位于牺牲层12与承载衬底11之间的交界面附近；
e0)在步骤d)之后，并且优选在牺牲层12被选择性地蚀刻(如果要进行的话)之前，使承载衬底11沿着弱化区50断裂。
换言之，承载衬底11的移除可以通过所述衬底的分离和断裂来进行。因此，承载衬底没有完全损失，并且可以有利地被再利用，特别是在根据本发明制造另一先进衬底的另外的循环中被再利用。
弱化区50和牺牲层12与承载衬底11之间的交界面界定了残余层51，该残余层51旨在在承载衬底11断裂之后被转移到牺牲层12上。
优选地，牺牲层12的材料和承载衬底的材料可以被选择为使得残余层可以相对于牺牲层12被选择性地蚀刻。如图1F和图1F’所示，该方法有利地包括在断裂步骤e0)之后相对于牺牲层12选择性地蚀刻残余层51。
有利地，填充层40是在足够低的温度下通过化学气相沉积形成的，使其能够在不对弱化区50造成影响的情况下进行。优选地，填充层40是在介于150℃至250℃的温度下通过化学气相沉积形成的。
根据一个实施方式，弱化区50可以通过植入从以下组中选定的至少一种类型的物质(species)来获得：氢和氦。弱化植入也可以通过顺序地植入若干物质来进行。优选地，承载衬底11是基于硅的。
产生弱化区50的条件(植入的物质、植入能量和剂量)和断裂的条件取决于层12和层13的厚度。此外，本领域技术人员将知道如何调节这些条件以形成承载衬底11中的弱化区50。此外，优选地通过在介于350℃至500℃之间的温度下的热处理来进行断裂步骤e0)。
将根据本发明的方法的步骤连接在一起使得可以有利地通过形成空腔然后用半导体材料填充该空腔而在构造埋置氧化物层之前形成弱化区。因此，可以容易地且常规上获得基本平坦的弱化区，从而有利于断裂和分离。另外，填充材料的沉积可以有利地在低温下进行，以避免在组装供体衬底和受体衬底之前发生承载衬底的过早断裂和/或有害修改。
尽管本发明方法的所有步骤都可以在不超过500℃的温度下进行，但是可以有利地获得具有最佳的表面粗糙度和表面特性(特别是与制造FDSOI类型的部件的方法相兼容)的均匀层。根据本发明的方法还可以省去高温精加工步骤，并有利地防止多晶硅层的再结晶。作为结果，多晶硅层可以充当功能层，例如最终先进衬底内的俘获层(富陷阱层)。最后，根据本发明的一个特定实施方式，这种降低的温度范围的使用将能够在三维层转移背景下将所形成的供体衬底转移到包括功能器件的“结构化”受体衬底上。
根据一个实施方式，在步骤e)之后保留的有源层13被局部地减薄，以局部地减小有源层13的厚度。因此，有利地获得了一种先进衬底，该先进衬底包括具有各种厚度的部分的有源层，以及也具有各种厚度的部分的埋置氧化物层。因此，可以将先进衬底构造成高效地制造具有各种功能的元件。
此外，通过还提供一种先进衬底1，可以满足先前阐述的需求，而同时避免上述缺点，该先进衬底1包括(参见图2和图3)：
-受体衬底20；
-有源层13，该有源层13由单晶半导体材料制成；以及
-电绝缘硅氧化物层14，该电绝缘硅氧化物层14被插入在有源层13与受体衬底20之间。
衬底还包括被置于受体衬底20上的多晶硅层40。多晶硅层40涂覆有电绝缘层14，以便限定电绝缘层14的第一部分14a和第二部分14b。第一部分14a具有第一厚度e1，并且被插入在多晶硅层40与有源层13之间。电绝缘层14的第二部分14b具有大于第一厚度e1的第二厚度e2。部分14b在受体衬底20与有源层13之间。优选地，有源层13被牺牲层12覆盖，该牺牲层12可以刚好在有源层中的部件制造之前相对于有源层13被选择性地蚀刻。换言之，牺牲层还用作先进衬底1的保护层。
根据一个实施方式，如图3所示，先进衬底包括由多晶硅制成的附加层42，该附加层42被插入在受体衬底20与由电绝缘层14和多晶硅层40形成的组装件之间。
根据另一实施方式，如图4所示，先进衬底1在层42之下包括第二电绝缘层60，例如，被置于受体衬底20上的硅氧化物层。受体衬底20本身可以包括功能层61(例如掺杂的外延生长层)，或者也可以包括在3D方法背景下的微电子器件(例如，集成电路)。
Claims (15)
1.一种制造先进衬底(1)的方法，所述方法包括以下步骤：
a)提供受体衬底(20)和供体衬底(10)，所述供体衬底(10)包括：
-承载衬底(11)；
-有源层(13)，所述有源层(13)由单晶半导体材料制成；以及
-牺牲层(12)，所述牺牲层(12)由能够相对于所述有源层(13)被选择性地蚀刻的材料制成，所述牺牲层(12)被插入在所述承载衬底(11)与所述有源层(13)之间；
-硅氧化物层(14)，所述硅氧化物层(14)具有自由表面(15)并且被布置成使得所述有源层(13)被插入在所述牺牲层(12)与所述硅氧化物层(14)之间；
b)在所述硅氧化物层(14)中形成空腔(30)，所述空腔(30)具有与所述自由表面(15)齐平的开口，使得所述硅氧化物层(14)包括第一部分(14a)和第二部分(14b)，所述第一部分(14a)具有第一厚度(e1)并且被置于所述空腔(30)与所述有源层(13)之间，所述第二部分(14b)具有大于所述第一厚度(e1)的第二厚度(e2)，所述第二部分(14b)被置于所述自由表面(15)与所述有源层(13)之间；
c)形成多晶硅填充层，以便完全填充所述空腔(30)并形成连续且基本平坦的第二自由表面(41)，所述第二自由表面(41)包括至少一个第一多晶硅表面(43)；
d)在所述第二自由表面(41)上组装所述受体衬底(20)和所述供体衬底(10)；
e)在步骤d)之后移除所述承载衬底(11)，同时保留所述有源层(13)和所述牺牲层(12)。
2.根据权利要求1所述的方法，所述方法包括以下步骤：在步骤e)之后，选择性地蚀刻所述牺牲层(12)，同时保留所述有源层(13)。
3.根据权利要求1或2所述的方法，其中，组装的步骤d)包括通过分子粘附进行接合的步骤。
4.根据权利要求1或2所述的方法，所述方法包括以下步骤：
b0)在步骤b)之前和步骤a)之后，在所述承载衬底(11)中形成弱化区(50)，所述弱化区是基本平坦的并且位于所述牺牲层(12)与所述承载衬底(11)之间的交界面附近；
e0)在步骤d)之后，使所述承载衬底(11)沿所述弱化区(50)断裂。
5.根据权利要求4所述的方法，其中，所述承载衬底(11)由能够相对于所述牺牲层(12)的所述材料被选择性地蚀刻的材料制成，所述方法还包括以下步骤：在断裂的步骤e0)之后，选择性地蚀刻被置于所述牺牲层(12)上的所述承载衬底(11)的剩余部分。
6.根据权利要求4所述的方法，其中，所述多晶硅填充层是在介于150℃至250℃之间的温度下通过化学气相沉积形成的。
7.根据权利要求1或2所述的方法，其中，所述有源层(13)是通过外延制造的。
8.根据权利要求1或2所述的方法，其中，所述多晶硅填充层覆盖所述硅氧化物层(14)。
9.根据权利要求8所述的方法，其中，在所述硅氧化物层(14)的所述第二部分(14b)上形成多晶硅层，所述多晶硅层具有介于1nm至1000nm之间的厚度(e’)，在步骤c)之后形成的所述第二自由表面(41)完全由多晶硅制成。
10.根据权利要求1或2所述的方法，其中，步骤c)包括以下步骤：使所述多晶硅填充层和/或所述硅氧化物层(14)变薄，使得所述第二自由表面(41)也包括第二硅氧化物表面(44)。
11.根据权利要求1或2所述的方法，其中，使在步骤e)之后保留的所述有源层(13)被局部地变薄，以便局部地减小所述有源层(13)的厚度。
12.一种先进衬底(1)，所述先进衬底(1)包括：
-受体衬底(20)；
-有源层(13)，所述有源层(13)由单晶半导体材料制成；以及
-电绝缘硅氧化物层(14)，所述电绝缘硅氧化物层(14)被插入在所述有源层(13)与所述受体衬底(20)之间；
其特征在于，所述先进衬底(1)包括被置于所述受体衬底(20)上的多晶硅层，所述多晶硅层涂覆有所述电绝缘硅氧化物层(14)，从而限定：所述电绝缘硅氧化物层(14)中具有第一厚度(e1)并且被插入在所述多晶硅层与所述有源层(13)之间的第一部分(14a)；以及所述电绝缘硅氧化物层(14)中具有大于所述第一厚度(e1)的第二厚度(e2)的第二部分(14b)，所述第二部分(14b)被置于所述受体衬底(20)与所述有源层(13)之间，所述先进衬底(1)包括由多晶硅制成的附加层以及被插入在所述附加层与所述受体衬底(20)之间的附加电绝缘层(60)。
13.根据权利要求12所述的先进衬底(1)，其特征在于，所述附加层被插入在所述受体衬底(20)与由所述电绝缘硅氧化物层(14)和所述多晶硅层形成的组装件之间。
14.根据权利要求12所述的先进衬底(1)，其特征在于，所述受体衬底(20)包括外延生长且掺杂的层(61)，所述外延生长且掺杂的层(61)被构造为在外延生长的层中形成微电子元件。
15.根据权利要求12或14所述的先进衬底(1)，其特征在于，所述受体衬底(20)包括集成电路。
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| WO2024107824A1 (en) * | 2022-11-18 | 2024-05-23 | Microchip Technology Incorporated | Method for fabricating a patterned fd-soi wafer |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5777365A (en) * | 1995-09-28 | 1998-07-07 | Nippondenso Co., Ltd. | Semiconductor device having a silicon-on-insulator structure |
Family Cites Families (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4144047B2 (ja) * | 1997-08-20 | 2008-09-03 | 株式会社デンソー | 半導体基板の製造方法 |
| JPH11112000A (ja) * | 1997-10-06 | 1999-04-23 | Denso Corp | 半導体装置 |
| US7049660B2 (en) * | 2003-05-30 | 2006-05-23 | International Business Machines Corporation | High-quality SGOI by oxidation near the alloy melting temperature |
| FR2875947B1 (fr) * | 2004-09-30 | 2007-09-07 | Tracit Technologies | Nouvelle structure pour microelectronique et microsysteme et procede de realisation |
| FR2897982B1 (fr) * | 2006-02-27 | 2008-07-11 | Tracit Technologies Sa | Procede de fabrication des structures de type partiellement soi, comportant des zones reliant une couche superficielle et un substrat |
| FR2906078B1 (fr) * | 2006-09-19 | 2009-02-13 | Commissariat Energie Atomique | Procede de fabrication d'une structure micro-technologique mixte et une structure ainsi obtenue |
| FR2910702B1 (fr) * | 2006-12-26 | 2009-04-03 | Soitec Silicon On Insulator | Procede de fabrication d'un substrat mixte |
| US20090079980A1 (en) | 2007-02-23 | 2009-03-26 | Thermo Niton Analyzers Llc | Compact Cross-Dispersed Spectrometer for Extended Spectral Range |
| FR2932789B1 (fr) * | 2008-06-23 | 2011-04-15 | Commissariat Energie Atomique | Procede de fabrication d'une structure electromecanique comportant au moins un pilier de renfort mecanique. |
| FR2943458B1 (fr) * | 2009-03-18 | 2011-06-10 | Soitec Silicon On Insulator | Procede de finition d'un substrat de type "silicium sur isolant" soi |
| JP2013149811A (ja) * | 2012-01-20 | 2013-08-01 | Sony Corp | 半導体装置、製造装置および方法、並びに、撮像素子 |
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Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5777365A (en) * | 1995-09-28 | 1998-07-07 | Nippondenso Co., Ltd. | Semiconductor device having a silicon-on-insulator structure |
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