[go: up one dir, main page]

CN113013153B - 集成电路封装件及其形成方法 - Google Patents

集成电路封装件及其形成方法 Download PDF

Info

Publication number
CN113013153B
CN113013153B CN202011516793.4A CN202011516793A CN113013153B CN 113013153 B CN113013153 B CN 113013153B CN 202011516793 A CN202011516793 A CN 202011516793A CN 113013153 B CN113013153 B CN 113013153B
Authority
CN
China
Prior art keywords
package
interposer
substrate
package assembly
bridge die
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202011516793.4A
Other languages
English (en)
Other versions
CN113013153A (zh
Inventor
郑心圃
陈硕懋
许峯诚
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US17/022,791 external-priority patent/US11735572B2/en
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN113013153A publication Critical patent/CN113013153A/zh
Application granted granted Critical
Publication of CN113013153B publication Critical patent/CN113013153B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of semiconductor or other solid state devices
    • H01L25/18—Assemblies consisting of a plurality of semiconductor or other solid state devices the devices being of the types provided for in two or more different main groups of the same subclass of H10B, H10D, H10F, H10H, H10K or H10N
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the groups H01L21/18 - H01L21/326 or H10D48/04 - H10D48/07
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4853—Connection or disconnection of other leads to or from a metallisation, e.g. pins, wires, bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the groups H01L21/18 - H01L21/326 or H10D48/04 - H10D48/07
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/486—Via connections through the substrate with or without pins
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the groups H01L21/18 - H01L21/326 or H10D48/04 - H10D48/07 e.g. sealing of a cap to a base of a container
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the groups H01L21/18 - H01L21/326 or H10D48/04 - H10D48/07 e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/565—Moulds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5381—Crossover interconnections, e.g. bridge stepovers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5384—Conductive vias through the substrate with or without pins, e.g. buried coaxial conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5386—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of semiconductor or other solid state devices
    • H01L25/03—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H10D89/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of semiconductor or other solid state devices
    • H01L25/03—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being integrated devices of class H10
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of semiconductor or other solid state devices
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, the devices being individual devices of subclass H10D or integrated devices of class H10
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes
    • H01L2225/04—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same main group of the same subclass of class H10
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes
    • H01L2225/04—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same main group of the same subclass of class H10
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06582—Housing for the assembly, e.g. chip scale package [CSP]
    • H01L2225/06586—Housing with external bump or bump-like connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/13—Mountings, e.g. non-detachable insulating substrates characterised by the shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/14—Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
    • H01L23/147—Semiconductor insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5385—Assembly of a plurality of insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of semiconductor or other solid state devices
    • H01L25/03—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H10D89/00
    • H01L25/0655—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H10D89/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of semiconductor or other solid state devices
    • H01L25/16—Assemblies consisting of a plurality of semiconductor or other solid state devices the devices being of types provided for in two or more different subclasses of H10B, H10D, H10F, H10H, H10K or H10N, e.g. forming hybrid circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1431—Logic devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1434—Memory
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19105—Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Geometry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Abstract

本发明的实施例公开了一种集成电路封装件及其形成方法。该方法包括：将第一封装件组件和第二封装件组件接合到中介层。所述第一封装件组件包括核心器件管芯，所述第二封装件组件包括存储器管芯。独立无源器件(IPD)管芯直接接合到中介层。IPD管芯通过中介层中的第一导电路径电连接到第一封装件组件。封装件衬底接合到中介层管芯。封装件衬底位于中介层的与第一封装件组件和第二封装件组件相反的一侧上。

Description

集成电路封装件及其形成方法
技术领域
本发明的实施例涉及集成电路封装件及其形成方法。
背景技术
集成电路的封装件变得越来越复杂，在同一封装件中并入更多的器件管芯以形成具有更多功能的系统。器件管芯、封装件和独立无源器件(IPD)可以合并在同一封装件中以实现所需的功能。
发明内容
根据本发明实施例的一个方面，提供了一种形成集成电路封装件的方法，包括：将第一封装件组件和第二封装件组件接合到中介层，其中，第一封装件组件包括核心器件管芯，第二封装件组件包括存储器管芯；将无源器件接合到中介层，其中，无源器件通过中介层中的第一导电路径电连接到第一封装件组件；以及将封装件衬底接合到中介层，其中，封装件衬底位于中介层的与第一封装件组件和第二封装件组件相反的一侧上。
根据本发明实施例的另一个方面，提供了一种集成电路封装件，包括：中介层，包括：第一半导体衬底；以及第一多个贯通孔，穿过第一半导体衬底；第一封装件组件和第二封装件组件，接合到中介层的第一侧；无源器件，接合到中介层的第一侧；以及桥接管芯，接合到中介层的第二侧，其中，桥接管芯通过中介层将第一封装件组件电连接到第二封装件组件。
根据本发明实施例的又一个方面，提供了一种集成电路封装件，包括：封装件组件，封装件组件中包括导电路径；第一片上系统封装件、第二片上系统封装件、存储块和独立无源器件管芯，位于封装件组件上方并且接合到封装件组件，其中，独立无源器件管芯和存储块中的每一个通过导电路径的部分电连接到第一片上系统封装件和第二片上系统封装件中的一个；以及桥接管芯，位于封装件组件下方并且接合到封装件组件，其中，桥接管芯将第一片上系统封装件电连接到第二片上系统封装件。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该强调，根据工业中的标准实践，各个部件未按比例绘制并且仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1至图7示出了根据本公开的一些实施例的在封装件的形成中的中间阶段的截面图。
图8和图9示出了根据本公开的一些实施例的封装件的截面图。
图10示出了根据本公开的一些实施例的封装件的平面图。
图11和图12示出了根据本公开的一些实施例的封装件组件到中介层的接合。
图13和图14示出了根据本公开的一些实施例的桥接管芯的截面图。
图15示出了根据本公开的一些实施例的用于形成封装件的工艺流程。
具体实施方式
以下公开内容提供了许多用于实现本发明的不同特征不同的实施例或实例。下面描述了组件和布置的具体实施例或实例以简化本发明。当然，这些仅是实例而不旨在限制。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可以在各个示例中重复参考数字和/或字母。该重复是为了简单和清楚的目的，并且其本身不指示讨论的各个实施例和/或配置之间的关系。
此外，为了便于描述，本文中可以使用诸如“在…下方”、“在…下面”、“下部”、“在…上面”、“上部”等的间隔关系术语，以描述如图中所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位外，间隔关系术语旨在包括器件在使用或操作工艺中的不同方位。装置可以以其它方式定位(旋转90度或在其它方位)，并且在本文中使用的间隔关系描述符可以同样地作相应地解释。
根据本公开的一些实施例，提供了一种封装件及其形成方法。根据一些实施例，多个封装件(包括核心器件管芯并且在整个说明书中被称为片上系统(SoC)封装件)被合并到同一封装件中，并且彼此电连接。另外，SoC封装件、存储器组件(诸如，管芯和/或存储块)和独立无源器件(IPD)被接合到相同的封装件组件，诸如中介层、层压衬底等。SoC封装件之间的互连包括桥接管芯，桥接管芯被设计用于高密度互连。本文讨论的实施例将提供示例以使得能够进行或使用本公开的主题，并且本领域普通技术人员将容易理解可以进行的修改同时保持在不同实施例的预期范围内。贯穿各种视图和说明性实施例，相似的参考标号用于指示相似的元件。尽管方法实施例可以被讨论为以特定顺序执行，但是其他方法实施例可以以任何逻辑顺序执行。
图1至图7示出了根据本公开的一些实施例的在封装件的形成中的中间阶段的截面图。相应的流程也示意性地反映在图15所示的流程中。
图1示出了根据本公开的一些实施例的封装件组件20的示意图。封装件组件20的一些细节可以参考图11找到。根据本公开的一些实施例，封装件组件20是基于衬底形成的中介层晶圆。封装件组件20没有诸如晶体管和二极管的有源器件。形成封装件组件20的各个过程在图15所示的流程200中被示为过程202。封装件组件20可以没有诸如电容器、电感器、电阻器之类的无源器件，或者可以包括无源器件。封装件组件20可以在其中包括多个相同的芯片20'。
根据一些实施例，封装件组件20是中介层晶圆，并且在整个说明书中，芯片20'被可替代地称为中介层20'。中介层20’可以具有形成在低k电介质层中的导线，因此导线具有低阻抗值。根据本公开的替代实施例，封装件组件20可以由层压衬底、有芯或无芯封装件衬底等形成，其可以包括有机电介质材料以及在有机电介质材料中形成的再分配线(RDL)。有机材料可以是聚合物，其可以包括聚酰亚胺、聚苯并恶唑(PBO)、苯并环丁烯(BCB)等。RDL将封装件组件20的顶表面上的接合焊盘电连接到封装件组件20的底表面上的接合焊盘，并将封装件组件20的顶表面上的接合焊盘电互连。当封装件组件20采用有机材料时，封装件组件20中的RDL的阻抗也可以减小。
在图11中示出了封装件组件20的一些细节。根据本公开的一些实施例，封装件组件20是中介层晶圆，其包括衬底24和形成在衬底24上的部件。在本公开的实施例中，衬底24是诸如硅衬底的半导体衬底。根据替代实施例，封装件组件20的衬底24可以是有机衬底、玻璃衬底、层压衬底等。当是半导体衬底时，衬底24可以由晶体硅、晶体锗、晶体硅锗和/或诸如GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、GaInAsP等的III-V族化合物半导体形成。在随后的讨论中，作为示例，衬底24被称为半导体衬底。
电介质层26形成在半导体衬底24上方。根据本公开的一些实施例，电介质层26由氧化硅、氮化硅、碳化硅、氮氧化硅、碳氧化硅等形成。根据其中电介质层26由氧化硅形成的一些实施例，可以在衬底24上执行热氧化作为氧化层26。
电介质层26上方是互连结构28，互连结构28包括电介质层30和金属线/通孔34/36。电介质层30在下文中可替代地称为金属间电介质(IMD)层30。根据本公开的一些实施例，电介质层30的至少下层并且可能是全部层由低k电介质材料形成，低k电介质材料可以具有小于约3.0的介电常数(k值)。电介质层30可以由黑金刚石(Applied Materials的注册商标)、含碳的低k电介质材料、氢硅硅氧烷(HSQ)、甲基硅氧烷(MSQ)等形成。根据本公开的替代实施例，电介质层30中的一些或全部由非低k电介质材料形成，诸如氧化硅、碳化硅(SiC)、碳氮化硅(SiCN)、氧碳硅、氮化物(SiOCN)等。根据本公开的一些实施例，电介质层30的形成包括沉积含致孔剂的电介质材料，然后执行固化工艺以驱除致孔剂，因此所得的电介质层30是多孔的并且因此具有低k值。可以由碳化硅、氮化硅等形成的蚀刻停止层32形成在IMD层30之间。
在绝缘层30和蚀刻停止层32中形成金属线34和通孔36。以下将相同水平的金属线34统称为金属层。应当理解，尽管示出了两个金属层作为示例，但是中介层晶圆20可以包括多个(诸如多达十个)金属层。根据本公开的一些实施例，互连结构28包括通过通孔36互连的多个金属层。金属线34和通孔36可以由铜或铜合金形成，而可以使用其他金属。形成工艺可以包括单金属镶嵌工艺和/或双金属镶嵌工艺。在单镶嵌工艺的示例中，首先在电介质层30中的一个中形成沟槽，然后用导电材料填充沟槽。然后执行诸如化学机械抛光(CMP)工艺的平坦化工艺以去除高于IMD层的顶表面的导电材料的多余部分，从而在沟槽中留下金属线。在双镶嵌工艺中，在IMD层中形成沟槽和通孔开口，通孔开口位于沟槽下方并连接到沟槽。然后将导电材料填充到沟槽和通孔开口中以分别形成金属线和通孔。作为示例，金属线34和通孔36可以包括扩散阻挡层35A和上面的导电材料35B。扩散阻挡层35A可以包括钛、氮化钛、钽、氮化钽等。导电材料35B可以由铜或铜合金、钨、钴等形成。
根据本公开的一些实施例，金属线34被形成为具有低阻抗值。这是通过在低k电介质层30中形成金属线34，并通过增加金属线34的厚度来实现的。例如，根据本公开的一些实施例，根据金属线34的厚度T1可以大于约1μm。
根据本公开的一些实施例，在互连结构28上方形成表面电介质层33，表面电介质层33是中介层晶圆20中的最顶部电介质层。表面电介质层33由非低k值电介质材料形成，诸如氧化硅、氮氧化硅、氮氧化碳氮化物等。表面电介质层33可替代地称为钝化层，因为其具有将下面的低k电介质层(如果有的话)与水分和有害化学物质的不利影响隔离的功能。表面电介质层33也可以具有包括由氧化硅、氮化硅、氮氧化硅、氮氧化碳、非掺杂硅酸盐玻璃(USG)等形成的一层以上的复合结构。
接合焊盘40被形成为延伸到表面电介质层33中。根据本公开的一些实施例，接合焊盘40通过镀形成。根据本公开的一些实施例，接合焊盘40的形成可以包括蚀刻表面电介质层33以形成开口，通过开口露出下面的金属线34，形成延伸到开口中的金属晶种层，在金属晶种层上形成图案化的镀掩模(诸如光刻胶)，并在镀掩模中镀金属材料。然后去除镀掩模，然后进行蚀刻工艺以去除未被镀的金属材料覆盖的金属晶种层的部分。镀的金属材料和下面的金属晶种层的其余部分因此形成接合焊盘40。
根据本公开的一些实施例，中介层晶圆40包括多个导电路径42，每个导电路径42包括两个接合焊盘40和将两个接合焊盘40互连的电路径。例如，图11示出了示例性接合路径42，其包括金属线(或焊盘)34、通孔36和接合焊盘40。导电路径42可以延伸到中介层晶圆中的单个金属层或多个金属层中。
中介层晶圆20还包括延伸到衬底24中的贯通孔42。隔离层44可以形成为将贯通孔42与衬底24隔离。根据本公开的一些实施例，贯通孔42是由导电材料形成或包括导电材料，导电材料可以是诸如铜、钨等的金属材料。隔离层44由电介质材料形成，并且可以由氧化硅、氮化硅等形成。根据其中衬底24由电介质材料形成的一些实施例，可以形成或可以不形成隔离层44。每个贯通孔42可以连接到上面的金属线/焊盘34、通孔36和接合焊盘40。根据本公开的一些实施例，金属线34和导电路径46的节距小。例如，中介层晶圆20中的金属线34的最小节距P1可以小于大约1μm。在具有细节距的金属线34和导电路径46的情况下，可以增加导电路径46的密度，使得形成高密度互连以互连相邻的SoC封装件成为可能，如将在随后的段落中讨论的。
根据一些实施例，一些导电路径46用于穿过中介层晶圆20的贯通连接，而不用于中介层晶圆40内的互连。因此，相应的导电路径46穿过衬底24和覆盖在衬底24上的电介质层30和蚀刻停止层32而没有连接到插入晶圆20的其他导电部件。可替代地，这些导电路径46中的每一个是没有附加分支的单路由导电路径。相同导电路径46中的金属焊盘34和通孔36可以形成为直的和垂直的路径而没有横向偏移(形成分支)，从而使导电路径46的有效串联电阻最小化。例如，在一些或全部垂直导电路径46中的每一个中，金属线/焊盘34、通孔36、贯通孔42和上覆的接合焊盘40的中心可以与相同的垂直线对齐，其中示出垂直线47中的一个作为示例。将导电路径46形成为垂直可以使导电路径46的长度最小化。此外，导电路径46以及下面的RDL 68和电连接件72可以形成没有分支的单路由路径。
再次参考图1，示意性地示出了封装件组件20中的导电路径42和46，而封装件组件20中的细节未示出，并且可以参考图11找到。
图2示出了用于将多个封装件组件接合到封装件组件20上的接合工艺。相应工艺在图15所示的流程200中被示为工艺204。接合的封装件组件包括但不限于包含核心器件的封装件(例如片上系统(SoC)封装件50、内存管芯或存储器封装件(诸如高带宽内存(HBM)多维数据集52)、无源器件54等)。在本公开的一些实施例中，每个SoC封装件50包括单个器件管芯或接合在一起以形成系统的多个器件管芯。SoC封装件50中的器件管芯可以包括核心器件管芯，诸如中央计算单元(CPU)管芯、中央处理器(CPU)管芯、图形处理器(GPU)管芯、专用集成电路(ASIC)管芯、现场可编程门阵列(FPGA)管芯等，或它们的组合。SoC封装件50包括单个器件管芯，器件管芯包括在相同衬底上的多个组件，组件可以包括CPU、内存、输入/输出端口和辅助存储器。单个器件管芯还可以集成包含数字、模拟、混合信号，有时还包括射频信号处理功能。SoC封装件50中的器件管芯未详细示出。存储器封装件52可以包括堆叠的存储器管芯52'，诸如动态随机存取存储器(DRAM)管芯、静态随机存取存储器(SRAM)管芯、磁阻随机存取存储器(MRAM)管芯、电阻式随机存取存储器(RRAM)管芯、或其他类型的存储器管芯。可以堆叠存储器管芯52'，并且密封剂53在其中密封存储器管芯52'以形成HBM块52。无源器件54可以是IPD，其可以包括电容器(可以是去耦电容器)、电感器、电阻器等，并且可以是器件管芯或包括器件管芯的封装件。
SoC封装件50、HBM块52和无源器件54可以在它们的表面处包括金属凸块56。金属凸块56可以由铜、镍、钯、金、其复合层和/或其合金形成。可以例如通过焊料接合来实现接合，其中焊料区域58用于将接合焊盘40连接到接合焊盘56。根据替代实施例，可以使用其他类型的接合方法，诸如直接金属-金属接合、混合接合等。
图3示出了底部填充物60的分配和固化。相应的工艺被示为图15所示的工艺流200中的工艺206。接下来，如图4所示，分配密封剂62，然后固化。相应的工艺在图15所示的工艺流程200中被示为工艺208。密封剂62可以包括模塑料、模制底部填充物、环氧树脂、树脂等。根据替代实施例，代替分配底部填充物60和密封剂62，分配模制底部填充物以同时作用底部填充物和模塑料。在分配和固化密封剂62之后，执行诸如化学机械抛光(CMP)工艺或机械研磨工艺的平坦化工艺，以使得去除在封装件组件50、52和/或54的顶部上的密封剂62的多余部分。在图15中所示的工艺流程200中，相应的工艺被示为工艺210。根据本公开的一些实施例，作为平坦化工艺的结果，露出封装件组件50、52和54中的一个或多个的顶表面。
图5示出了背侧研磨工艺的示意图，以露出通孔。此外，在互连件晶圆的背侧上形成有背侧互连结构，以电连接到通孔。图11和图12示出了背侧研磨工艺的一些细节以及背侧互连结构的形成。
参考图11，示出了先前形成的结构的一些部分。所示部分包括封装件组件50/52/54，每个封装件组件可代表SoC封装件50、HBM块52和IPD 54中的任何一个。封装件组件50/52/54接合到中介层晶圆20。从中介层晶圆20的背侧(所示的底侧)执行背侧研磨工艺，直到露出如图11所示的贯通孔42。在图15所示的工艺流程200中，相应工艺被示为工艺212。
接下来，参考图12，形成包括电介质层66和RDL 68的背侧互连结构64。相应工艺在图15所示的工艺流程200中示出为工艺214。形成诸如凸块下金属(UBM)的电连接件70和焊料区域72，为电连接到通孔44和导电路径46。图5示出了中介层晶圆20的示意图，并且根据本公开的一些实施例，可以参考图12找到中介层晶圆20的细节。在整个说明书中，将图5所示的包括中介层晶圆20和封装件组件50、52和54的结构统称为重构晶圆74。
在形成背侧结构之后，可以执行分割工艺以将重构晶圆74锯切成彼此相同的多个分立封装件74'。在图15中所示的工艺流程200中，相应工艺被示为工艺216。在整个说明书中，在相应的分立封装件74'中的中介层晶圆20的部分被称为中介层20'。
参考图6，桥接管芯78接合到封装件74'。在图15中所示的工艺流程200中，相应工艺被示为工艺218。桥接管芯78没有诸如晶体管和二极管的有源器件。桥接管芯78可以没有诸如电容器、电感器、电阻器的无源器件，或者可以包括无源器件。根据本公开的一些实施例，使用在硅晶圆上形成互连结构的工艺来形成桥式管芯78，该工艺包括镶嵌工艺。根据本公开的替代实施例，使用用于形成再分路由的工艺来形成桥接管芯78，包括形成聚合物层和镀再分路由。
图13示出了示例性桥接管芯78。根据本公开的一些实施例，桥接管芯78包括衬底80。根据本公开的一些实施例，衬底80是诸如硅衬底的半导体衬底。根据替代实施例，桥接管芯78的衬底80可以是有机衬底、玻璃衬底、层压衬底等。互连结构81形成在衬底80上方，并且包括电介质层82、蚀刻停止层83以及电介质层82中的金属线和通孔84。电介质层82可以包括IMD层。根据本公开的一些实施例，电介质层82中的一些下层由电介质常数(k值)小于约3.0或约2.5的低k电介质材料形成。电介质层82可以由黑金刚石(Applied Materials的注册商标)、含碳的低k电介质材料、HSQ、MSQ等形成。金属线和通孔84形成在电介质层82中。金属线84是具有小的节距的细线，小的节距可以小于大约1μm，从而可以增加金属线84的密度。形成工艺可以包括单镶嵌和双镶嵌工艺。
桥接管芯78还可包括在低k电介质层82上方的钝化层(也表示为86)。钝化层86具有将下面的低k电介质层(如果有)与水分和有害化学物质的不利影响隔离的功能。钝化层可以由诸如氧化硅、氮化硅、USG等的非低k电介质材料形成或包括非低k电介质材料。接合焊盘88形成在桥接管芯78的表面处。金属线和通孔84以及接合焊盘88形成多个导电路径(桥)87，每个导电路径87包括接合焊盘88中的两个以及相应的金属线/焊盘和通孔84。中介层20'中的一些导电路径87及其连接贯通孔42仅用于将SoC封装件50A互连到SoC封装件50B，而不连接到其他封装件组件50。根据本公开的一些实施例，桥接管芯78还包括共同形成导电路径96的通孔90、互连结构92和电连接件94。
根据一些实施例，一些导电路径96用于穿过桥接管芯78的贯通连接，而不用于桥接管芯78内的互连。因此，相应的导电路径96不连接到桥接管芯78中的其他导电部件。换句话说，这些导电路径96中的每一个都是没有附加分支的单路由导电路径。
根据本公开的一些实施例，当桥接管芯78被接合到中介层20'时，桥87(图13)电互连两个相邻的封装件组件，例如两个SoC封装件50(图6)。例如，图13中的接合焊盘88A、88B、88C和88D可以分别接合至中介层20的电连接件72A、72B、72C和72D，如图12所示。因此，桥87将图12左侧的封装件组件50/52/54电连接到图12右侧的封装件组件50/52/54。桥接管芯78电桥接两个相邻的封装件组件50。
再次参考图6，示意性地示出了图13中的桥87和导电路径96。图6示出了导电路径87将SoC封装件50A电连接到SoC封装件50B。应当理解，可以在中介层20’中形成附加的导电路径(示例性地示出为97)，以电互连SoC封装件50A和50B。由于SoC封装件50A和50B之间可能需要许多信号路径，因此通过同时采用桥接管芯78和导电路径97来增加互连的总数。此外，由于桥接管芯78中的金属线是具有小宽度和节距的细线，SoC封装件50A和50B之间的互连总数增加了。
图7示出了封装件组件102与封装件74'和桥接管芯78的接合以形成封装件100。相应的工艺在图15所示的流程200中被示为工艺220。根据本公开的一些实施例，接合可以通过焊料接合来实现。封装件组件102可以是封装件衬底(诸如无芯衬底或有芯衬底)，其包括通过封装件组件102内部的电路径电连接到中介层20'的电连接件72和桥接管芯78的电连接件94的电连接件104。封装件组件102可以是其他类型，诸如印刷电路板(PCB)。根据本公开的一些实施例，封装件组件102包括凹槽106，部分或全部的桥接管芯78延伸到凹槽106中。通过桥接管芯78中的导电路径96和中介层20'中的导电路径46，封装件组件102的电连接件104可以电连接到封装件组件50、52和54。
根据本公开的一些实施例，底部填充物108被填充在封装件74'和封装件部件102之间。相应的工艺被示为图15所示的工艺流程200中的工艺222。底部填充物108也被填充到凹槽106中以保护电连接件94。
在封装件100中，IPD 54直接接合到中介层20'，而不是接合到封装件组件102。因此，减小了IPD 54与SoC封装件50(和HBM块52)之间的信号路由距离。IPD 54可以用作去耦电容器，并且减小它们到SoC封装件50和HBM块52的距离可以减小有效串联电阻(ESR)和有效串联电感(ESL)。因此改善了信号完整性。此外，细线桥接管芯78用于增加例如SoC封装件50A和50B之间的互连数量。通过在中介层20’中形成垂直导电路径46(图11)从而桥接管芯78可以提供互连，使得互连数目的增加成为可能。
根据本公开的一些实施例，如图7所示，HBM块52与SoC封装件50之间的距离S2等于或大于相邻SoC封装件50之间的距离S1。IPD 54与SoC封装件50之间的距离S3等于或大于距离S1。桥接管芯78的高度H2等于或小于封装件组件50/52/54的高度H1。
图8示出了根据替代实施例的封装件100。这些实施例与图7所示的实施例相似，除了未形成如图7和13所示的导电路径96和焊料区域94(图7)。因此，桥接管芯78被用于封装件组件50的互连，并且不被用作用于连接到封装件组件102的电路径。底部填充物108被填充到凹部106中以将桥接管芯78与封装件组件102分离。图14示出了没有导电路径96的桥接管芯78的更详细视图。
图9示出了根据替代实施例的封装件100。这些实施例类似于图7所示的实施例，除了没有桥接管芯78被接合到中介层20′。因此，在封装件组件102中没有形成凹槽。
图10示出了根据本公开的一些实施例的封装件100的平面图。对应的封装件100可以是图7、图8和图9中所示的任何封装件100。在所示的示例实施例中，两个SoC封装件50A和50B彼此相邻放置，并且桥接管芯78将SoC封装件50A和50B电互连和信号互连。IPD 54和SoC封装件50之间以及HBM块54和SoC封装件50之间的互连是通过导电路径42进行的，这也如图7和12所示。因为IPD 54紧邻SoC封装件50和HBM块54形成，因此导电路径42的长度小，信号完整性提高，并且ESR和ESL降低。
在以上说明的实施例中，根据本公开的一些实施例讨论了一些工艺和部件以形成三维(3D)封装件。也可以包括其他部件和工艺。例如，可以包括测试结构以辅助3D封装件或3DIC器件的验证测试。测试结构可以包括例如形成在再分布层中或衬底上的测试焊盘，测试焊盘允许测试3D封装件或3DIC，测试结构可以包括使用探针和/或探针卡等。验证测试可以在中间结构以及最终结构上执行。另外，本文公开的结构和方法可以与并入已知良好管芯的中间验证的测试方法结合使用，以增加产量并降低成本。
本公开的实施例具有一些有利特征。IPD与SoC封装件和存储器管芯/封装件接合到相同的封装件组件(例如中介导)。此外，中介层中的再分路由设计为具有低阻抗。因此，ESR和ESL还减小。桥接管芯用于互连可能需要许多互连线的SoC封装件。由于桥接管芯在其中具有细线，并且还可以使用低k电介质层、有机电介质层或有机衬底形成，因此SoC封装件之间连接的信号完整性也得到改善。本公开包括低RC中介层，低RC中介层具有在一侧(具有焊料区域的一侧)上附接的细线桥接管芯和在另一侧(UBM侧)上的电容器(诸如去耦电容器)。因此，低RC RDL、高I/O路由和高电容去耦电容器与高速HBM和小芯片相结合，可以在高性能计算(HPC)上实现良好的电性能。
根据本公开的一些实施例，一种方法包括：将第一封装件组件和第二封装件组件接合到中介层，其中第一封装件组件包括核心器件管芯，第二封装件组件包括存储器管芯；将无源器件接合到中介层，其中，无源器件通过中介层中的第一导电路径电连接到第一封装件组件。将封装件衬底接合到中介层，其中，封装件衬底位于中介层的与第一封装件组件和第二封装件组件相反的一侧上。在一个实施例中，该方法还包括：将桥接管芯接合到中介层，其中，桥接管芯与封装件衬底位于中介层的相同一侧上，并且其中，桥接管芯电连接到第一封装件组件。在一个实施例中，封装件衬底包括凹槽，并且桥接管芯包括延伸到凹槽中的部分。在一个实施例中，该方法还包括：将第三封装件组件接合到中介层，其中，第三封装件组件包括附加核心器件管芯，并且桥接管芯将第一封装件组件电连接到第三封装件组件。在一个实施例中，桥接管芯通过焊料区域直接接合到封装件衬底。在一个实施例中，桥接管芯包括半导体衬底。导电路径位于半导体衬底的一侧上，其中，导电路径电连接到中介层和第一封装件组件。在一实施例中，中介层包括：衬底；以及贯通孔，穿过衬底，其中，贯通孔电互连第一封装件组件和封装件衬底。在一个实施例中，衬底是半导体衬底。
根据本公开的一些实施例，封装件包括中介层，中介层包括：第一半导体衬底；第一多个贯通孔，穿过第一半导体衬底。第一封装件组件和第二封装件组件，接合到中介层的第一侧；无源器件，接合到中介层的第一侧；桥接管芯，接合到中介层的第二侧，其中，桥接管芯通过中介层将第一封装件组件电连接到第二封装件组件。在一个实施例中，该封装件还包括：密封剂，其密封剂将第一封装件组件、第二封装件组件和无源器件密封在其中。在一个实施例中，桥接管芯没有有源器件和无源器件。在一实施例中，桥接管芯包括第二半导体衬底；电介质层位于第二半导体衬底上；导电线和通孔，位于电介质层中并且形成导电路径，其中，导电路径将第一封装件组件电连接到第二封装件组件。在一个实施例中，该封装件还包括接合到中介层的封装件衬底，其中，桥接管芯延伸到封装件衬底中。在一个实施例中，桥接管芯还直接接合至封装件衬底。在一个实施例中，该封装件还包括位于中介层和封装件衬底之间的底部填充物，其中，底部填充物延伸到桥接管芯和封装件衬底之间的间隙中，并且间隙在封装件衬底内部。
根据本公开的一些实施例，一种封装件，包括：封装件组件，封装件组件中包括导电路径；第一SoC封装件、第二SoC封装件，存储块和IPD管芯，位于封装件组件上方并且接合到封装件组件，其中，IPD管芯和存储块中的每一个通过导电路径的部分电连接到第一SoC封装件和第二SoC封装件中的一个；桥接管芯，位于封装件组件下方并且接合到封装件组件，其中，桥接管芯将第一SoC封装件电连接到第二SoC封装件。在一个实施例中，桥接管芯中包括导电路径，并且导电路径的两端连接到封装件组件中的两个垂直路径，并且其中，两个垂直路径中的每一个包括垂直地与垂直线对准的导电焊盘和通孔。在一个实施例中，封装件组件包括中介层，并且中介层包括半导体衬底；以及穿过半导体衬底的贯通孔，其中，贯通孔中的一些将第一SoC封装件连接到桥接管芯。在一个实施例中，该封装件还包括位于封装件组件下方并接合到封装件组件的封装件衬底，其中，桥接管芯至少部分地延伸到封装件衬底中。在一个实施例中，该封装件还包括位于桥接管芯和封装件衬底之间的焊料区域，其中，焊料区域将桥接管芯接合到封装件衬底。
上述概述了几个实施例的特征，以便本领域技术人员可以更好地理解本公开的各个方面。本领域技术人员应当理解，他们可以容易地使用本公开作为设计或修改用于实现本文所介绍的实施例的相同目的和/或实现其相同优点的其它过程和结构的基础。本领域技术人员还应当认识到，此类等效结构不背离本发明的精神和范围，并且它们可以在不背离本发明的精神和范围的情况下在本发明中进行各种改变、替换以及改变。

Claims (20)

1.一种形成集成电路封装件的方法，包括：
将第一封装件组件和第二封装件组件接合到中介层，其中，所述中介层包括半导体衬底以及穿透所述半导体衬底的贯通孔，其中，所述第一封装件组件包括核心器件管芯，所述第二封装件组件包括存储器管芯；
将无源器件接合到中介层，其中，所述无源器件通过所述中介层中的第一导电路径电连接到所述第一封装件组件；以及
将封装件衬底接合到所述中介层，其中，所述封装件衬底位于所述中介层的与所述第一封装件组件和所述第二封装件组件相反的一侧上，
其中，所述方法还包括：将桥接管芯接合到所述中介层，其中，所述桥接管芯位于所述封装件衬底和包括所述半导体衬底的所述中介层之间并且将所述封装件衬底和所述中介层电互连。
2.根据权利要求1所述的方法，其中，所述桥接管芯与所述封装件衬底位于所述中介层的相同一侧上，并且其中，所述桥接管芯电连接到所述第一封装件组件。
3.根据权利要求2所述的方法，其中，所述封装件衬底包括凹槽，并且所述桥接管芯包括延伸到所述凹槽中的部分。
4.根据权利要求1所述的方法，还包括：将第三封装件组件接合到所述中介层，其中，所述第三封装件组件包括附加核心器件管芯，并且所述桥接管芯将所述第一封装件组件电连接到所述第三封装件组件。
5.根据权利要求2所述的方法，其中，所述桥接管芯通过焊料区域电连接所述封装件衬底。
6.根据权利要求2所述的方法，其中，所述桥接管芯包括：
附加半导体衬底；以及
导电路径，位于所附加述半导体衬底的一侧上，其中，所述导电路径电连接到所述中介层和所述第一封装件组件。
7.根据权利要求1所述的方法，其中，焊料区域物理接触所述桥接管芯和所述封装件衬底两者。
8.根据权利要求7所述的方法，其中，所述半导体衬底是硅衬底。
9.一种集成电路封装件，包括：
中介层，包括：
第一半导体衬底；以及
第一多个贯通孔，穿过所述第一半导体衬底；
第一封装件组件和第二封装件组件，接合到所述中介层的第一侧；
无源器件，接合到所述中介层的所述第一侧，其中，所述中介层的所述第一半导体衬底在所述第一封装件组件、所述第二封装件组件和所述无源器件正下方连续延伸并且与所述第一封装件组件、所述第二封装件组件和所述无源器件重叠；以及
桥接管芯，接合到所述中介层的第二侧，其中，所述桥接管芯通过所述中介层将所述第一封装件组件电连接到所述第二封装件组件。
10.根据权利要求9所述的集成电路封装件，还包括密封剂，所述密封剂将所述第一封装件组件、所述第二封装件组件和所述无源器件密封在其中。
11.根据权利要求9所述的集成电路封装件，其中，所述桥接管芯没有有源器件和无源器件。
12.根据权利要求9所述的集成电路封装件，其中，所述桥接管芯包括：
第二半导体衬底；
电介质层，位于所述第二半导体衬底上；以及
导电线和通孔，位于所述电介质层中并且形成导电路径，其中，所述导电路径将所述第一封装件组件电连接到所述第二封装件组件。
13.根据权利要求9所述的集成电路封装件，还包括接合到所述中介层的封装件衬底，其中，所述桥接管芯延伸到所述封装件衬底中。
14.根据权利要求13所述的集成电路封装件，其中，所述桥接管芯还直接接合至所述封装件衬底。
15.根据权利要求13所述的集成电路封装件，还包括位于所述中介层和所述封装件衬底之间的底部填充物，其中，所述底部填充物延伸到所述桥接管芯和所述封装件衬底之间的间隙中，并且所述间隙在所述封装件衬底内部。
16.一种集成电路封装件，包括：
封装件组件，所述封装件组件中包括导电路径，其中，所述封装组件包括中介层，并且所述中介层包括：
半导体衬底；以及
贯通孔，穿透所述半导体衬底；
第一片上系统封装件、第二片上系统封装件、存储块和独立无源器件管芯，位于所述封装件组件上方并且接合到所述封装件组件，其中，所述独立无源器件管芯和所述存储块中的每一个通过所述导电路径的部分电连接到所述第一片上系统封装件和所述第二片上系统封装件中的一个；以及
桥接管芯，位于所述封装件组件下方并且接合到所述封装件组件，其中，所述桥接管芯通过所述中介层中的所述贯通孔将所述第一片上系统封装件电连接到所述第二片上系统封装件。
17.根据权利要求16所述的集成电路封装件，其中，所述桥接管芯中包括导电路径，并且所述导电路径的两端连接到所述封装件组件中的两个垂直路径，并且其中，所述两个垂直路径中的每一个包括垂直地与垂直线对准的导电焊盘和通孔。
18.根据权利要求16所述的集成电路封装件，其中，所述半导体衬底是硅衬底。
19.根据权利要求16所述的集成电路封装件，还包括位于所述封装件组件下方并接合到所述封装件组件的封装件衬底，其中，所述桥接管芯至少部分地延伸到所述封装件衬底中。
20.根据权利要求19所述的集成电路封装件，还包括位于所述桥接管芯和所述封装件衬底之间的焊料区域，其中，所述焊料区域将所述桥接管芯接合到所述封装件衬底。
CN202011516793.4A 2019-12-20 2020-12-21 集成电路封装件及其形成方法 Active CN113013153B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201962951240P 2019-12-20 2019-12-20
US62/951,240 2019-12-20
US17/022,791 2020-09-16
US17/022,791 US11735572B2 (en) 2019-12-20 2020-09-16 Integrated circuit package and method forming same

Publications (2)

Publication Number Publication Date
CN113013153A CN113013153A (zh) 2021-06-22
CN113013153B true CN113013153B (zh) 2024-10-18

Family

ID=76383642

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202011516793.4A Active CN113013153B (zh) 2019-12-20 2020-12-21 集成电路封装件及其形成方法

Country Status (3)

Country Link
US (2) US12125833B2 (zh)
CN (1) CN113013153B (zh)
TW (1) TWI795700B (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116013874A (zh) 2021-10-22 2023-04-25 讯芯电子科技（中山）有限公司 半导体封装装置和半导体封装装置制造方法
TWI807660B (zh) * 2022-03-02 2023-07-01 力成科技股份有限公司 封裝元件及其製作方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10504848B1 (en) * 2019-02-19 2019-12-10 Faraday Semi, Inc. Chip embedded integrated voltage regulator

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8102663B2 (en) * 2007-09-28 2012-01-24 Oracle America, Inc. Proximity communication package for processor, cache and memory
US8008764B2 (en) * 2008-04-28 2011-08-30 International Business Machines Corporation Bridges for interconnecting interposers in multi-chip integrated circuits
US8546955B1 (en) * 2012-08-16 2013-10-01 Xilinx, Inc. Multi-die stack package
US10833052B2 (en) * 2016-10-06 2020-11-10 Micron Technology, Inc. Microelectronic package utilizing embedded bridge through-silicon-via interconnect component and related methods
US10317459B2 (en) * 2017-04-03 2019-06-11 Nvidia Corporation Multi-chip package with selection logic and debug ports for testing inter-chip communications
WO2018236336A1 (en) * 2017-06-19 2018-12-27 Intel Corporation RF WAVEGUIDES IN A HOUSING AS INTERCONNECTIONS BETWEEN BANDWIDTH OF BAND AND METHODS OF USING THE SAME
US10163798B1 (en) * 2017-12-22 2018-12-25 Intel Corporation Embedded multi-die interconnect bridge packages with lithotgraphically formed bumps and methods of assembling same
US11569173B2 (en) * 2017-12-29 2023-01-31 Intel Corporation Bridge hub tiling architecture
US10742217B2 (en) * 2018-04-12 2020-08-11 Apple Inc. Systems and methods for implementing a scalable system
US10535608B1 (en) * 2018-07-24 2020-01-14 International Business Machines Corporation Multi-chip package structure having chip interconnection bridge which provides power connections between chip and package substrate
ZA201904689B (en) 2018-07-30 2020-05-27 Cima Machine for depositing and dispensing coins
US10756058B2 (en) * 2018-08-29 2020-08-25 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor package and manufacturing method thereof
US11164817B2 (en) * 2019-11-01 2021-11-02 International Business Machines Corporation Multi-chip package structures with discrete redistribution layers
US11114410B2 (en) 2019-11-27 2021-09-07 International Business Machines Corporation Multi-chip package structures formed by joining chips to pre-positioned chip interconnect bridge devices
US11854931B2 (en) * 2019-12-19 2023-12-26 Intel Corporation STIM/liquid metal filled laser drill trench to improve cooling of stacked bottom die

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10504848B1 (en) * 2019-02-19 2019-12-10 Faraday Semi, Inc. Chip embedded integrated voltage regulator

Also Published As

Publication number Publication date
TW202139298A (zh) 2021-10-16
US20240371843A1 (en) 2024-11-07
US20230352463A1 (en) 2023-11-02
CN113013153A (zh) 2021-06-22
US12125833B2 (en) 2024-10-22
TWI795700B (zh) 2023-03-11

Similar Documents

Publication Publication Date Title
US11735572B2 (en) Integrated circuit package and method forming same
US12080629B2 (en) Manufacturing method of semiconductor structure
CN110660783B (zh) 半导体器件封装件和方法
US10770437B2 (en) Semiconductor package and manufacturing method of the same
CN109786262B (zh) 互连芯片
CN110648995B (zh) 三维集成电路结构
CN113540059A (zh) 封装的半导体器件及其形成方法
US20220271014A1 (en) Semiconductor structure and manufacturing method thereof
CN112687670B (zh) 集成电路结构及其形成方法
US12125833B2 (en) Integrated circuit package and method forming same
CN113363162B (zh) 半导体封装件及其形成方法
US11621214B2 (en) Semiconductor package and method for manufacturing the same
TWI727483B (zh) 封裝及其製造方法
CN112436001A (zh) 封装件及其形成方法
US20240363496A1 (en) Semiconductor package and method for manufacturing the same
CN113078144B (zh) 半导体封装件及其形成方法
CN115346949A (zh) 集成电路器件以及包括该集成电路器件的半导体封装
CN113097184A (zh) 半导体结构及其形成方法
US20240162119A1 (en) Semiconductor device and method
CN119447025A (zh) 制造半导体结构的方法
CN117637603A (zh) 半导体装置及方法
CN119275115A (zh) 半导体封装结构及其形成方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant